JP2009099641A - 静電保護装置 - Google Patents

Abstract

【課題】ＥＳＤ耐圧の向上を図ることが可能な静電保護装置を提供する。
【解決手段】静電保護装置は、内部回路を保護するための静電保護装置であって、入出力端子に接続された入出力線における第１の接点と、電源線またはグランド線の何れか一方である配線と、の間に接続された第１の静電保護回路と、内部回路を接続するための第２の接点と第１の接点との間に接続された分離抵抗と、配線と第２の接点との間に接続された第２の静電保護回路と、を備える。第２の静電保護回路は、第１の静電保護回路と比較してＥＳＤサージに対する応答速度が速い。
【選択図】図１

Description

本発明は、静電気サージ等の電流から内部回路を保護するための静電保護装置に関する。

従来、入出力（Ｉ/Ｏ）保護のため、ローカルクランプ（Ｌｏｃａｌ Ｃｌａｍｐ）と呼ばれるＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護技術が提案されている（例えば、特許文献１参照）。

ここで、上記従来のＥＳＤ保護技術が適用される静電保護装置には、入出力端子と電源線またはグランド線との間に接続された第１のＥＳＤ保護回路と、該入出力端子と入出力回路（内部回路）の入出力ノードとの間に接続された分離抵抗と、該入出力ノードと電源線またはグランド線との間に接続された第２のＥＳＤ保護回路と、を備えるものがある。

上記分離抵抗と第２のＥＳＤ保護回路とにより、既述のローカルクランプが実施され、入出力回路が保護される。

例えば、入出力端子からＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ）放電する場合、電源線またはグランド線と外部のグランドとの間の容量に蓄積された電荷が短時間(１ｎｓ程度)で放電する。その放電によるピーク電流は、通常１５Ａ程度となる。

ここで、上記従来の静電保護装置において、既述のローカルクランプがない場合、蓄積された電荷が、第１のＥＳＤ保護回路やこの第１のＥＳＤ保護回路と該入出力回路のグランド側の端子との間の配線抵抗に、流れる。これにより、電圧降下（ＩＲｄｒｏｐ）が生じる。この電圧降下により、入出力端子に接続された入出力回路を構成するＭＯＳトランジスタのゲート酸化膜に過電圧が印加されることになる。これにより、該ゲート酸化膜が破壊され得る。

一方、既述のローカルクランプがある場合、蓄積された電荷は第２のＥＳＤ保護回路と、該配線抵抗に比べ十分大きな抵抗値（典型的には１００オーム程度）を有する分離抵抗と、に流れる。この分離抵抗における電圧降下により、該ＭＯＳトランジスタのゲート酸化膜への過電圧の印加を抑制することができる。

このように、既述のローカルクランプによるＥＳＤ保護技術は、配線抵抗による電圧降下に対する対策として提案されている。

しかし、上記従来の静電保護装置では、第２のＥＳＤ保護回路の応答速度を考慮していない。

例えば、第１のＥＳＤ保護回路の応答速度に比べ第２のＥＳＤ保護回路の応答速度が遅い場合、入出力端子からの短時間の放電に対して第１のＥＳＤ保護回路が第２のＥＳＤ保護回路よりも先に応答する。

これにより、該配線抵抗に電荷が流れてしまう。したがって、該ゲート酸化膜が破壊され得る。

すなわち、上記従来の静電保護装置では、第２のＥＳＤ保護素子と分離抵抗とによる既述のローカルクランプを活かすことができないという問題があった。
特開２０００−２４３９１２号公報

本発明は、ＥＳＤ耐圧の向上を図ることが可能な静電保護装置を提供することを目的とする。

本発明の一態様に係る静電保護装置は、
内部回路を保護するための静電保護装置であって、
入出力端子に接続された入出力線における第１の接点と、電源線またはグランド線の何れか一方である配線と、の間に接続された第１の静電保護回路と、
前記内部回路を接続するための第２の接点と前記第１の接点との間に接続された分離抵抗と、
前記配線と前記第２の接点との間に接続された第２の静電保護回路と、を備え、
前記第２の静電保護回路は、前記第１の静電保護回路と比較してＥＳＤサージに対する応答速度が速い
ことを特徴とする。

本発明の一態様に係る静電保護装置によれば、ＥＳＤ耐圧の向上を図ることができる。

本発明に係る静電保護装置は、静電気サージ等の電流から内部回路を保護する、すなわち、ＥＳＤ耐圧の向上を図るためのものである。

以下、本発明を適用した各実施例について図面を参照しながら説明する。

図１は、本発明の一態様である実施例１に係る静電保護装置１００を含む構成の一例を示す回路図である。

図１に示すように、静電保護装置１００は、第１の静電保護回路１と、第２の静電保護回路２と、第３の静電保護回路３と、分離抵抗４と、を備える。

第１の静電保護回路１は、入出力端子１０に接続された入出力線１０ａにおける第１の接点１０ｂと、接地に接続されるグランド端子２０に接続された配線であるグランド線２０ａと、の間に接続されている。

この第１の静電保護回路１は、入出力線１０ａとグランド線２０ａとの間にＥＳＤサージが印加された場合に、入出力線１０ａとグランド線２０ａとの間の抜け道となり、サージ電流が流れるようになっている。これにより、サージ電流が内部回路５へ流れ込むことが抑制される。

この第１の静電保護回路１は、例えば、図１に示すように、ＭＯＳトランジスタ１ａで構成される。ＭＯＳトランジスタ１ａは、グランド線２０ａにゲート端子、ソース端子、およびドレイン端子が接続されたｎ型ＭＯＳトランジスタである。なお、第１の静電保護回路１は、複数のＭＯＳトランジスタを含んでいてもよい。

なお、ＭＯＳトランジスタ１ａのバルク端子は、グランド線２０ａに接続されていなくてもよい。

第３の静電保護回路３は、第１の接点１０ｂと、電源に接続される電源端子３０に接続された配線である電源線３０ａと、の間に接続されている。

この第３の静電保護回路３は、入出力線１０ａと電源線３０ａとの間にＥＳＤサージが印加された場合に、入出力線１０ａと電源線３０ａとの間の抜け道となり、サージ電流が流れるようになっている。これにより、サージ電流が内部回路５へ流れ込むことが抑制される。

この第３の静電保護回路３は、例えば、図１に示すように、ＭＯＳトランジスタ３ａで構成される。ＭＯＳトランジスタ３ａは、グランド線２０ａにゲート端子、ソース端子、およびドレイン端子が接続されたｐ型ＭＯＳトランジスタである。なお、第３の静電保護回路３は、複数のＭＯＳトランジスタを含んでいてもよい。

なお、ＭＯＳトランジスタ３ａのバルク端子は、電源線３０ａに接続されていなくてもよい。

また、この第３の静電保護装置３は必要に応じて省略してもよい。

第２の静電保護回路２は、内部回路５を接続するための第２の接点１０ｃとグランド線２０ａとの間にされている。すなわち、第２の静電保護回路２は、第１の静電保護回路１と同様に、入出力線１０ａとグランド線２０ａとの間に接続されている。

この第２の静電保護回路２は、例えば、静電保護用ＭＯＳトランジスタ２ａで構成される。この静電保護用ＭＯＳトランジスタ２ａは、グランド線２０ａにゲート端子およびソース端子が接続され、第２の接点１０ｃにドレイン端子が接続されたｎ型ＭＯＳトランジスタである。

上述のように、静電保護用ＭＯＳトランジスタ２ａのゲート端子は、グランド線２０ａに接続されているので、静電保護用ＭＯＳトランジスタ２ａはオフするようになっている。この静電保護用ＭＯＳトランジスタ２ａは、上述の接続関係により寄生バイポーラ動作をする。すなわち、例えば、入出力端子１０にＥＳＤサージ電流が入力された場合、静電保護用ＭＯＳトランジスタ２ａは、分離抵抗４を介して入力された電流をグランド線２０ａに流すようになっている。

なお、静電保護用ＭＯＳトランジスタ２ａのバルク端子は、グランド線２０ａに接続されていなくてもよい。

また、第２の静電保護回路２は、第１の静電保護回路１と比較して、ＥＳＤサージに対する応答速度が速くなるように設定されている。

すなわち、例えば、静電保護用ＭＯＳトランジスタ２ａのゲート長は、第１の静電保護回路１を構成するＭＯＳトランジスタのゲート長の最小寸法よりも、短くなるように設定されている。これにより、静電保護用ＭＯＳトランジスタ２ａは、第１の静電保護回路１を構成するＭＯＳトランジスタよりもＥＳＤサージに対する応答速度が速くなる。

同様に、第２の静電保護回路２は、第３の静電保護回路３と比較して、ＥＳＤサージに対する応答速度が速くなるように設定されている。

すなわち、例えば、静電保護用ＭＯＳトランジスタ２ａのゲート長は、第３の静電保護回路３を構成するＭＯＳトランジスタのゲート長の最小寸法よりも、短くなるように設定されている。これにより、静電保護用ＭＯＳトランジスタ２ａは、第３の静電保護回路３を構成するＭＯＳトランジスタよりもＥＳＤサージに対する応答速度が速くなる。

分離抵抗４は、第１の接点１０ｂと第２の接点１０ｃとの間に接続されている。

この分離抵抗４の抵抗値は、第１の静電保護回路１と第２の静電保護回路２との間における配線２０ａの配線抵抗２０ｂの抵抗値と比較して、十分大きく設定される。さらに、第３の静電保護回路３と内部回路５との間における配線３０ａの配線抵抗３０ｂの抵抗値と比較して、十分大きく設定される。この分離抵抗４の抵抗値には、例えば、１００オーム程度が選択される。

内部回路５は、例えば、入出力端子から分離抵抗４を介して入力された信号を処理するインバータ回路等のＭＯＳトランジスタ（図示せず）等の素子で構成される論理回路である。また、この内部回路５は、ここでは、グランド線２０ａおよび電源線３０ａに接続されている。

例えば、内部回路５がインバータ回路である場合、このインバータ回路の入力（例えば該ＭＯＳトランジスタのゲート）が第２の接点に接続される。

そして、静電保護用ＭＯＳトランジスタ２ａのゲート長は、内部回路５を構成する該ＭＯＳトランジスタのゲート長の最小寸法（内部回路５を構成する素子の分離幅の最小寸法）と同じになるように設定されている。

これにより、静電保護用ＭＯＳトランジスタ２ａは、内部回路５を構成するＭＯＳトランジスタ（内部回路５を構成する素子）よりもＥＳＤサージに対する応答速度が速くなる。

以上のように、第２の静電保護回路２のＥＳＤサージに対する応答速度が、第１、第３の静電保護回路１、３、および内部回路５のＥＳＤサージに対する応答速度と比較して、速い。

これにより、入出力端子１０にＥＳＤサージ電流（過電流）が入力された場合、ＥＳＤサージ印加初期において分離抵抗４を介して第２の静電保護回路２に流れる。

したがって、配線抵抗よりも十分大きい分離抵抗４における電圧降下が大きい。このため、例えば、内部回路（入出力回路）５を構成するＭＯＳトランジスタのゲート酸化膜への過電圧の印加を抑制することができる。すなわち、該ＭＯＳトランジスタのゲート酸化膜を保護することができる。

以上のように、本実施例に係る静電保護装置によれば、ＥＳＤ耐圧の向上を図ることができる。

実施例１では、静電保護装置の第２の静電保護回路がグランド線側に接続された構成の一例について述べた。

本実施例では、静電保護装置の第２の静電保護回路が電源線側に接続された構成の一例について述べる。

図２は、本発明の一態様である実施例２に係る静電保護装置２００を含む構成の一例を示す回路図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。

図２に示すように、静電保護装置２００では、第２の静電保護回路２０２が、電源線３０ａ側に接続されている。なお、他の構成は、実施例１の静電保護装置１００と同様である。

上記第２の静電保護回路２０２は、内部回路５を接続するための第２の接点１０ｃと電源線３０ａとの間にされている。すなわち、第２の静電保護回路２０２は、第３の静電保護回路３と同様に、入出力線１０ａと電源線３０ａとの間に接続されている。

この第２の静電保護回路２０２は、例えば、静電保護用ＭＯＳトランジスタ２０２ａで構成される。この静電保護用ＭＯＳトランジスタ２０２ａは、電源線３０ａにゲート端子およびソース端子が接続され、第２の接点１０ｃにドレイン端子が接続されたｐ型ＭＯＳトランジスタである。

上述のように、静電保護用ＭＯＳトランジスタ２０２ａのゲート端子は、電源線３０ａに接続されているので、静電保護用ＭＯＳトランジスタ２０２ａはオフするようになっている。この静電保護用ＭＯＳトランジスタ２０２ａは、上述の接続関係により寄生バイポーラ動作をする。すなわち、例えば、入出力端子１０にＥＳＤサージ電流が入力された場合、静電保護用ＭＯＳトランジスタ２０２ａは、分離抵抗４を介して入力された電流を電源線３０ａに流すようになっている。

なお、静電保護用ＭＯＳトランジスタ２０２ａのバルク端子は、電源線３０ａに接続されていなくてもよい。

また、第２の静電保護回路２０２は、実施例１と同様に、第１の静電保護回路１と比較して、ＥＳＤサージに対する応答速度が速くなるように設定されている。

すなわち、例えば、静電保護用ＭＯＳトランジスタ２０２ａのゲート長は、第１の静電保護回路１を構成するＭＯＳトランジスタのゲート長の最小寸法よりも、短くなるように設定されている。これにより、静電保護用ＭＯＳトランジスタ２０２ａは、第１の静電保護回路１を構成するＭＯＳトランジスタよりもＥＳＤサージに対する応答速度が速くなる。

同様に、第２の静電保護回路２０２は、第３の静電保護回路３と比較して、ＥＳＤサージに対する応答速度が速くなるように設定されている。

すなわち、例えば、静電保護用ＭＯＳトランジスタ２０２ａのゲート長は、第３の静電保護回路３を構成するＭＯＳトランジスタのゲート長の最小寸法よりも、短くなるように設定されている。これにより、静電保護用ＭＯＳトランジスタ２０２ａは、第３の静電保護回路３を構成するＭＯＳトランジスタよりもＥＳＤサージに対する応答速度が速くなる。

さらに、静電保護用ＭＯＳトランジスタ２０２ａのゲート長は、内部回路５を構成する該ＭＯＳトランジスタのゲート長の最小寸法（内部回路５を構成する素子の分離幅の最小寸法）と同じになるように設定されている。

これにより、静電保護用ＭＯＳトランジスタ２０２ａは、内部回路５を構成するＭＯＳトランジスタ（内部回路５を構成する素子）よりもＥＳＤサージに対する応答速度が速くなる。

以上のように、第２の静電保護回路２０２のＥＳＤサージに対する応答速度が、第１、第３の静電保護回路１、３、および内部回路５のＥＳＤサージに対する応答速度と比較して、速い。

これにより、入出力端子１０にＥＳＤサージ電流（過電流）が入力された場合、ＥＳＤサージ印加初期において分離抵抗４を介して第２の静電保護回路２に流れる。

したがって、配線抵抗よりも十分大きい分離抵抗４における電圧降下が大きい。このため、例えば、内部回路（入出力回路）５を構成するＭＯＳトランジスタのゲート酸化膜への過電圧の印加を抑制することができる。すなわち、該ＭＯＳトランジスタのゲート酸化膜を保護することができる。

以上のように、本実施例に係る静電保護装置によれば、実施例１と同様に、ＥＳＤ耐圧の向上を図ることができる。

実施例１では、静電保護装置の第２の静電保護回路が静電保護用ＭＯＳトランジスタで構成された例について述べた。

本実施例では、静電保護装置の第２の静電保護回路がダイオードで構成された例について述べる。

図３は、本発明の一態様である実施例３に係る静電保護装置３００を含む構成の一例を示す回路図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。

図３に示すように、静電保護装置３００は、第１の静電保護回路１と、第２の静電保護回路３０２と、第３の静電保護回路３と、分離抵抗４と、を備える。

第１の静電保護回路１は、例えば、実施例１の場合とは異なり図３に示すように、第１のダイオード３０１ａと、第２のダイオード３０１ｂとを含む。

第１のダイオード３０１ａは、第１の接点１０ｂ側にアノードが接続されグランド線２０ａ側にカソードが接続されるように、第１の接点１０ｂとグランド線２０ａとの間に接続されている。

なお、ここでは、ＥＳＤサージ電流（過電流）をグランド線２０ａに流す能力を高めるため、第１のダイオード３０１ａは、第１の接点１０ｂとグランド線２０ａとの間で、複数個直列に接続されている。

また、第２のダイオード３０１ｂは、第１の接点１０ｂ側にカソードが接続されグランド線２０ａ側にアノードが接続されるように、第１の接点１０ｂとグランド線２０ａとの間に第１のダイオード３０１ａと並列に接続されている。

なお、第２のダイオード３０１ｂの数は、第１のダイオードの数３０１ａよりも少なく設定されてもよい。ここでは、第２のダイオード３０１ｂは、１個である。

また、第１の静電保護回路２は、さらに他のダイオードを含んでいてもよい。

第３の静電保護回路３は、例えば、実施例１の場合とは異なり図３に示すように、第５のダイオード３０３ａと、第６のダイオード３０３ｂとを含む。

第３のダイオード３０３ａは、第１の接点１０ｂ側にアノードが接続され電源線３０ａ側にカソードが接続されるように、第１の接点１０ｂと電源線３０ａとの間に接続されている。

なお、ここでは、ＥＳＤサージ電流（過電流）を電源線３０ａに流す能力を高めるため、第５のダイオード３０３ａは、第１の接点１０ｂと電源線３０ａとの間で、複数個直列に接続されている。

また、第６のダイオード３０３ｂは、第１の接点１０ｂ側にカソードが接続され電源線３０ａ側にアノードが接続されるように、第１の接点１０ｂと電源線３０ａとの間に第５のダイオード３０３ａと並列に接続されている。

なお、第６のダイオード３０３ｂの数は、第５のダイオード３０３ａの数よりも少なく設定されてもよい。ここでは、第６のダイオード３０３ｂは、例えば、１個である。

また、第３の静電保護回路３は、さらに他のダイオードを含んでいてもよい。

第２の静電保護回路３０２は、第２の接点１０ｃとグランド線２０ａとの間にされている。すなわち、第２の静電保護回路３０２は、第１の静電保護回路１と同様に、入出力線１０ａとグランド線２０ａとの間に接続されている。

この第２の静電保護回路３０２は、例えば、実施例１の場合とは異なり図３に示すように、第３のダイオード３０２ａと、第４のダイオード３０２ｂとを含む。

第３のダイオード３０２ａは、第２の接点１０ｃ側にアノードが接続されグランド線２０ａ側にカソードが接続されるように、第２の接点１０ｃとグランド線２０ａとの間に接続されている。

なお、ここでは、ＥＳＤサージ電流（過電流）をグランド線２０ａに流す能力を高めるため、第３のダイオード３０２ａは、第２の接点１０ｃとグランド線２０ａとの間で、複数個直列に接続されている。

また、第４のダイオード３０２ｂは、第２の接点１０ｃ側にカソードが接続されグランド線２０ａ側にアノードが接続されるように、第２の接点１０ｃとグランド線２０ａとの間に第３のダイオード３０２ａと並列に接続されている。

なお、第４のダイオード３０２ｂの数は、第３のダイオードの数３０２ａよりも少なく設定されてもよい。ここでは、第４のダイオード３０２ｂは、例えば、１個である。

また、第２の静電保護回路３０２は、第１の静電保護回路１と比較して、ＥＳＤサージに対する応答速度が速くなるように設定されている。

すなわち、例えば、第３のダイオード３０２ａおよび第４のダイオード３０２ｂのアノードとカソードとの分離幅が、第１の静電保護回路１を構成するダイオードのアノードとカソードとの分離幅の最小寸法よりも、狭くなるように設定されている。

これにより、第３のダイオード３０２ａおよび第４のダイオード３０２ｂは、第１の静電保護回路１を構成するダイオードよりもＥＳＤサージに対する応答速度が速くなる。

同様に、第２の静電保護回路３０２は、第３の静電保護回路３と比較して、ＥＳＤサージに対する応答速度が速くなるように設定されている。

すなわち、例えば、第３のダイオード３０２ａおよび第４のダイオード３０２ｂのアノードとカソードとの分離幅が、第３の静電保護回路３を構成するダイオードのアノードとカソードとの分離幅の最小寸法よりも、狭くなるように設定されている。

これにより、第３のダイオード３０２ａおよび第４のダイオード３０２ｂは、第３の静電保護回路３を構成するダイオードよりもＥＳＤサージに対する応答速度が速くなる。

内部回路５は、例えば、ダイオード（図示せず）等含む素子で構成される論理回路である。また、この内部回路５は、ここでは、グランド線２０ａおよび電源線３０ａに接続されている。

また、第３のダイオード３０２ａおよび第４のダイオード３０２ｂのアノードとカソードの分離幅が、内部回路５を構成する素子の分離幅（例えば内部回路５を構成するダイオードのアノードとカソードとの分離幅の最小寸法）と同じになるように設定されている。

これにより、第３のダイオード３０２ａおよび第４のダイオード３０２ｂは、内部回路５を構成する素子よりもＥＳＤサージに対する応答速度が速くなる。

以上のように、第２の静電保護回路２のＥＳＤサージに対する応答速度が、第１、第３の静電保護回路１、３、および内部回路５のＥＳＤサージに対する応答速度と比較して、速い。

これにより、入出力端子１０にＥＳＤサージ電流（過電流）が入力された場合、ＥＳＤサージ印加初期において分離抵抗４を介して第２の静電保護回路２に流れる。

したがって、配線抵抗よりも十分大きい分離抵抗４における電圧降下が大きい。このため、例えば、内部回路（入出力回路）５を構成するＭＯＳトランジスタのゲート酸化膜への過電圧の印加を抑制することができる。すなわち、該ＭＯＳトランジスタのゲート酸化膜を保護することができる。

以上のように、本実施例に係る静電保護装置によれば、ＥＳＤ耐圧の向上を図ることができる。

静電保護装置の第２の静電保護回路がグランド線側に接続された構成の一例について述べた。

本実施例では、静電保護装置の第２の静電保護回路が電源線側に接続された構成の一例について述べる。

図４は、本発明の一態様である実施例４に係る静電保護装置４００を含む構成の一例を示す回路図である。なお、図中、実施例３と同じ符号は、実施例３と同様の構成を示している。

図４に示すように、静電保護装置４００では、第２の静電保護回路４０２が、電源線３０ａ側に接続されている。なお、他の構成は、実施例３の静電保護装置３００と同様である。

上記第２の静電保護回路４０２は、内部回路５を接続するための第２の接点１０ｃと電源線３０ａとの間にされている。すなわち、第２の静電保護回路４０２は、第３の静電保護回路３と同様に、入出力線１０ａと電源線３０ａとの間に接続されている。

この第２の静電保護回路４０２は、例えば、実施例２の場合とは異なり図４に示すように、第３のダイオード４０２ａと、第４のダイオード４０２ｂとを含む。

第３のダイオード４０２ａは、第２の接点１０ｃ側にアノードが接続され電源線３０ａ側にカソードが接続されるように、第２の接点１０ｃと電源線３０ａとの間に接続されている。

なお、ここでは、ＥＳＤサージ電流（過電流）を電源線３０ａに流す能力を高めるため、第３のダイオード４０２ａは、第２の接点１０ｃと電源線３０ａとの間で、複数個直列に接続されている。

また、第４のダイオード４０２ｂは、第２の接点１０ｃ側にカソードが接続され電源線３０ａ側にアノードが接続されるように、第２の接点１０ｃと電源線３０ａとの間に第３のダイオード４０２ａと並列に接続されている。

なお、第４のダイオード４０２ｂの数は、第３のダイオードの数４０２ａよりも少なく設定されてもよい。ここでは、第４のダイオード４０２ｂは、例えば、１個である。

また、第２の静電保護回路４０２は、実施例３と同様に、第１の静電保護回路１と比較して、ＥＳＤサージに対する応答速度が速くなるように設定されている。

すなわち、例えば、第３のダイオード４０２ａおよび第４のダイオード４０２ｂのアノードとカソードとの分離幅が、第１の静電保護回路１を構成するダイオードのアノードとカソードとの分離幅の最小寸法よりも、狭くなるように設定されている。

これにより、第３のダイオード４０２ａおよび第４のダイオード４０２ｂは、第１の静電保護回路１を構成するダイオードよりもＥＳＤサージに対する応答速度が速くなる。

同様に、第２の静電保護回路４０２は、第３の静電保護回路３と比較して、ＥＳＤサージに対する応答速度が速くなるように設定されている。

すなわち、例えば、第３のダイオード４０２ａおよび第４のダイオード４０２ｂのアノードとカソードとの分離幅が、第３の静電保護回路３を構成するダイオードのアノードとカソードとの分離幅の最小寸法よりも、狭くなるように設定されている。

これにより、第３のダイオード４０２ａおよび第４のダイオード４０２ｂは、第３の静電保護回路３を構成するダイオードよりもＥＳＤサージに対する応答速度が速くなる。

また、第３のダイオード４０２ａおよび第４のダイオード４０２ｂのアノードとカソードの分離幅が、内部回路５を構成する素子の分離幅（例えば内部回路５を構成するダイオードのアノードとカソードとの分離幅）の最小寸法と同じになるように設定されている。

これにより、第３のダイオード４０２ａおよび第４のダイオード４０２ｂは、内部回路５を構成する素子よりもＥＳＤサージに対する応答速度が速くなる。

以上のように、第２の静電保護回路２のＥＳＤサージに対する応答速度が、第１、第３の静電保護回路１、３、および内部回路５のＥＳＤサージに対する応答速度と比較して、速い。

これにより、入出力端子１０にＥＳＤサージ電流（過電流）が入力された場合、ＥＳＤサージ印加初期において分離抵抗４を介して第２の静電保護回路２に流れる。

したがって、配線抵抗よりも十分大きい分離抵抗４における電圧降下が大きい。このため、例えば、内部回路（入出力回路）５を構成するＭＯＳトランジスタのゲート酸化膜への過電圧の印加を抑制することができる。すなわち、該ＭＯＳトランジスタのゲート酸化膜を保護することができる。

以上のように、本実施例に係る静電保護装置によれば、実施例３と同様に、ＥＳＤ耐圧の向上を図ることができる。

本発明の一態様である実施例１に係る静電保護装置１００を含む構成の一例を示す回路図である。 本発明の一態様である実施例２に係る静電保護装置２００を含む構成の一例を示す回路図である。 本発明の一態様である実施例３に係る静電保護装置３００を含む構成の一例を示す回路図である。 本発明の一態様である実施例４に係る静電保護装置４００を含む構成の一例を示す回路図である。

符号の説明

１ 第１の静電保護回路
１ａ、３ａ ＭＯＳトランジスタ
２、２０２、３０２、４０２ 第２の静電保護回路
２ａ、２０２ａ 静電保護用ＭＯＳトランジスタ
３ 第３の静電保護回路
４ 分離抵抗
５ 内部回路
１０ 入出力端子
１０ａ 入出力線
１０ｂ 第１の接点
１０ｃ 第２の接点
２０ グランド端子
２０ａ グランド線
２０ｂ、３０ｂ 配線抵抗
３０ 電源端子
３０ａ 電源線
１００、２００、３００、４００ 静電保護回路
３０１ａ 第１のダイオード
３０１ｂ 第２のダイオード
３０２ａ、４０２ａ 第３のダイオード
３０２ｂ、４０２ｂ 第４のダイオード
３０３ａ 第５のダイオード
３０３ｂ 第６のダイオード

Claims (5)

1. 内部回路を保護するための静電保護装置であって、
   入出力端子に接続された入出力線における第１の接点と、電源線またはグランド線の何れか一方である配線と、の間に接続された第１の静電保護回路と、
   前記内部回路を接続するための第２の接点と前記第１の接点との間に接続された分離抵抗と、
   前記配線と前記第２の接点との間に接続された第２の静電保護回路と、を備え、
   前記第２の静電保護回路は、前記第１の静電保護回路と比較してＥＳＤサージに対する応答速度が速い
   ことを特徴とする静電保護装置。
2. 前記第２の静電保護回路は、前記配線にゲート端子およびソース端子が接続され、前記第２の接点にドレイン端子が接続された静電保護用ＭＯＳトランジスタであり、
   前記静電保護用ＭＯＳトランジスタのゲート長が、前記第１の静電保護回路を構成するＭＯＳトランジスタのゲート長の最小寸法よりも、短い
   ことを特徴とする請求項１に記載の静電保護装置。
3. 前記第１の静電保護回路は、
   前記第１の接点側にアノードが接続され前記配線側にカソードが接続されるように、前記第１の接点と前記配線との間に接続された第１のダイオードと、
   前記第１の接点側にカソードが接続され前記配線側にアノードが接続されるように、前記第１の接点と前記配線との間に前記第１のダイオードと並列に接続された第２のダイオードと、を有し、
   前記第２の静電保護回路は、
   前記第２の接点にアノードが接続され前記配線にカソードが接続されるように、前記第２の接点と前記配線との間に接続されたた第３のダイオードと、
   前記第２の接点にカソードが接続され前記配線にアノードが接続されるように、前記第２の接点と前記配線との間に前記第３のダイオードと並列に接続された第４のダイオードと、を有し、
   前記第３のダイオードおよび前記第４のダイオードのアノードとカソードとの分離幅が、前記第１のダイオードおよび前記第２のダイオードのアノードとカソードとの分離幅の最小寸法よりも、狭い
   ことを特徴とする請求項１に記載の静電保護装置。
4. 前記静電保護用ＭＯＳトランジスタのゲート長が、前記内部回路を構成するＭＯＳトランジスタのゲート長の最小寸法と同じである
   ることを特徴とする請求項２に記載の静電保護装置。
5. 前記第３のダイオードおよび前記第４のダイオードのアノードとカソードの分離幅が、前記内部回路を構成するダイオードのアノードとカソードとの分離幅の最小寸法と同じである
   ことを特徴とする請求項３に記載の静電保護装置。

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