JPS625721A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS625721A JPS625721A JP60145034A JP14503485A JPS625721A JP S625721 A JPS625721 A JP S625721A JP 60145034 A JP60145034 A JP 60145034A JP 14503485 A JP14503485 A JP 14503485A JP S625721 A JPS625721 A JP S625721A
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- low
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に入力・出力共通と
なっている入・出力ピン（以後ｌ１０ビ／と略す）を有
する半導体集積回路（以後ＩＣと略す）に関する。
なっている入・出力ピン（以後ｌ１０ビ／と略す）を有
する半導体集積回路（以後ＩＣと略す）に関する。
従来、入力・出力が共通となったＩ１０ピンを有するＩ
Ｃにおいて、入・出力部は第３図のような構成をとって
いる。ここでφｃｇ はＩＣを活性化する外部制御信
号、φ■ は読出し・書込み制御信号、φ帽 は入・出
力制御信号である。また、φＣＷｔ 、φＷＥ １ ＊
φ０１ｅｌは内部信号である。外部入・出力信号φＤ９
は内部Ｉ１０バス（Ｉｌｏ 、ｌ１０）とデータアウト
・バッファ１およびデータイン・バッファ２を介して接
続されている。データアウト・バッファ１ｔ’ｉ内ｍｌ
１０バスのデータなφＤＱに、データイン・バッファ２
はφＤＱのデータを内部Ｉ１０バスへ転送する働きをも
ち、同時には動作しないものとする。
Ｃにおいて、入・出力部は第３図のような構成をとって
いる。ここでφｃｇ はＩＣを活性化する外部制御信
号、φ■ は読出し・書込み制御信号、φ帽 は入・出
力制御信号である。また、φＣＷｔ 、φＷＥ １ ＊
φ０１ｅｌは内部信号である。外部入・出力信号φＤ９
は内部Ｉ１０バス（Ｉｌｏ 、ｌ１０）とデータアウト
・バッファ１およびデータイン・バッファ２を介して接
続されている。データアウト・バッファ１ｔ’ｉ内ｍｌ
１０バスのデータなφＤＱに、データイン・バッファ２
はφＤＱのデータを内部Ｉ１０バスへ転送する働きをも
ち、同時には動作しないものとする。
以下、第３図の従来例の動作を第４図のタイミング・チ
ャートを用いて説明する。φＣＥ はローであるとＩ
Ｃを活性化する信号で、φＷＥ はローであると書込
み可とする信号（φＤＱから内部工１０バスへデータイ
ン・バッファ２を通してデータを入力する）、φ０１
はローであるとデータ出力可とする信号（内部Ｉ１０
バスからデータアウト・バッファ１を通してφＤＱにデ
ータを出力する）で、いずれも負論理の信号とする。Ｉ
Ｃ内部信号φＣｌ１ｌ＋φ■１．φ０１１はハイである
と活性化をする正論理の信号とする。
ャートを用いて説明する。φＣＥ はローであるとＩ
Ｃを活性化する信号で、φＷＥ はローであると書込
み可とする信号（φＤＱから内部工１０バスへデータイ
ン・バッファ２を通してデータを入力する）、φ０１
はローであるとデータ出力可とする信号（内部Ｉ１０
バスからデータアウト・バッファ１を通してφＤＱにデ
ータを出力する）で、いずれも負論理の信号とする。Ｉ
Ｃ内部信号φＣｌ１ｌ＋φ■１．φ０１１はハイである
と活性化をする正論理の信号とする。
まず、第４図の読出しサイクルについて説明する。読出
しサイクルでは、φＷＥ を常にハイとし、φＷＥＩ
は常にローとなシブ−タイン・バッファ２は動作せず、
書込みはできないとする。φＣＥがハイからローになる
と、ＩＣは活性化され、φＣｌＣｌはローからハイにな
り、また、ＩＣ内部動作により、ある時間をもって内部
Ｉ１０バスのデータが決定される。その後、φｏｉｃが
ハイからローになるとφｏｔｌがローからハイになシ、
データアウト・バッファ１が活性化して内部Ｉ１０バス
のデータがφＤＱに出力される。この時、φＣｔがハイ
からローになってからφＤＱに有効データが出力される
までのアクセス時間をｔａｇム、φＯＸがハイからロー
になってからφＤＱに有効データが出力されるまでのア
クセス時間なｔ ＯＩＡと呼ぶことにする。ｔｃｔムが
最小となるのは、ＩＣ内部動作より内部Ｉ１０バスのデ
ータが決定された直後データアウト・バッファ１を通し
てφＤＱに有効データが出力される場合で、例えばφＣ
ＥとφＯＥが同時にハイからローになる場合である。一
方、ｔｏｗムが最小となるのは内部Ｉ１０バスのデータ
が決定後、充分時間をとってからデータアウト・バッフ
ァが活性化されて内部Ｉ１０バスのデータがφＤＱへ出
力される場合で、例えばφｃｉｅがハイからローにして
から、充分時間をとってからφｏｚがハイからローにす
る場合である。
しサイクルでは、φＷＥ を常にハイとし、φＷＥＩ
は常にローとなシブ−タイン・バッファ２は動作せず、
書込みはできないとする。φＣＥがハイからローになる
と、ＩＣは活性化され、φＣｌＣｌはローからハイにな
り、また、ＩＣ内部動作により、ある時間をもって内部
Ｉ１０バスのデータが決定される。その後、φｏｉｃが
ハイからローになるとφｏｔｌがローからハイになシ、
データアウト・バッファ１が活性化して内部Ｉ１０バス
のデータがφＤＱに出力される。この時、φＣｔがハイ
からローになってからφＤＱに有効データが出力される
までのアクセス時間をｔａｇム、φＯＸがハイからロー
になってからφＤＱに有効データが出力されるまでのア
クセス時間なｔ ＯＩＡと呼ぶことにする。ｔｃｔムが
最小となるのは、ＩＣ内部動作より内部Ｉ１０バスのデ
ータが決定された直後データアウト・バッファ１を通し
てφＤＱに有効データが出力される場合で、例えばφＣ
ＥとφＯＥが同時にハイからローになる場合である。一
方、ｔｏｗムが最小となるのは内部Ｉ１０バスのデータ
が決定後、充分時間をとってからデータアウト・バッフ
ァが活性化されて内部Ｉ１０バスのデータがφＤＱへ出
力される場合で、例えばφｃｉｅがハイからローにして
から、充分時間をとってからφｏｚがハイからローにす
る場合である。
次に、書込みサイクルについて説明する。書込みサイク
ルでは、常にφｏ！！を常にハイとし、φ０１１は常に
ローとな夛データアウト・バッファ１は動作せず、読出
し動作はできないとする。このサイクルでもφｃ＋ｅが
ハイからローになると、ＩＣは活性化され、φＣＩＸＩ
はローからハイになる。φｗｇがハイからローになれば
、φＣＥＩがハイになっているのでφ■１がハイになり
データイン・バッファ２が活性化する。セしてφＯｑの
有効データがデータイン・バッファ２を通して入力され
、内部Ｉ１０バスのデータを決定する。いずれのサイク
ルでもφｃｇがローからハイになるとＩＣは非活性状態
となシ、その状態では読出し・書込み動作はできなくな
り、φＣ！！１ 、φ■１．φ０！ｉ１はローになって
φＤＱは７０−ティング状態になる。
ルでは、常にφｏ！！を常にハイとし、φ０１１は常に
ローとな夛データアウト・バッファ１は動作せず、読出
し動作はできないとする。このサイクルでもφｃ＋ｅが
ハイからローになると、ＩＣは活性化され、φＣＩＸＩ
はローからハイになる。φｗｇがハイからローになれば
、φＣＥＩがハイになっているのでφ■１がハイになり
データイン・バッファ２が活性化する。セしてφＯｑの
有効データがデータイン・バッファ２を通して入力され
、内部Ｉ１０バスのデータを決定する。いずれのサイク
ルでもφｃｇがローからハイになるとＩＣは非活性状態
となシ、その状態では読出し・書込み動作はできなくな
り、φＣ！！１ 、φ■１．φ０！ｉ１はローになって
φＤＱは７０−ティング状態になる。
上述した従来のＩ１０ピンを有する半導体集積回路は、
入・出力制御信号が入力後、データアウト・バッファが
動作し、内部Ｉ１０バスの決定されたデータが、データ
アウト・バッファを通してＩ１０ピンに出力される構成
になっているので、入・出力制御信号の入力時から有効
データがＩ１０ピンに出力されるまでのアクセス時間（
上述ではｔｏａ＊ ）の最小値はどうしてもデータアウ
ト・バッファの動作する時間で制限されてしまう欠点が
ある。
入・出力制御信号が入力後、データアウト・バッファが
動作し、内部Ｉ１０バスの決定されたデータが、データ
アウト・バッファを通してＩ１０ピンに出力される構成
になっているので、入・出力制御信号の入力時から有効
データがＩ１０ピンに出力されるまでのアクセス時間（
上述ではｔｏａ＊ ）の最小値はどうしてもデータアウ
ト・バッファの動作する時間で制限されてしまう欠点が
ある。
本発明の入力・出力が共通となった≠Ｉ１０ピンを有す
る半導体集積回路は前記Ｉ１０ピンとＩＣ内部のデータ
アウト・バッファの出力間に、外部から供給される外部
制御信号、入・出力制御信号の原信号あるいはそれに近
い信号によって制御される信号をその制御端子に供給し
たスイッチング素子を有している。
る半導体集積回路は前記Ｉ１０ピンとＩＣ内部のデータ
アウト・バッファの出力間に、外部から供給される外部
制御信号、入・出力制御信号の原信号あるいはそれに近
い信号によって制御される信号をその制御端子に供給し
たスイッチング素子を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例として、スイッチング素子３
を正のしきい値電圧をもつＭＯＳ）ランジスタ（以下Ｍ
Ｏ８Ｔｒ、と称す）とした場合の入・制御信号とし、ま
たφＣＷｔ 、φ■１．φ０１１は内部信号とし、上述
の実施例における信号と同一であるとする。φＤＫはφ
ＣｌＣ１＊φＷＥＩより制御される内部信号でデータア
ウト・バッファｌを活性化する信号、φＯＵＴはデータ
アウト・バッファ１の出力とする。
を正のしきい値電圧をもつＭＯＳ）ランジスタ（以下Ｍ
Ｏ８Ｔｒ、と称す）とした場合の入・制御信号とし、ま
たφＣＷｔ 、φ■１．φ０１１は内部信号とし、上述
の実施例における信号と同一であるとする。φＤＫはφ
ＣｌＣ１＊φＷＥＩより制御される内部信号でデータア
ウト・バッファｌを活性化する信号、φＯＵＴはデータ
アウト・バッファ１の出力とする。
また、外部の入・出力信号φＤＱはゲートがφ０１１に
接続されたＭＯ８Ｔｒ、３のソース・ドレインでφＯＵ
Ｔに接続され、またφＤＱはデータイン・バッファ２の
入力に接続されて、内部Ｉ１０バス（Ｉｌｏ、ｌ１０）
にデータイン・バッファ２およびデータアウト・バッフ
ァ１を通して並列に接続されている。
接続されたＭＯ８Ｔｒ、３のソース・ドレインでφＯＵ
Ｔに接続され、またφＤＱはデータイン・バッファ２の
入力に接続されて、内部Ｉ１０バス（Ｉｌｏ、ｌ１０）
にデータイン・バッファ２およびデータアウト・バッフ
ァ１を通して並列に接続されている。
以下、第１図の実施例の動作を第２図のタイミング・チ
ャートを参照して説明する。φｃｉｃはローであるとＩ
Ｃを活性化する信号、φ■はローであると書込み可とす
る信号、φＯＫはローでデータ出力可とする信号で、い
ずれも負論理の信号とする。
ャートを参照して説明する。φｃｉｃはローであるとＩ
Ｃを活性化する信号、φ■はローであると書込み可とす
る信号、φＯＫはローでデータ出力可とする信号で、い
ずれも負論理の信号とする。
またＩＣ内部の信号φｃ！１．φＷＥ１ｅφ０ｆｆｉｌ
＊φＤＥはハイであると活性化をする正論理の信号と
する。
＊φＤＥはハイであると活性化をする正論理の信号と
する。
まず、第２図の読出しサイクルについて説明する。
読出しサイクルでは、φＷｔを常にノ・イとし、〜ｎは
常にローとなりデータイン・バッファは動作せず、書込
みはできないとする。φｃｇがＩ・イからローになると
、ＩＣは活性化され、ＩＣ内部の動作によって、ある時
間をもって内部Ｉ１０バスのデータが決定される。また
、φＣＷｔはローからハイになる。φＷＥＩはローであ
るから、φＯＥはφｃｇｘがローからハイになることに
よってローからノ１イになり、データアウト・バッファ
１が活性化されてφＯＵＴに内部Ｉ１０バスのデータが
出力される。
常にローとなりデータイン・バッファは動作せず、書込
みはできないとする。φｃｇがＩ・イからローになると
、ＩＣは活性化され、ＩＣ内部の動作によって、ある時
間をもって内部Ｉ１０バスのデータが決定される。また
、φＣＷｔはローからハイになる。φＷＥＩはローであ
るから、φＯＥはφｃｇｘがローからハイになることに
よってローからノ１イになり、データアウト・バッファ
１が活性化されてφＯＵＴに内部Ｉ１０バスのデータが
出力される。
その後、φ０１がハイからローになるとφｏｇｉがロー
からハイになる。φ０１ｅｌがＭＯＳ Ｔ ｒ、３のし
きい値電圧を起えるとＭＯ８Ｔｒ、３はオン状態になり
、φ０υＴからＭＯＳ Ｔ ｒ、３を通してφＤＱにデ
ータ転送、出力される。
からハイになる。φ０１ｅｌがＭＯＳ Ｔ ｒ、３のし
きい値電圧を起えるとＭＯ８Ｔｒ、３はオン状態になり
、φ０υＴからＭＯＳ Ｔ ｒ、３を通してφＤＱにデ
ータ転送、出力される。
次に書込みサイクルについて説明する。書込みサイクル
ではＴ７を常にノ・イとし、φ０１３１は常にローでＭ
Ｏ８Ｔｒ、３はオフ状態となシ、φＯＵ’ｒとφＤＱは
非接続状態となる。φｃｇがノ〜イからローになると、
ＩＣは活性化され、またφＣｌＣｌはローからハイにな
る。この時、φＷＥがローになっていないと、φ０１も
ローからハイになり、データアウト・バッファｌが活性
化されφＯＵ丁には出力が出るが、φＯＥＩがローであ
ってＭＯ８Ｔｒ、３がオフ状態であるのでφＤｑＫｄ出
力されない。次に可がハイからローになると、φ■１が
ローからハイになシ、データイン・バッファ２が活性化
され、φＤＱからデータイン・バッファ２を通して内部
Ｉ１０バスへデータが入力される。このときφＤＩがハ
イになっている場合は、φＷε１がノ〜イになることに
よってローにされ、データアウト・バッファ１は非活性
化され、同時にデータアウト・バッファ１とデータイン
・バッファ２が活性化されることはない。
ではＴ７を常にノ・イとし、φ０１３１は常にローでＭ
Ｏ８Ｔｒ、３はオフ状態となシ、φＯＵ’ｒとφＤＱは
非接続状態となる。φｃｇがノ〜イからローになると、
ＩＣは活性化され、またφＣｌＣｌはローからハイにな
る。この時、φＷＥがローになっていないと、φ０１も
ローからハイになり、データアウト・バッファｌが活性
化されφＯＵ丁には出力が出るが、φＯＥＩがローであ
ってＭＯ８Ｔｒ、３がオフ状態であるのでφＤｑＫｄ出
力されない。次に可がハイからローになると、φ■１が
ローからハイになシ、データイン・バッファ２が活性化
され、φＤＱからデータイン・バッファ２を通して内部
Ｉ１０バスへデータが入力される。このときφＤＩがハ
イになっている場合は、φＷε１がノ〜イになることに
よってローにされ、データアウト・バッファ１は非活性
化され、同時にデータアウト・バッファ１とデータイン
・バッファ２が活性化されることはない。
いずれのサイクルでもφｃ！！がローからノ１イになる
とＩＣは非活性状態となり、その状態では読出し・書込
み動作はできなくなり、φＣｌＣｌ Ｉφｗｇｘ。
とＩＣは非活性状態となり、その状態では読出し・書込
み動作はできなくなり、φＣｌＣｌ Ｉφｗｇｘ。
φＤ！！、φｏｇｔはローになってφＤＱはフローティ
ング状態になる。
ング状態になる。
以上のように、本実施例ではゲートにφＯＥとφｃｗｔ
で制御されるφ０ＩＣＩを入力し７’ｔ−ＭＯ８Ｔｒ。
で制御されるφ０ＩＣＩを入力し７’ｔ−ＭＯ８Ｔｒ。
３０ソース・ドレインをφ０υ丁とφＤＱの間に接続す
ることによって、読出し・書込みのφＤＱの状態を制御
する。特に読出しサイクルでのアクセスｔＯＮムが最小
値となる場合において、従来ではデータアウト・バッフ
ァの動作による制限があったＯに対して、本実施例では
データアウト・ノくツ７アまで活性化させφＯＵ’！’
にデータを出力しておき、實とφＣｍｌにより制御され
たＭＯ８Ｔｒ、３をオン状態とすることで、φＯＵ’ｒ
のデータをφＤＱに転送・出力する構成になっているた
め、アクセスｔｏ！、Ａの最小値はＭＯ８Ｔｒ、３がオ
ン状態になるまでの極めて短時間とするごとができる。
ることによって、読出し・書込みのφＤＱの状態を制御
する。特に読出しサイクルでのアクセスｔＯＮムが最小
値となる場合において、従来ではデータアウト・バッフ
ァの動作による制限があったＯに対して、本実施例では
データアウト・ノくツ７アまで活性化させφＯＵ’！’
にデータを出力しておき、實とφＣｍｌにより制御され
たＭＯ８Ｔｒ、３をオン状態とすることで、φＯＵ’ｒ
のデータをφＤＱに転送・出力する構成になっているた
め、アクセスｔｏ！、Ａの最小値はＭＯ８Ｔｒ、３がオ
ン状態になるまでの極めて短時間とするごとができる。
なお、本実施例ではスイッチング素子３を正のしきい値
電圧をもつＭＯＳ Ｔ ｒ、（ＮチャンネルＭＯ８Ｔｒ
、）としたが、制御電圧・電流レベルを変えることによ
って、ＰチャンネルＭＯ８Ｔｒ、やバイポーラトランジ
スタ等の制御端子をもつスイッチング素子でも本発明の
適用は可能である。
電圧をもつＭＯＳ Ｔ ｒ、（ＮチャンネルＭＯ８Ｔｒ
、）としたが、制御電圧・電流レベルを変えることによ
って、ＰチャンネルＭＯ８Ｔｒ、やバイポーラトランジ
スタ等の制御端子をもつスイッチング素子でも本発明の
適用は可能である。
以上説明したように、本発明は入力・出力共通となった
Ｉ１０ピンを有するＩＣにおいて、そのＩ１０ピンとＩ
Ｃ内部のデータアウト・バッファの出力間に外部から供
給されるＩＣ制御信号、入・出力制御信号の原信号ある
いはそれに近い信号によって制御される信号をその制御
端子に供給したスイッチング素子を設けたことにより、
入・出力制御信号の入力時から有効データがＩ１０ピン
に出力されるまでのアクセス時間の最小値を極めて短時
間にできる効果がある。
Ｉ１０ピンを有するＩＣにおいて、そのＩ１０ピンとＩ
Ｃ内部のデータアウト・バッファの出力間に外部から供
給されるＩＣ制御信号、入・出力制御信号の原信号ある
いはそれに近い信号によって制御される信号をその制御
端子に供給したスイッチング素子を設けたことにより、
入・出力制御信号の入力時から有効データがＩ１０ピン
に出力されるまでのアクセス時間の最小値を極めて短時
間にできる効果がある。
第１図は本発明の実施例の入・出力部のブロック図、第
２図は第１図の動作を説明するタイミング・チャート、
第３図は従来のＩ１０ピンを有する半導体集積回路の入
・出力部のブロック図、第４図は第３図の動作を説明す
るタイミング・チャートである。 １・・・・・・データアウトバッファ、２・・・・・・
データインバッファ、３・・・・・・ＭＯＳ）ランジス
タ、φｃｖ。 φＷＥ 、φｏＩｃ・・・・・・外部入力信号、φＣＥ
Ｉ ＋φ寵１．φ０ｆｆｉｌ・・・・・・内部信号、φ
ＤＱ・・・・・・外部人・出力信号、Ｉｌｏ 、Ｉｌｏ
・・・・・・内部Ｉ１０パス、φＯＵＴ・・・・・・内
部出力信号。 ｌ； ＄ １ 図 第 ２ 図 茅 ３ 図
２図は第１図の動作を説明するタイミング・チャート、
第３図は従来のＩ１０ピンを有する半導体集積回路の入
・出力部のブロック図、第４図は第３図の動作を説明す
るタイミング・チャートである。 １・・・・・・データアウトバッファ、２・・・・・・
データインバッファ、３・・・・・・ＭＯＳ）ランジス
タ、φｃｖ。 φＷＥ 、φｏＩｃ・・・・・・外部入力信号、φＣＥ
Ｉ ＋φ寵１．φ０ｆｆｉｌ・・・・・・内部信号、φ
ＤＱ・・・・・・外部人・出力信号、Ｉｌｏ 、Ｉｌｏ
・・・・・・内部Ｉ１０パス、φＯＵＴ・・・・・・内
部出力信号。 ｌ； ＄ １ 図 第 ２ 図 茅 ３ 図
Claims (1)
- 入力・出力が共通となった入・出力ピンを有する半導
体集積回路において、前記入・出力ピンと半導体集積回
路内部のデータアウト・バッファの出力間に、外部から
供給される外部制御信号、入・出力制御信号の原信号あ
るいはそれに近い信号によって制御される信号をその制
御端子に供給したスイッチング素子を設けることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145034A JPS625721A (ja) | 1985-07-01 | 1985-07-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145034A JPS625721A (ja) | 1985-07-01 | 1985-07-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625721A true JPS625721A (ja) | 1987-01-12 |
Family
ID=15375874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145034A Pending JPS625721A (ja) | 1985-07-01 | 1985-07-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369094A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 半導体記憶装置 |
| JPH06291638A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 半導体装置 |
-
1985
- 1985-07-01 JP JP60145034A patent/JPS625721A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369094A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 半導体記憶装置 |
| JPH06291638A (ja) * | 1993-03-31 | 1994-10-18 | Nec Corp | 半導体装置 |
| JP2565076B2 (ja) * | 1993-03-31 | 1996-12-18 | 日本電気株式会社 | 半導体装置 |
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