JPH0369094A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0369094A JPH0369094A JP1205916A JP20591689A JPH0369094A JP H0369094 A JPH0369094 A JP H0369094A JP 1205916 A JP1205916 A JP 1205916A JP 20591689 A JP20591689 A JP 20591689A JP H0369094 A JPH0369094 A JP H0369094A
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- 239000004065 semiconductor Substances 0.000 title description 9
- 230000004913 activation Effects 0.000 claims description 9
- 230000003213 activating effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にデータ入力端子と
データ出力端子とが共通の半導体記憶装置に関する。
データ出力端子とが共通の半導体記憶装置に関する。
従来のこの種の半導体記憶装置に関し、ダイナミックＲ
ＡＭを例に説明する。
ＡＭを例に説明する。
第２図は従来のこの種の半導体記憶装置の一例を示すブ
ロック図である。
ロック図である。
書込み動作を行なう場合、外部入力の書込み制御信号Ｗ
Ｅを低レベルにする事により、データ入力制御回路１を
動作させ、データ入力バッファ３を通じて、データ入出
力端子Ｔ１゜に外部より供給されているデータをメモリ
セルアレイ部５に伝達する。このとき外部入力の書込み
制御信号ＷＥの低レベルによりインバータ回路７の出力
は高レベルとなり、データ出力制御回路２は動作不能と
なり、外部入力の読出し制御信号百１が低レベルになっ
ても読出し動作は行なわれない。
Ｅを低レベルにする事により、データ入力制御回路１を
動作させ、データ入力バッファ３を通じて、データ入出
力端子Ｔ１゜に外部より供給されているデータをメモリ
セルアレイ部５に伝達する。このとき外部入力の書込み
制御信号ＷＥの低レベルによりインバータ回路７の出力
は高レベルとなり、データ出力制御回路２は動作不能と
なり、外部入力の読出し制御信号百１が低レベルになっ
ても読出し動作は行なわれない。
読出し動作を行なう場合、外部入力の読出し制御信号６
Ｉ°を低レベルにする事によりデータ出力制御回路２を
動作させ、データ出力バッファ４を通じてメモリセルア
レイ部５からのデータをデータ入出力端子Ｔ１゜に出力
する。読出し動作中は外部入力の書込み制御信号ＷＥを
高レベルに規定する事により、インバータ回路７の出力
（節点Ｎ２）を低レベルにしてデータ出力制御回路２を
活性化すると共に、書込み動作が行なわれない様になっ
ている。
Ｉ°を低レベルにする事によりデータ出力制御回路２を
動作させ、データ出力バッファ４を通じてメモリセルア
レイ部５からのデータをデータ入出力端子Ｔ１゜に出力
する。読出し動作中は外部入力の書込み制御信号ＷＥを
高レベルに規定する事により、インバータ回路７の出力
（節点Ｎ２）を低レベルにしてデータ出力制御回路２を
活性化すると共に、書込み動作が行なわれない様になっ
ている。
データ出力バッファ４の出力トランジスタは、データ入
出力端子Ｔ工。に接続される外部負荷に対し高速なデー
タ出力を要求されるため大きな電流能力が必要となる。
出力端子Ｔ工。に接続される外部負荷に対し高速なデー
タ出力を要求されるため大きな電流能力が必要となる。
したがって、読出し動作時には、この出力トランジスタ
を介して大きな電流が流れ、電源電位あるいは接地電位
の雑音となる。
を介して大きな電流が流れ、電源電位あるいは接地電位
の雑音となる。
この接地電位の雑音が外部入力の書込み制御信号音口（
高レベル）が入力されているインバータ７の接地電位に
入ると、インバータ７のＮチャネルＭＯ８型のトランジ
スタＱＮ３のゲート・ソース間の電位差が減少しトラン
ジスタＱＮｓの電流能力を低下させる。
高レベル）が入力されているインバータ７の接地電位に
入ると、インバータ７のＮチャネルＭＯ８型のトランジ
スタＱＮ３のゲート・ソース間の電位差が減少しトラン
ジスタＱＮｓの電流能力を低下させる。
外部入力信号の高レベルの最小値は２．４ｖと電源レベ
ル５■±１０％に対し低く、外部入力信号の高レベルが
２．４■の場合インバータ７のＰチャネルＭＯ８型のト
ランジスタｑｐ３とトランジスタＱＮｓとは双方共導通
状態にあり、トランジスタＱ Ｐ ３１ＱＮｓの電流能
力の差によって節点Ｎ２は低レベルに保たれる。
ル５■±１０％に対し低く、外部入力信号の高レベルが
２．４■の場合インバータ７のＰチャネルＭＯ８型のト
ランジスタｑｐ３とトランジスタＱＮｓとは双方共導通
状態にあり、トランジスタＱ Ｐ ３１ＱＮｓの電流能
力の差によって節点Ｎ２は低レベルに保たれる。
接地電位の雑音により、トランジスタＱＮ３の電流能力
が著しく低下した場合、トランジスタＱ、、。
が著しく低下した場合、トランジスタＱ、、。
Ｑｐｓの電流能力が逆転し、本来低レベルであるべきイ
ンバータ回路７の出力（節点Ｎ２）のレベルが高レベル
となり、データ出力制御回路２が動作不能となる。
ンバータ回路７の出力（節点Ｎ２）のレベルが高レベル
となり、データ出力制御回路２が動作不能となる。
上述した従来の半導体記憶装置は、読出し動作時、書込
み制御信号ＷＥを高レベルにしてインバータ回路７の出
力を低レベルにし、データ出力制御回路２を活性化する
構成となっているので、読出し動作時の接地電位の雑音
によりインバータ回路７の出力が高レベルとなり、読出
し動作が中断してしまうという欠点がある。
み制御信号ＷＥを高レベルにしてインバータ回路７の出
力を低レベルにし、データ出力制御回路２を活性化する
構成となっているので、読出し動作時の接地電位の雑音
によりインバータ回路７の出力が高レベルとなり、読出
し動作が中断してしまうという欠点がある。
本発明の目的は、読出し動作中に発生する接地電位の雑
音により、読出し動作が中断するのを防止することがで
きる半導体記憶装置を提供することにある。
音により、読出し動作が中断するのを防止することがで
きる半導体記憶装置を提供することにある。
本発明の半導体記憶装置は、書込み制御信号が能動レベ
ルのとき能動レベルのデータ入力制御信号を出力するデ
ータ入力制御回路と、前記データ入力制御信号が能動レ
ベルのときデータ入出力端子に供給されたデータをメモ
リセルアレイへ伝達するデータ入力バッファ回路と、第
１の入力端に入力される前記書込み制御信号が非能動レ
ベルのとき又は第２の入力端に入力されるデータ出力制
御信号が能動レベルのとき出力する活性化信号を能動レ
ベルに保持する論理回路と、前記活性化信号が能動レベ
ルでかつ読出し制御信号が能動レベルのとき能動レベル
の前記データ出力制御信号を出力するデータ出力制御回
路と、前記データ出力制御信号が能動レベルのとき前記
メモリセルアレイからのデータを前記データ入出力端子
へ伝達するデータ出力バッファ回路とを有している。
ルのとき能動レベルのデータ入力制御信号を出力するデ
ータ入力制御回路と、前記データ入力制御信号が能動レ
ベルのときデータ入出力端子に供給されたデータをメモ
リセルアレイへ伝達するデータ入力バッファ回路と、第
１の入力端に入力される前記書込み制御信号が非能動レ
ベルのとき又は第２の入力端に入力されるデータ出力制
御信号が能動レベルのとき出力する活性化信号を能動レ
ベルに保持する論理回路と、前記活性化信号が能動レベ
ルでかつ読出し制御信号が能動レベルのとき能動レベル
の前記データ出力制御信号を出力するデータ出力制御回
路と、前記データ出力制御信号が能動レベルのとき前記
メモリセルアレイからのデータを前記データ入出力端子
へ伝達するデータ出力バッファ回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、書込み制御信号ＷＥが能動レベルの低レ
ベルのとき能動レベルの高レベルのデータ入力制御信号
Φｉを出力するデータ入力制御回路１と、データ入力制
御信号Φｉが低レベルのときデータ入出力端子Ｔ１゜に
供給されているデータをメモリセルアレイ５へ伝達する
データ人カハッファ３と、ＰチャネルＭＯ８型のトラン
ジスタＱｐ＋＋ＱＰ２及びＮチャネルＭＯ８型のトラン
ジスタＣｈｌｌ ＱＮ２を備え、第１の入力端に入力さ
れる書込み制御信号ＷＥが非能動レベルの高レベルのと
き又は第２の入力端に入力されるデータ出力制御信号Φ
０が高レベルのとき出力する活性化信号０Ｔを能動レベ
ルの低レベルに保持するＮＯＲ回路６と、活性化信号０
Ｔが低レベルでかつ読出し制御信号σ口が能動レベルの
低レベルのとき高レベルのデータ出力制御信号Φ０を出
力するデータ出力制御回路２と、データ出力制御信号Φ
０が高レベルのときメモリセルアレイ５からのデータを
データ入出力端子Ｔ’ｒｏへ伝達するデータ出力バッフ
ァ４とを有する構成となっている。
ベルのとき能動レベルの高レベルのデータ入力制御信号
Φｉを出力するデータ入力制御回路１と、データ入力制
御信号Φｉが低レベルのときデータ入出力端子Ｔ１゜に
供給されているデータをメモリセルアレイ５へ伝達する
データ人カハッファ３と、ＰチャネルＭＯ８型のトラン
ジスタＱｐ＋＋ＱＰ２及びＮチャネルＭＯ８型のトラン
ジスタＣｈｌｌ ＱＮ２を備え、第１の入力端に入力さ
れる書込み制御信号ＷＥが非能動レベルの高レベルのと
き又は第２の入力端に入力されるデータ出力制御信号Φ
０が高レベルのとき出力する活性化信号０Ｔを能動レベ
ルの低レベルに保持するＮＯＲ回路６と、活性化信号０
Ｔが低レベルでかつ読出し制御信号σ口が能動レベルの
低レベルのとき高レベルのデータ出力制御信号Φ０を出
力するデータ出力制御回路２と、データ出力制御信号Φ
０が高レベルのときメモリセルアレイ５からのデータを
データ入出力端子Ｔ’ｒｏへ伝達するデータ出力バッフ
ァ４とを有する構成となっている。
データ入力制御回路１は、外部入力の書込み制御信号Ｗ
Ｅが能動レベルの低レベルの場合、データ入力制御信号
Φｉ能動レベルの高レベルにしてデータ入力バッファ３
を活性化し、データ入出力端子Ｔ１゜に外部より供給さ
れているデータをメモリセルアレイ５に伝達する。
Ｅが能動レベルの低レベルの場合、データ入力制御信号
Φｉ能動レベルの高レベルにしてデータ入力バッファ３
を活性化し、データ入出力端子Ｔ１゜に外部より供給さ
れているデータをメモリセルアレイ５に伝達する。
データ出力制御回路２は、書込み制御信号ＷＥが非能動
レベルの高レベル、外部入力の読出し制御信号ＯＥが能
動レベルの低レベルの場合、データ出力制御信号Φ０を
能動レベルの高レベルにしてデータ出力バッファ４を活
性化し、メモリセルアレイ５からのデータをデータ入出
力端子Ｔ１゜に出力する。
レベルの高レベル、外部入力の読出し制御信号ＯＥが能
動レベルの低レベルの場合、データ出力制御信号Φ０を
能動レベルの高レベルにしてデータ出力バッファ４を活
性化し、メモリセルアレイ５からのデータをデータ入出
力端子Ｔ１゜に出力する。
書込み制御信号■が非能動レベルの高レベル、読出し制
御信号ＯＥが低レベルで読出し動作に入った場合、デー
タ出力制御信号Φ０は高レベルとなる。
御信号ＯＥが低レベルで読出し動作に入った場合、デー
タ出力制御信号Φ０は高レベルとなる。
この時、読出し動作による接地電位の雑音がＮＯＲ回路
６の接地電位に加わっても、データ出力制御信号Φ０は
高レベル（電源電圧ＶＤＤ）であり、ＰチャネルＭＯ８
型のトランジスタＱＰ２は遮断状態であるので、節点Ｎ
１の活性化信号０Ｔは能動レベルの低レベルを保持し、
データ出力制御回路２の動作（活性化状態）が中断され
る事はない。
６の接地電位に加わっても、データ出力制御信号Φ０は
高レベル（電源電圧ＶＤＤ）であり、ＰチャネルＭＯ８
型のトランジスタＱＰ２は遮断状態であるので、節点Ｎ
１の活性化信号０Ｔは能動レベルの低レベルを保持し、
データ出力制御回路２の動作（活性化状態）が中断され
る事はない。
以上説明したように本発明は、読出し動作中にはデータ
出力制御回路から出力される能動レベルのデータ出力制
御信号によりデータ出力制御回路自身の活性化状態を保
持する構成とすることにより、読出し動作時に発生する
接地電位の雑音によりデータ出力制御回路の動作（活性
化状態）が中断することがないので、読出し動作の中断
を防止することができる効果がある。
出力制御回路から出力される能動レベルのデータ出力制
御信号によりデータ出力制御回路自身の活性化状態を保
持する構成とすることにより、読出し動作時に発生する
接地電位の雑音によりデータ出力制御回路の動作（活性
化状態）が中断することがないので、読出し動作の中断
を防止することができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の半導体記憶装置の一例を示すブロック図である。 １・・・・・・データ入力制御回路、２・・・・・・デ
ータ出力制御回路、３・・・・・・データ入力バッファ
、４・・・・・・データ出力バッファ、５・・・・・・
メモリセルアレイ、６・・・・・・ＮＯＲ回路、７・・
・・・・インバータ回路、ＱＮＩ〜ＱＮ３１ ＱＰＩ〜
ＱＰ３・・・・・・トランジスタ、Ｔｔｏ・・・・・・
データ入出力端子。
従来の半導体記憶装置の一例を示すブロック図である。 １・・・・・・データ入力制御回路、２・・・・・・デ
ータ出力制御回路、３・・・・・・データ入力バッファ
、４・・・・・・データ出力バッファ、５・・・・・・
メモリセルアレイ、６・・・・・・ＮＯＲ回路、７・・
・・・・インバータ回路、ＱＮＩ〜ＱＮ３１ ＱＰＩ〜
ＱＰ３・・・・・・トランジスタ、Ｔｔｏ・・・・・・
データ入出力端子。
Claims (1)
- 書込み制御信号が能動レベルのとき能動レベルのデータ
入力制御信号を出力するデータ入力制御回路と、前記デ
ータ入力制御信号が能動レベルのときデータ入出力端子
に供給されたデータをメモリセルアレイへ伝達するデー
タ入力バッファ回路と、第１の入力端に入力される前記
書込み制御信号が非能動レベルのとき又は第２の入力端
に入力されるデータ出力制御信号が能動レベルのとき出
力する活性化信号を能動レベルに保持する論理回路と、
前記活性化信号が能動レベルでかつ読出し制御信号が能
動レベルのとき能動レベルの前記データ出力制御信号を
出力するデータ出力制御回路と、前記データ出力制御信
号が能動レベルのとき前記メモリセルアレイからのデー
タを前記データ入出力端子へ伝達するデータ出力バッフ
ァ回路とを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205916A JPH0369094A (ja) | 1989-08-08 | 1989-08-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205916A JPH0369094A (ja) | 1989-08-08 | 1989-08-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0369094A true JPH0369094A (ja) | 1991-03-25 |
Family
ID=16514873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205916A Pending JPH0369094A (ja) | 1989-08-08 | 1989-08-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0369094A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131292A (ja) * | 1984-11-30 | 1986-06-18 | Toshiba Corp | 半導体記憶装置 |
| JPS625721A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路 |
| JPS6299991A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体記憶装置 |
| JPS62212749A (ja) * | 1986-03-14 | 1987-09-18 | Seiko Epson Corp | 半導体記憶装置 |
| JPS6489098A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Semiconductor memory device |
-
1989
- 1989-08-08 JP JP1205916A patent/JPH0369094A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131292A (ja) * | 1984-11-30 | 1986-06-18 | Toshiba Corp | 半導体記憶装置 |
| JPS625721A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路 |
| JPS6299991A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体記憶装置 |
| JPS62212749A (ja) * | 1986-03-14 | 1987-09-18 | Seiko Epson Corp | 半導体記憶装置 |
| JPS6489098A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Semiconductor memory device |
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