KR0120587B1 - 반도체 소자의 로우 어드레스 버퍼 - Google Patents

반도체 소자의 로우 어드레스 버퍼

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KR0120587B1
KR0120587B1 KR1019940020656A KR19940020656A KR0120587B1 KR 0120587 B1 KR0120587 B1 KR 0120587B1 KR 1019940020656 A KR1019940020656 A KR 1019940020656A KR 19940020656 A KR19940020656 A KR 19940020656A KR 0120587 B1 KR0120587 B1 KR 0120587B1
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Abstract

본 발명은 반도체 소자의 로우 어드레스 버퍼에 관한 것으로 외부입력신호와 파워신호의 엑티브(Active) 순서를 감지하는 플립플럽을 사용함으로써, 외부 제어장치가 불안정한 동작을 유발하여 외부입력신호가 파워신호보다 먼저 엑티브(Active)되더라도 내부신호를 만들지 않고 파워신호가 엑티브된 이후의 첫 사이클(Cycle)에서 내부신호를 만듦으로써, 회로의 오동작을 방지하는 로우 어드레스 버퍼에 관한 것이다.

Description

반도체 소자의 로우 어드레스 버퍼
제1도는 종래의 로우 어드레스 버퍼의 한 예를 도시한 회로도.
제2도는 제1도의 동작타이밍도.
재3도는 본 발명은 로우 어드레스 버퍼를 도시한 회로도.
제4도는 제3도의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : NOR 게이트로된 랫치회로
본 발명은 반도체 소자의 로우 어드레스 버퍼에 관한 것으로 특히, 외부입력신호와 파워신호의 엑티브(Active) 순서를 감지하는 플립플럽을 사용함으로써, 외부 제어장치가 불안정한 동작을 유발하여 외부입력신호가 파워신호가 먼저 엑티브(Active)되더라도 내부신호를 만들지 않고 파워신호가 엑티브된 이후의 첫 사이클(Cycle)에서 내부신호를 만듦으로써, 회로의 오동작을 방지하는 로우 어드레스 버퍼에 관한 것이다.
제1도는 종래의 로우 어드레스 버퍼의 한 예를 도시한 것으로, 칩의 내부에 전원전압이 인가되었음을 감지할 수 있는 장치와, 파워신호(powrup)에 의해 제어되며 외부입력신호를 받아들여 내부신호를 만들어내는 장치로 구성된다.
상기 종래의 디램(DRAM)에서 로우 어드레스 버퍼는 단순히 파워신호(/powrup)와 라스바(/RAS) 시그날을 입력으로 하는 NOR 회로의 출력을 통하여 내부신호 RAS-int(또는 CAS-int)을 만든다.
상기 파워신호(/powrup)는 CMOS로 구성된 디램 칩에서 NMOS 트랜지스터의 백 게이트 바이어스(Back gate Bias)로 사용되는 VBB레벨이 안정되는 순간을 포착하여 각 입력 버퍼들을 엑티브(Active)시키는 역할을 하는 신호이다.
상기 회로의 동작을 살펴보면, 상기 파워신호(/powrup)가 하이의 상태를 가지면 상기 PMOS 트랜지스터(NM3)는 턴-온되어 내부라스신호(RAS-int)도 로우가 된다.
그리고 파워신호(/powrup)가 로우의 상태를 가지면 상기 PMOS 트랜지스터(MP1)는 턴-온되어 상기 노드(N1)에 전하를 유입하고, 상기 NMOS 트랜지스터(NM3)는 턴-오프하게 된다. 이때 라스바(/RAS)신호가 하이이면, 상기 PMOS 트랜지스터(MP2)는 턴-오프되고 상기 NMOS 트랜지스터(NM1)는 턴-온되어서 상기 노드(N2)의 전압이 접지로 방출된다. 따라서 노드(N2)의 전위는 로우가 되고, 내부라스신호(RAS-int)로 로우가 된다.
만약 파워신호(/powrup)가 로우이고, 라스바(/RAS)신호도 로우의 상태를 가진다면, 상기 PMOS 트랜지스터(MP1)는 턴-온되고 상기 NMOS 트랜지스터(MN1)는 턴-오프된다. 여기서 라스바(/RAS)신호가 로우이므로 상기 PMOS 트랜지스터(MP2)는 턴-온되어 상기 노드(N2)에 전하가 유입되고, 상기 NMOS 트랜지스터(MN1)는 턴-오프되어 접지로의 전하 방출이 없다. 따라서 상기 노드(N2)의 전위는 하이가 되고 내부라스신호(RAS-int)도 하이가 된다.
제2a도는 상기 종래의 로우 어드레스 버퍼의 동작을 도시한 것이다.
그런데, 외부의 제어장치가 불안정한 동작을 유발하여 외부신호 라스바(/RAS)가 파워신호(/powrup)보다 먼저 엑티브(Active)되고 그 이후에 파워신호(/powrup)가 엑티브(Active)된다면 제2B도와 같이 파워신호(/powrup)에 의하여 내부라스신호(RAS-int)가 엑티브(Active)되는 결과가 발생하고 따라서 파워신호(/powrup)에 의하여 첫번째 라스바(/RAS)사이클(cycle)이 수행되어 다음과 같은 문제점이 발생된다.
즉, 파워신호(/powrup)가 엑티브(Active)된다해도 전체 칩이 완전히 안정된다고 기대할 수 없다. 왜냐하면 파워신호(/powrup)검파기는 단순히 VBB레벨을 감지하는데, 예상치 못한 노이즈(Noise)로 기대한 시점보다 먼저 엑티브(Active)될 수도 있으며, 따라서 시작된 라스 사이클이 일정한 그룹(Group)의 감지 증폭기(sense Amp)등을 동작시키게 되어 래치-업(Latch-up) 및 펀치 스루(Purch through)현상을 초래할 수 있어 칩의 신뢰도가 치명적인 영향을 미친다. 이와같은 현상은 /CAS 버퍼에서도 유발될 수 있는데 이는 출력버퍼를 동작시켜 유사한 피해를 입힐 수 있다.
따라서 본 발명에서는 /RAS(혹은 /CAS)와 파워신호(/powrup)의 엑티브(Active) 순서를 감지하여 파워신호(/powrup)에 의하여 외부신호 라스(/RAS)가 엑티브(active)되는 시퀀스(Sequence)를 방지하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에서는 상기 /RAS(혹은 /CAS)와 파워신호(/powrup)의 엑티브(Active) 순서를 감지할 수 있는 랫치(Latch)회로를 구현하였다.
제3도는 본 발명의 로우 어드러스 버퍼를 도시한 회로도로서, NOR 게이트로된 랫치회로(11)와 NMOS게이트(3)가 종래의 로우 어드레스 버퍼에서 추가된 것이다.
상기 랫치회로(11)는 NOR 1의 출력이 NOR 2의 2개의 입력중의 하나로, 또 NOR 2의 출력이 NOR 1의 입력중의 하나로 되어 있다.
이제 NOR 랫치의 입력이 낮은 상태(/powrup=/RAS=0)에 있다고 가정하고 그 동작을 살펴보자. 이 경우에 노드(N4)과 노드(N5)값을 확정지을 수 없다. 즉 상기 노드(N5)는 로우, 노드(N4)는 하이이거나, 노드(N5)는 하이, 노드(N4)는 로우일 것이다.
먼저 노드(N5)의 값을 로우라 하면, 이 로우와 파워(/powrup)의 값이 로우이기 때문에 노드(N4)는 하이가 된다. 따라서 처음 가정이 확인되었다.
다음에, 노드(N5)의 값을 하이라 하면, 이 하이의 값이 NOR1에 가해저서 노드(N4)의 값이 로우가 된다. 노드(N4)의 로우값은 다시 NOR2에 되돌려지고, 라스바(/RAS)의 로우값과 함께 노드(N5)의 값은 하이를만 만든다. 이것 역시 처음 가정과 일치한다.
따라서 파워신호(/powrup)와 라스(/RAS)신호는 랫치회로의 출력상태에 영향을 미치지 못하며, 이 경우에 있어서 랫치회로의 출력은 그 전 입력에 의존하게 된다.
따라서 랫치회로를 어떤 특정한 상태로 하려면 입력에 하이를 가해야 한다. 노드(N5)가 하이가 되게 하려면 라스바(/RAS)는 로우를 유지하면서 파워신호(/powrup)는 하이가 되게 해야 한다. 파워신호(/powrup)가 하이이면 노드(N4)는 로우가 된다. 이 노드(N4)의 로우와 라스바(/RAS)가 합하여 노드(N5)는 하이가 되게 한다. 파워신호(/powrup)의 하이값은 게이트가 동작하여 신호를 통과시키기에 충분한 시간만큼 유지된다.
상기 래치회로(11)는 완전히 대칭이므로, 파워신호(/powrup)는 로우를 유지하면서 라스바(/RAS)는 하이를 가하면 노드(N5)는 로우, 노드(N4)는 하이가 되는 것을 확인할 수 있다. 전술한 바와같이 라스바(/RAS)가 로우로 되더라도 랫치회로는 노드(N5)의 상태에 머물러 있다.
마지막으로 파워신호(/powrup)와 라스바(/RAS)가 하이라 하면, 노드(N5) 및 노드(N4)는 로우가 된다. 랫치회로의 출력은 상반되는 것으로 가정하였으므로 이것은 그룻된 상태가 되며, 더욱이 라스바(/RAS)와 파워신호(/powrup)가 로우로 되돌아 가는 경우를 생각하면 라스바(/RAS)가 먼저 로우가 되느냐 파워신호가 먼저 로우가 되느냐에 따라서 랫치회로의 상태가 달라진다.
제4도는 상기 제3도의 동작을 나타낸 것으로, 상기 회로의 본 발명을 더 상세히 설명하기로 한다.
상기 파워신호(/powrup)와 라스바(/RAS)가 하이이므로, 노드(N4) 및 노드(N5)이 로우가 되어 상기 노드(N3)의 로우와 같이 상기 NAND 3의 입력이 되어 출력신호(RAS-int)는 로우가 된다.
이때 라스바(/RAS)가 파워신호(/powrup)보다 먼저 엑티브(Active)되면 노드(N5)이 하이로 래치(Latch)되어 노드(N4)를 로우로 유지시킨다. 이어서 파워신호(/powrup)가 엑티브되어도 상기 노드(N5)이 하이로 래치되어 있으므로 상기 노드(N4)는 로우상태를 그대로 유지한다. 오동작하었던 라스바(/RAS)가 정상상태로 프리차지(precharge)되어 하이로 전이하면서 노드(N5)는 로우로 전이하고 래치상태를 해소된다. 따라서 노드(N)가 하이로 엑티브되고 정상 사이클을 시작할 수 있다.
이상에서 설명한 바와같이, 본 발명에 의한 로우 어드에스 버퍼를 사용하게 되면 외부 제어장치의 불안정으로 야기되는 파워신호(/powrup)에 의한 내부 /RAS의 엑티브를 효과적으로 차단하여 불안정한 파워(power) 아래에서 대략의 전류를 소모하는 회로들의 동작을 방지하여 래치-업(Latch-up) 및 펀치 스루(punch through)등으로 야기되는 칩 파괴 현상을 억제할 수 있다.

Claims (6)

  1. 반도체 메모리 소자에 있어서, 제1전원전압원과 제2전원전압사이에 접속되고 외부입력신호를 받아들여 내부신호로 하기 위하여 완충하는 완충수단과, 상기 완충수단의 출력을 메모리 쪽으로 전송하기 위한 전송제어수단과, 상기 외부입력신호와 상기 파워신호(/powrup)에 의하여 상기 전송제어수단의 전송동작을 제어하는 제어수단을 구비한 것을 특징으로 하는 로우 어드레스 버퍼.
  2. 제1항에 있어서, 전원전압의 파워신호(/powrup)에 의해 상기 완충수단에 상기 전원전압을 전송하는 절환수단을 추가로 구비한 것을 특징으로 하는 로우 어드레스 버퍼.
  3. 제1항에 있어서, 상기 완충수단의 출력신호의 전위를 상기 파워신호에 의해 접지전위로 방출하는 역할을 하는 뮤트(Mute)수단을 추가로 구비하는 것을 특징으로 하는 로우 어드레스 버퍼.
  4. 제1항에 있어서, 상기 제어수단은, 상기 파워신호(/powrup)가 엑티브(Active)된 후 외부신호가 엑티브 되었을 때 상기 전송제어수단이 전송모드에 있도록 하는 것을 특징으로 하는 로우 어드레스 버퍼.
  5. 제1항에 있어서, 상기 제어수단이 랫치회로를 구비하는 것을 특징으로 하는 로우 어드레스 버퍼.
  6. 제1항에 있어서, 상기 전송제어수단이 논리 게이트 소자로 된 것을 특징으로 하는 로우 어드레스 버퍼.
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