JP3499954B2 - 信号生成回路及びテストモード信号生成回路 - Google Patents
信号生成回路及びテストモード信号生成回路Info
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- JP3499954B2 JP3499954B2 JP05943995A JP5943995A JP3499954B2 JP 3499954 B2 JP3499954 B2 JP 3499954B2 JP 05943995 A JP05943995 A JP 05943995A JP 5943995 A JP5943995 A JP 5943995A JP 3499954 B2 JP3499954 B2 JP 3499954B2
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Description
【０００１】
【産業上の利用分野】この発明は、外部から入力される
信号に基づいて、半導体装置の内部回路の動作モードを
設定するモード設定信号を生成するモード設定信号生成
回路に関するものである。
信号に基づいて、半導体装置の内部回路の動作モードを
設定するモード設定信号を生成するモード設定信号生成
回路に関するものである。
【０００２】近年の半導体装置は、多種類のモードで動
作可能であり、その動作モードは外部から入力される信
号に基づいてモード設定信号生成回路により生成される
モード設定信号により設定される。そして、このような
モード信号設定回路の動作を安定させることが必要とな
っている。
作可能であり、その動作モードは外部から入力される信
号に基づいてモード設定信号生成回路により生成される
モード設定信号により設定される。そして、このような
モード信号設定回路の動作を安定させることが必要とな
っている。
【０００３】
【従来の技術】半導体記憶装置において、テストモード
を設定するためのテストモード信号を生成するモード信
号生成回路の従来例を図１０に従って説明する。
を設定するためのテストモード信号を生成するモード信
号生成回路の従来例を図１０に従って説明する。
【０００４】外部から入力される制御信号ＲＡＳバー
は、２段のインバータ回路１ａを介してＮＯＲ回路２の
一方の入力端子に入力される。また、前記インバータ回
路１ａの出力信号は、３段のインバータ回路１ｂを介し
て前記ＮＯＲ回路２の他方の入力端子に入力される。前
記ＮＯＲ回路２の出力端子であるノードＮ１は、ＮＡＮ
Ｄ回路３ａの入力端子に接続される。
は、２段のインバータ回路１ａを介してＮＯＲ回路２の
一方の入力端子に入力される。また、前記インバータ回
路１ａの出力信号は、３段のインバータ回路１ｂを介し
て前記ＮＯＲ回路２の他方の入力端子に入力される。前
記ＮＯＲ回路２の出力端子であるノードＮ１は、ＮＡＮ
Ｄ回路３ａの入力端子に接続される。
【０００５】外部から入力される制御信号ＣＡＳバー
は、３段のインバータ回路１ｃに入力され、同インバー
タ回路１ｃの出力端子であるノードＮ２は、前記ＮＡＮ
Ｄ回路３ａの入力端子に接続される。同じく外部から入
力される制御信号ＷＥバーは、３段のインバータ回路１
ｄに入力され、同インバータ回路１ｄの出力端子である
ノードＮ３は前記ＮＡＮＤ回路３ａの入力端子に接続さ
れる。
は、３段のインバータ回路１ｃに入力され、同インバー
タ回路１ｃの出力端子であるノードＮ２は、前記ＮＡＮ
Ｄ回路３ａの入力端子に接続される。同じく外部から入
力される制御信号ＷＥバーは、３段のインバータ回路１
ｄに入力され、同インバータ回路１ｄの出力端子である
ノードＮ３は前記ＮＡＮＤ回路３ａの入力端子に接続さ
れる。
【０００６】前記ＮＡＮＤ回路３ａの出力信号は、ＮＡ
ＮＤ回路３ｂの一方の入力端子に入力され、同ＮＡＮＤ
回路３ｂの出力信号は２段のインバータ回路１ｅを介し
て、テストモード信号φＴＥＳＴとして出力される。
ＮＤ回路３ｂの一方の入力端子に入力され、同ＮＡＮＤ
回路３ｂの出力信号は２段のインバータ回路１ｅを介し
て、テストモード信号φＴＥＳＴとして出力される。
【０００７】また、前記ＮＡＮＤ回路３ｂの一方の入力
端子は、小容量Ｃ１を介して電源Ｖccに接続され、電源
Ｖcc投入時には、同入力端子がＨレベルにリセットされ
る。前記ＮＡＮＤ回路３ｂの出力信号は、ＮＡＮＤ回路
３ｃの一方の入力端子に入力される。また、ＮＡＮＤ回
路３ｃの一方の入力端子は小容量Ｃ２を介してグランド
ＧＮＤに接続され、低電位側電源としてグランドＧＮＤ
レベルが投入されると、同入力端子がＬレベルにリセッ
トされる。
端子は、小容量Ｃ１を介して電源Ｖccに接続され、電源
Ｖcc投入時には、同入力端子がＨレベルにリセットされ
る。前記ＮＡＮＤ回路３ｂの出力信号は、ＮＡＮＤ回路
３ｃの一方の入力端子に入力される。また、ＮＡＮＤ回
路３ｃの一方の入力端子は小容量Ｃ２を介してグランド
ＧＮＤに接続され、低電位側電源としてグランドＧＮＤ
レベルが投入されると、同入力端子がＬレベルにリセッ
トされる。
【０００８】前記ＮＡＮＤ回路３ｃの他方の入力端子に
は、テストモード信号φＴＥＳＴをキャンセルするため
の除外信号φＥＸが入力され、同ＮＡＮＤ回路３ｃの出
力信号は前記ＮＡＮＤ回路３ｂの他方の入力端子に入力
される。
は、テストモード信号φＴＥＳＴをキャンセルするため
の除外信号φＥＸが入力され、同ＮＡＮＤ回路３ｃの出
力信号は前記ＮＡＮＤ回路３ｂの他方の入力端子に入力
される。
【０００９】このように構成されたテストモード信号生
成回路では、電源Ｖcc及びグランドＧＮＤの投入時には
ＮＡＮＤ回路３ｃの出力信号がＨレベルとなる。また、
ＲＡＳバーがＨレベルあるいはＬレベルに維持されてい
る状態、若しくは制御信号ＣＡＳバー、ＷＥバーの少な
くともいずれかがＨレベルであれば、ＮＡＮＤ回路３ａ
の出力信号がＨレベルとなる。従って、ＮＡＮＤ回路３
ｂの出力信号はＬレベルとなり、テストモード信号φＴ
ＥＳＴはＬレベルとなる。
成回路では、電源Ｖcc及びグランドＧＮＤの投入時には
ＮＡＮＤ回路３ｃの出力信号がＨレベルとなる。また、
ＲＡＳバーがＨレベルあるいはＬレベルに維持されてい
る状態、若しくは制御信号ＣＡＳバー、ＷＥバーの少な
くともいずれかがＨレベルであれば、ＮＡＮＤ回路３ａ
の出力信号がＨレベルとなる。従って、ＮＡＮＤ回路３
ｂの出力信号はＬレベルとなり、テストモード信号φＴ
ＥＳＴはＬレベルとなる。
【００１０】また、テストモードを設定する場合には、
Ｈレベルの除外信号φＥＸが入力され、制御信号ＣＡＳ
バー、ＷＥバーがＬレベルとなった状態で、制御信号Ｒ
ＡＳバーがＨレベルからＬレベルに立ち下げられる。す
ると、インバータ回路１ｂの動作遅延時間に相当するパ
ルス幅でＨレベルとなるワンショットパルス信号がＮＯ
Ｒ回路２から出力される。
Ｈレベルの除外信号φＥＸが入力され、制御信号ＣＡＳ
バー、ＷＥバーがＬレベルとなった状態で、制御信号Ｒ
ＡＳバーがＨレベルからＬレベルに立ち下げられる。す
ると、インバータ回路１ｂの動作遅延時間に相当するパ
ルス幅でＨレベルとなるワンショットパルス信号がＮＯ
Ｒ回路２から出力される。
【００１１】すると、ＮＡＮＤ回路３ａの入力信号がす
べてＨレベルとなって同ＮＡＮＤ回路３ａの出力信号が
Ｌレベルとなり、ＮＡＮＤ回路３ｂの出力信号がＨレベ
ルとなる。そして、インバータ回路１ｅからＨレベルの
テストモード信号φＴＥＳＴが出力される。
べてＨレベルとなって同ＮＡＮＤ回路３ａの出力信号が
Ｌレベルとなり、ＮＡＮＤ回路３ｂの出力信号がＨレベ
ルとなる。そして、インバータ回路１ｅからＨレベルの
テストモード信号φＴＥＳＴが出力される。
【００１２】また、除外信号φＥＸがＨレベルに固定さ
れているため、ＮＡＮＤ回路３ｂの出力信号がＨレベル
となると、ＮＡＮＤ回路３ｃの出力信号がＬレベルとな
る。従って、制御信号ＲＡＳバー、ＣＡＳバー、ＷＥバ
ーの変化に関わらず、ＮＡＮＤ回路３ｂの出力信号がＨ
レベルにラッチされ、Ｌレベルの除外信号φＥＸがＮＡ
ＮＤ回路３ｃに入力されるまで、Ｈレベルのテストモー
ド信号φＴＥＳＴが出力される。
れているため、ＮＡＮＤ回路３ｂの出力信号がＨレベル
となると、ＮＡＮＤ回路３ｃの出力信号がＬレベルとな
る。従って、制御信号ＲＡＳバー、ＣＡＳバー、ＷＥバ
ーの変化に関わらず、ＮＡＮＤ回路３ｂの出力信号がＨ
レベルにラッチされ、Ｌレベルの除外信号φＥＸがＮＡ
ＮＤ回路３ｃに入力されるまで、Ｈレベルのテストモー
ド信号φＴＥＳＴが出力される。
【００１３】
【発明が解決しようとする課題】上記のようなテストモ
ード信号生成回路では、図１１に示すように電源Ｖccを
投入して、各回路に供給される電源Ｖccが立ち上がり、
かつ各制御信号ＲＡＳバー、ＣＡＳバー、ＷＥバーがＬ
レベルに固定されているとき、ノードＮ２，Ｎ３は電源
Ｖccの上昇にともなってインバータ回路１ｃ，１ｄの初
段の動作が開始された時点からＨレベルとなって、電源
Ｖccの上昇にともなって上昇する。
ード信号生成回路では、図１１に示すように電源Ｖccを
投入して、各回路に供給される電源Ｖccが立ち上がり、
かつ各制御信号ＲＡＳバー、ＣＡＳバー、ＷＥバーがＬ
レベルに固定されているとき、ノードＮ２，Ｎ３は電源
Ｖccの上昇にともなってインバータ回路１ｃ，１ｄの初
段の動作が開始された時点からＨレベルとなって、電源
Ｖccの上昇にともなって上昇する。
【００１４】また、ノードＮ１は、インバータ回路１ａ
の初段の動作が開始された時点でＮＯＲ回路２の入力信
号がともにＬレベルとなるためＨレベルとなって電源Ｖ
ccの上昇にともなって上昇し、インバータ回路１ｂの動
作遅延時間後にＬレベルに立ち下がる。
の初段の動作が開始された時点でＮＯＲ回路２の入力信
号がともにＬレベルとなるためＨレベルとなって電源Ｖ
ccの上昇にともなって上昇し、インバータ回路１ｂの動
作遅延時間後にＬレベルに立ち下がる。
【００１５】従って、電源Ｖccの投入時に各制御信号Ｒ
ＡＳバー、ＣＡＳバー、ＷＥバーがＬレベルに固定され
ていても、ＮＡＮＤ回路３ａの入力信号がすべてＨレベ
ルとなり、同ＮＡＮＤ回路３ａの出力信号はＬレベルと
なる。
ＡＳバー、ＣＡＳバー、ＷＥバーがＬレベルに固定され
ていても、ＮＡＮＤ回路３ａの入力信号がすべてＨレベ
ルとなり、同ＮＡＮＤ回路３ａの出力信号はＬレベルと
なる。
【００１６】すると、ＮＡＮＤ回路３ｂの出力信号がＨ
レベルとなってインバータ回路１ｅの出力信号φＴＥＳ
ＴがＨレベルにラッチされる。この結果、電源Ｖccを投
入すると、制御信号ＲＡＳバーをＨレベルからＬレベル
に立ち下げることなく、テストモードが自動的に設定さ
れてしまうため、電源Ｖccの投入後に直ちに通常モード
で動作することができない。
レベルとなってインバータ回路１ｅの出力信号φＴＥＳ
ＴがＨレベルにラッチされる。この結果、電源Ｖccを投
入すると、制御信号ＲＡＳバーをＨレベルからＬレベル
に立ち下げることなく、テストモードが自動的に設定さ
れてしまうため、電源Ｖccの投入後に直ちに通常モード
で動作することができない。
【００１７】このような不具合を防止するためには、電
源Ｖccの投入時には例えば制御信号ＣＡＳバーをＨレベ
ルとしたり、あるいは除外信号φＥＸをＬレベルとする
ような制御を行う必要があるため、この半導体記憶装置
の制御動作が複雑となるという問題点がある。
源Ｖccの投入時には例えば制御信号ＣＡＳバーをＨレベ
ルとしたり、あるいは除外信号φＥＸをＬレベルとする
ような制御を行う必要があるため、この半導体記憶装置
の制御動作が複雑となるという問題点がある。
【００１８】この発明の目的は、電源投入時にも入力信
号に基づいた安定した出力信号を生成し得る信号生成回
路及びテストモード信号生成回路を提供することにあ
る。
号に基づいた安定した出力信号を生成し得る信号生成回
路及びテストモード信号生成回路を提供することにあ
る。
【００１９】
【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、複数の入力回路５は、論
理入力信号Ｒinに基づいて所定の論理出力信号Ｒoutを
出力する。出力回路６は、前記複数の入力回路５のうち
第二の入力回路の論理出力信号Ｒoutが所定の組み合わ
せであり、前記複数の入力回路５のうち第一の入力回路
のワンショットパルス信号出力により、所定のテストモ
ード信号φを出力する。前記入力回路５には、電源Ｖcc
の投入時に該入力回路５の論理出力信号Ｒoutが所定の
組み合わせとならないように各入力回路５の論理出力信
号Ｒoutの位相をずらす遅延回路１７が備えられる。
原理説明図である。すなわち、複数の入力回路５は、論
理入力信号Ｒinに基づいて所定の論理出力信号Ｒoutを
出力する。出力回路６は、前記複数の入力回路５のうち
第二の入力回路の論理出力信号Ｒoutが所定の組み合わ
せであり、前記複数の入力回路５のうち第一の入力回路
のワンショットパルス信号出力により、所定のテストモ
ード信号φを出力する。前記入力回路５には、電源Ｖcc
の投入時に該入力回路５の論理出力信号Ｒoutが所定の
組み合わせとならないように各入力回路５の論理出力信
号Ｒoutの位相をずらす遅延回路１７が備えられる。
【００２０】請求項２では、前記第一の入力回路は、前
記論理入力信号の変化及び電源の投入に基づいて入力信
号の論理組み合わせを確定する前記ワンショットパルス
信号を出力し、前記第二の入力回路は、前記入力信号に
基づく論理出力信号を出力し、前記第二の入力回路に
は、電源の投入時に前記第一の入力回路から前記ワンシ
ョットパルス信号が出力された後に、前記論理出力信号
を出力させる遅延回路が備えられる。
記論理入力信号の変化及び電源の投入に基づいて入力信
号の論理組み合わせを確定する前記ワンショットパルス
信号を出力し、前記第二の入力回路は、前記入力信号に
基づく論理出力信号を出力し、前記第二の入力回路に
は、電源の投入時に前記第一の入力回路から前記ワンシ
ョットパルス信号が出力された後に、前記論理出力信号
を出力させる遅延回路が備えられる。
【００２１】 請求項３では、前記遅延回路は、前記第
二の入力回路に供給する電源電圧を一定レベル降下させ
る電圧降下回路を含んで構成される。請求項４では、前
記遅延回路は、電源電圧が一定値以上となったとき前記
第二の入力回路から論理出力信号を出力させる電源投入
検出回路を含んで構成される。
二の入力回路に供給する電源電圧を一定レベル降下させ
る電圧降下回路を含んで構成される。請求項４では、前
記遅延回路は、電源電圧が一定値以上となったとき前記
第二の入力回路から論理出力信号を出力させる電源投入
検出回路を含んで構成される。
【００２２】請求項５に記載の発明では、論理入力信号
に基づいて所定の論理出力信号を出力する複数の入力回
路と、前記入力回路の論理出力信号が所定の組み合わせ
となったとき、所定の論理信号を出力する出力回路とを
備えた信号生成回路であって、前記入力回路には、電源
の投入時に該入力回路の論理出力信号が所定の組み合わ
せとならないように各入力回路の論理出力信号の位相を
ずらす遅延回路を備え、前記入力回路は、前記論理入力
信号の変化及び電源の投入に基づいて入力信号の論理組
み合わせを確定させる信号を出力する第一の入力回路
と、前記論理入力信号に基づく論理出力信号を出力する
少なくとも一つの第二の入力回路とから構成し、前記第
二の入力回路には、電源の投入時に前記第一の入力回路
から入力信号の論理組み合わせを確定させる信号が出力
された後に、該第二の入力回路から前記論理出力信号を
遅延させて出力する複数段のインバータ回路からなる遅
延回路を備えた。請求項６に記載の発明では、論理入力
信号に基づいて所定の論理出力信号を出力する複数の入
力回路と、前記入力回路の論理出力信号が所定の組み合
わせとなったとき、所定の論理信号を出力する出力回路
とを備えた信号生成回路であって、前記入力回路には、
電源の投入時に該入力回路の論理出力信号が所定の組み
合わせとならないように各入力回路の論理出力信号の位
相をずらす遅延回路を備え、前記入力回路は、前記論理
入力信号の変化及び電源の投入に基づいて入力信号の論
理組み合わせを確定させる信号を出力する第一の入力回
路と、前記論理入力信号に基づく論理出力信号を出力す
る少なくとも一つの第二の入力回路とから構成し、前記
第二の入力回路には、電源の投入時に前記第一の入力回
路から入力信号の論理組み合わせを確定させる信号が出
力された後に、該第二の入力回路から前記論理出力信号
を出力させ、前記第二の入力回路の入力段のインバータ
回路を構成するＰチャネルＭＯＳトランジスタのしきい
値を、前記第一の入力回路の入力段のインバータ回路の
しきい値より大きくした遅延回路を備えた。
に基づいて所定の論理出力信号を出力する複数の入力回
路と、前記入力回路の論理出力信号が所定の組み合わせ
となったとき、所定の論理信号を出力する出力回路とを
備えた信号生成回路であって、前記入力回路には、電源
の投入時に該入力回路の論理出力信号が所定の組み合わ
せとならないように各入力回路の論理出力信号の位相を
ずらす遅延回路を備え、前記入力回路は、前記論理入力
信号の変化及び電源の投入に基づいて入力信号の論理組
み合わせを確定させる信号を出力する第一の入力回路
と、前記論理入力信号に基づく論理出力信号を出力する
少なくとも一つの第二の入力回路とから構成し、前記第
二の入力回路には、電源の投入時に前記第一の入力回路
から入力信号の論理組み合わせを確定させる信号が出力
された後に、該第二の入力回路から前記論理出力信号を
遅延させて出力する複数段のインバータ回路からなる遅
延回路を備えた。請求項６に記載の発明では、論理入力
信号に基づいて所定の論理出力信号を出力する複数の入
力回路と、前記入力回路の論理出力信号が所定の組み合
わせとなったとき、所定の論理信号を出力する出力回路
とを備えた信号生成回路であって、前記入力回路には、
電源の投入時に該入力回路の論理出力信号が所定の組み
合わせとならないように各入力回路の論理出力信号の位
相をずらす遅延回路を備え、前記入力回路は、前記論理
入力信号の変化及び電源の投入に基づいて入力信号の論
理組み合わせを確定させる信号を出力する第一の入力回
路と、前記論理入力信号に基づく論理出力信号を出力す
る少なくとも一つの第二の入力回路とから構成し、前記
第二の入力回路には、電源の投入時に前記第一の入力回
路から入力信号の論理組み合わせを確定させる信号が出
力された後に、該第二の入力回路から前記論理出力信号
を出力させ、前記第二の入力回路の入力段のインバータ
回路を構成するＰチャネルＭＯＳトランジスタのしきい
値を、前記第一の入力回路の入力段のインバータ回路の
しきい値より大きくした遅延回路を備えた。
【００２３】
【作用】請求項１では、電源の投入時には、入力回路の
論理出力信号の位相がずれて、所定の組み合わせとはな
らないので、出力回路から所定の出力信号が出力される
ことはない。
論理出力信号の位相がずれて、所定の組み合わせとはな
らないので、出力回路から所定の出力信号が出力される
ことはない。
【００２４】請求項２では、電源の投入時には、第一の
入力回路から入力信号の論理組み合わせを確定する信号
が前記論理出力信号として出力された後に、第二の入力
回路から前記論理出力信号が出力されるので、前記入力
信号の論理組み合わせを確定する信号と、第二の入力回
路の論理出力信号が同時に出力されることはない。
入力回路から入力信号の論理組み合わせを確定する信号
が前記論理出力信号として出力された後に、第二の入力
回路から前記論理出力信号が出力されるので、前記入力
信号の論理組み合わせを確定する信号と、第二の入力回
路の論理出力信号が同時に出力されることはない。
【００２５】請求項３では、電圧降下回路で第二の入力
回路に供給する電源電圧が第一の入力回路に供給する電
源電圧より低くなり、電源投入時に第二の入力回路の動
作が遅延して同第二の入力回路から出力される論理出力
信号が遅延する。
回路に供給する電源電圧が第一の入力回路に供給する電
源電圧より低くなり、電源投入時に第二の入力回路の動
作が遅延して同第二の入力回路から出力される論理出力
信号が遅延する。
【００２６】請求項４では、電源投入時に電源電圧が一
定値以上となった後に、第二の入力回路から論理出力信
号が出力されるので、第二の入力回路の論理出力信号
は、第一の入力回路の論理出力信号より遅延して出力さ
れる。
定値以上となった後に、第二の入力回路から論理出力信
号が出力されるので、第二の入力回路の論理出力信号
は、第一の入力回路の論理出力信号より遅延して出力さ
れる。
【００２７】請求項５では、第二の入力回路の論理出力
信号は複数段のインバータ回路で遅延されるので、第一
の入力回路の論理出力信号より遅延して出力される。請
求項６では、電源投入時に、第二の入力回路の動作開始
は、第一の入力回路より遅延するので、第二の入力回路
の論理出力信号は第一の論理出力信号より遅延して出力
される。
信号は複数段のインバータ回路で遅延されるので、第一
の入力回路の論理出力信号より遅延して出力される。請
求項６では、電源投入時に、第二の入力回路の動作開始
は、第一の入力回路より遅延するので、第二の入力回路
の論理出力信号は第一の論理出力信号より遅延して出力
される。
【００２８】
（第一の実施例）図２は、本発明を具体化したテストモ
ード信号生成回路の第一の実施例を示す。この実施例は
３つの入力インターフェース回路５ａ〜５ｃと、モード
判定回路６とから構成される。前記モード判定回路６は
ＮＡＮＤ回路３ａ〜３ｃ及びインバータ回路１ｅ等で構
成され、前記従来例と同一構成である。
ード信号生成回路の第一の実施例を示す。この実施例は
３つの入力インターフェース回路５ａ〜５ｃと、モード
判定回路６とから構成される。前記モード判定回路６は
ＮＡＮＤ回路３ａ〜３ｃ及びインバータ回路１ｅ等で構
成され、前記従来例と同一構成である。
【００２９】入力インターフェース回路５ａは、インバ
ータ回路７ａに外部から制御信号ＲＡＳバーが入力さ
れ、同インバータ回路７ａの出力信号はインバータ回路
７ｂを介してＮＯＲ回路８の一方の入力端子に入力され
る。
ータ回路７ａに外部から制御信号ＲＡＳバーが入力さ
れ、同インバータ回路７ａの出力信号はインバータ回路
７ｂを介してＮＯＲ回路８の一方の入力端子に入力され
る。
【００３０】前記インバータ回路７ｂの出力信号は、３
段のインバータ回路７ｃを介して前記ＮＯＲ回路８の他
方の入力端子に入力される。そして、前記ＮＯＲ回路８
の出力端子であるノードＮ５は前記モード判定回路６の
ＮＡＮＤ回路３ａの入力端子に接続される。
段のインバータ回路７ｃを介して前記ＮＯＲ回路８の他
方の入力端子に入力される。そして、前記ＮＯＲ回路８
の出力端子であるノードＮ５は前記モード判定回路６の
ＮＡＮＤ回路３ａの入力端子に接続される。
【００３１】前記入力インターフェース回路５ｂは、イ
ンバータ回路７ｄに外部から制御信号ＣＡＳバーが入力
され、同インバータ回路７ｄと電源Ｖccとの間にはＰチ
ャネルＭＯＳトランジスタＴr1が接続される。そして、
トランジスタＴr1のゲートはそのドレインに接続され、
インバータ回路７ｄには電源ＶccからトランジスタＴr1
のしきい値分低下した電圧が供給される。
ンバータ回路７ｄに外部から制御信号ＣＡＳバーが入力
され、同インバータ回路７ｄと電源Ｖccとの間にはＰチ
ャネルＭＯＳトランジスタＴr1が接続される。そして、
トランジスタＴr1のゲートはそのドレインに接続され、
インバータ回路７ｄには電源ＶccからトランジスタＴr1
のしきい値分低下した電圧が供給される。
【００３２】前記インバータ回路７ｄの出力信号は、２
段のインバータ回路７ｅに入力され、同インバータ回路
７ｅの出力端子であるノードＮ６は前記モード判定回路
６のＮＡＮＤ回路３ａの入力端子に接続される。
段のインバータ回路７ｅに入力され、同インバータ回路
７ｅの出力端子であるノードＮ６は前記モード判定回路
６のＮＡＮＤ回路３ａの入力端子に接続される。
【００３３】前記入力インターフェース回路５ｃは、イ
ンバータ回路７ｆ，７ｇ及びＰチャネルＭＯＳトランジ
スタＴr2により、前記入力インターフェース回路５ｂと
同様に構成される。そして、インバータ回路７ｇの出力
端子であるノードＮ７は前記モード判定回路６のＮＡＮ
Ｄ回路３ａの入力端子に接続される。
ンバータ回路７ｆ，７ｇ及びＰチャネルＭＯＳトランジ
スタＴr2により、前記入力インターフェース回路５ｂと
同様に構成される。そして、インバータ回路７ｇの出力
端子であるノードＮ７は前記モード判定回路６のＮＡＮ
Ｄ回路３ａの入力端子に接続される。
【００３４】また、前記入力インターフェース回路５
ａ，５ｂ，５ｃを構成するＰチャネルＭＯＳトランジス
タのしきい値及び前記トランジスタＴr1，Ｔr2のしきい
値はほぼ同一値Ｖthp となるように形成される。
ａ，５ｂ，５ｃを構成するＰチャネルＭＯＳトランジス
タのしきい値及び前記トランジスタＴr1，Ｔr2のしきい
値はほぼ同一値Ｖthp となるように形成される。
【００３５】上記のように構成されたテストモード信号
生成回路では、電源Ｖccが定常的に投入されている状態
では、前記従来例と同様に制御信号ＲＡＳバーがＨレベ
ルからＬレベルに立ち下がったとき、Ｈレベルのテスト
モード信号φＴＥＳＴが出力される。
生成回路では、電源Ｖccが定常的に投入されている状態
では、前記従来例と同様に制御信号ＲＡＳバーがＨレベ
ルからＬレベルに立ち下がったとき、Ｈレベルのテスト
モード信号φＴＥＳＴが出力される。
【００３６】電源Ｖccの投入時の動作を図３に従って説
明する。電源Ｖccの投入時には制御信号ＲＡＳバー、Ｃ
ＡＳバー、ＷＥバーはＬレベルに維持される。入力イン
ターフェース回路５ａでは電源Ｖccの立ち上がりにとも
ない、電源ＶccがグランドＧＮＤレベルに対しインバー
タ回路７ａを構成するＰチャネルＭＯＳトランジスタの
しきい値Ｖthp 以上高いレベルまで上昇すると、インバ
ータ回路７ａの出力信号はＨレベルとなり、インバータ
回路７ｂの出力信号はＬレベルとなる。
明する。電源Ｖccの投入時には制御信号ＲＡＳバー、Ｃ
ＡＳバー、ＷＥバーはＬレベルに維持される。入力イン
ターフェース回路５ａでは電源Ｖccの立ち上がりにとも
ない、電源ＶccがグランドＧＮＤレベルに対しインバー
タ回路７ａを構成するＰチャネルＭＯＳトランジスタの
しきい値Ｖthp 以上高いレベルまで上昇すると、インバ
ータ回路７ａの出力信号はＨレベルとなり、インバータ
回路７ｂの出力信号はＬレベルとなる。
【００３７】このとき、インバータ回路７ｃの出力信号
は未だＬレベルであるので、ノードＮ５はＨレベルとな
る。そして、インバータ回路７ｃの動作遅延時間ｔ１後
にインバータ回路７ｃの出力信号はＨレベルとなるた
め、ノードＮ５はＬレベルに復帰する。
は未だＬレベルであるので、ノードＮ５はＨレベルとな
る。そして、インバータ回路７ｃの動作遅延時間ｔ１後
にインバータ回路７ｃの出力信号はＨレベルとなるた
め、ノードＮ５はＬレベルに復帰する。
【００３８】また、入力インターフェース回路５ｂ，５
ｃでは、インバータ回路７ｄ，７ｆには電源Ｖccからト
ランジスタＴr1，Ｔr2のしきい値Ｖthp 分低い電圧が供
給されているため、ノードＮ５がＬレベルに復帰する時
点では、同インバータ回路７ｄ，７ｆのＰチャネルＭＯ
Ｓトランジスタは未だオンされない。すなわち、電源Ｖ
ccが前記しきい値Ｖthp レベルから同しきい値Ｖthp の
２倍である２Ｖthp レベルまで上昇する時間ｔ２は、イ
ンバータ回路７ｃの動作遅延時間ｔ１に比して長くな
る。従って、ノードＮ６，Ｎ７はＬレベルに維持され
る。
ｃでは、インバータ回路７ｄ，７ｆには電源Ｖccからト
ランジスタＴr1，Ｔr2のしきい値Ｖthp 分低い電圧が供
給されているため、ノードＮ５がＬレベルに復帰する時
点では、同インバータ回路７ｄ，７ｆのＰチャネルＭＯ
Ｓトランジスタは未だオンされない。すなわち、電源Ｖ
ccが前記しきい値Ｖthp レベルから同しきい値Ｖthp の
２倍である２Ｖthp レベルまで上昇する時間ｔ２は、イ
ンバータ回路７ｃの動作遅延時間ｔ１に比して長くな
る。従って、ノードＮ６，Ｎ７はＬレベルに維持され
る。
【００３９】従って、この状態ではＮＡＮＤ回路３ａの
入力信号がすべてＨレベルとなることはなく、ＮＡＮＤ
回路３ｂの出力信号はＬレベルとなって、テストモード
信号φＴＥＳＴはＬレベルに維持される。
入力信号がすべてＨレベルとなることはなく、ＮＡＮＤ
回路３ｂの出力信号はＬレベルとなって、テストモード
信号φＴＥＳＴはＬレベルに維持される。
【００４０】次いで、電源ＶccがグランドＧＮＤレベル
から前記２Ｖthp 以上以上高いレベルまで上昇すると、
入力インターフェース回路５ｂ，５ｃのインバータ回路
７ｄ，７ｆの出力信号はＨレベルとなり、ノードＮ６，
Ｎ７がＨレベルに立ち上がる。
から前記２Ｖthp 以上以上高いレベルまで上昇すると、
入力インターフェース回路５ｂ，５ｃのインバータ回路
７ｄ，７ｆの出力信号はＨレベルとなり、ノードＮ６，
Ｎ７がＨレベルに立ち上がる。
【００４１】この状態でも、ＮＡＮＤ回路３ａの入力信
号がすべてＨレベルとなることはなく、ＮＡＮＤ回路３
ｂの出力信号はＬレベルとなって、テストモード信号φ
ＴＥＳＴはＬレベルに維持される。
号がすべてＨレベルとなることはなく、ＮＡＮＤ回路３
ｂの出力信号はＬレベルとなって、テストモード信号φ
ＴＥＳＴはＬレベルに維持される。
【００４２】以上のようにこのテストモード信号生成回
路では、電源Ｖccの投入時に各インターフェース回路５
ａ〜５ｃの出力信号Ｎ５〜Ｎ７が同時にＨレベルとなら
ないので、Ｈレベルのテストモード信号φＴＥＳＴが出
力されることはない。
路では、電源Ｖccの投入時に各インターフェース回路５
ａ〜５ｃの出力信号Ｎ５〜Ｎ７が同時にＨレベルとなら
ないので、Ｈレベルのテストモード信号φＴＥＳＴが出
力されることはない。
【００４３】従って、電源Ｖccの投入時に無用にテスト
モードが設定されることはないので、制御信号ＲＡＳバ
ー、ＣＡＳバー、ＷＥバーを制御してテストモードの設
定を防止するような制御動作は不要となる。 （第二の実施例）図４は、この発明を具体化したテスト
モード信号生成回路の第二の実施例を示す。
モードが設定されることはないので、制御信号ＲＡＳバ
ー、ＣＡＳバー、ＷＥバーを制御してテストモードの設
定を防止するような制御動作は不要となる。 （第二の実施例）図４は、この発明を具体化したテスト
モード信号生成回路の第二の実施例を示す。
【００４４】この実施例は、電源投入検出回路９と、入
力インターフェース回路５ｄ〜５ｆと、モード判定回路
６とで構成される。入力インターフェース回路５ｄは、
インバータ回路１０ｄ〜１０ｆと、ＮＯＲ回路１１とか
ら前記第一の実施例の入力インターフェース回路５ａと
同一に構成され、モード判定回路６も第一の実施例と同
一構成である。
力インターフェース回路５ｄ〜５ｆと、モード判定回路
６とで構成される。入力インターフェース回路５ｄは、
インバータ回路１０ｄ〜１０ｆと、ＮＯＲ回路１１とか
ら前記第一の実施例の入力インターフェース回路５ａと
同一に構成され、モード判定回路６も第一の実施例と同
一構成である。
【００４５】前記電源投入検出回路９は、インバータ回
路１０ａ，１０ｂで構成されるラッチ回路の入力端子
が、直列に接続されたＰチャネルＭＯＳトランジスタＴ
r3，Ｔr4を介して電源Ｖccに接続され、同トランジスタ
Ｔr3，Ｔr4のゲートはそれぞれそのドレインに接続され
る。
路１０ａ，１０ｂで構成されるラッチ回路の入力端子
が、直列に接続されたＰチャネルＭＯＳトランジスタＴ
r3，Ｔr4を介して電源Ｖccに接続され、同トランジスタ
Ｔr3，Ｔr4のゲートはそれぞれそのドレインに接続され
る。
【００４６】従って、電源Ｖccが投入されると、インバ
ータ回路１０ａの入力端子には電源Ｖccの電圧レベルか
らトランジスタＴr3，Ｔr4のしきい値２Ｖthp 分低下し
た電圧が入力される。
ータ回路１０ａの入力端子には電源Ｖccの電圧レベルか
らトランジスタＴr3，Ｔr4のしきい値２Ｖthp 分低下し
た電圧が入力される。
【００４７】前記ラッチ回路の入力端子は、容量Ｃ４を
介してグランドＧＮＤに接続され、電源Ｖccの投入時
は、同ラッチ回路の入力端子はＬレベルに初期設定され
る。前記ラッチ回路の出力端子は、３段のインバータ回
路１０ｃの入力端子に接続され、同インバータ回路１０
ｃの出力端子であるノードＮ８は、前記入力インターフ
ェース回路５ｅ，５ｆのＮＡＮＤ回路１２ａ，１２ｂの
入力端子に接続される。
介してグランドＧＮＤに接続され、電源Ｖccの投入時
は、同ラッチ回路の入力端子はＬレベルに初期設定され
る。前記ラッチ回路の出力端子は、３段のインバータ回
路１０ｃの入力端子に接続され、同インバータ回路１０
ｃの出力端子であるノードＮ８は、前記入力インターフ
ェース回路５ｅ，５ｆのＮＡＮＤ回路１２ａ，１２ｂの
入力端子に接続される。
【００４８】また、前記ラッチ回路の出力端子は容量Ｃ
３を介して電源Ｖccに接続されて、電源Ｖccの投入時に
は、Ｈレベルに初期設定される。前記入力インターフェ
ース回路５ｅは、制御信号ＣＡＳバーがインバータ回路
１０ｇに入力され、そのインバータ回路１０ｇの出力信
号は前記ＮＡＮＤ回路１２ａに入力される。
３を介して電源Ｖccに接続されて、電源Ｖccの投入時に
は、Ｈレベルに初期設定される。前記入力インターフェ
ース回路５ｅは、制御信号ＣＡＳバーがインバータ回路
１０ｇに入力され、そのインバータ回路１０ｇの出力信
号は前記ＮＡＮＤ回路１２ａに入力される。
【００４９】前記ＮＡＮＤ回路１２ａの出力信号はイン
バータ回路１０ｈに入力され、同インバータ回路１０ｈ
の出力端子であるノードＮ１０はモード判定回路６のＮ
ＡＮＤ回路３ａの入力端子に接続される。
バータ回路１０ｈに入力され、同インバータ回路１０ｈ
の出力端子であるノードＮ１０はモード判定回路６のＮ
ＡＮＤ回路３ａの入力端子に接続される。
【００５０】前記入力インターフェース回路５ｆは、制
御信号ＷＥバーがインバータ回路１０ｉに入力され、そ
のインバータ回路１０ｉの出力信号は前記ＮＡＮＤ回路
１２ｂに入力される。
御信号ＷＥバーがインバータ回路１０ｉに入力され、そ
のインバータ回路１０ｉの出力信号は前記ＮＡＮＤ回路
１２ｂに入力される。
【００５１】前記ＮＡＮＤ回路１２ｂの出力信号はイン
バータ回路１０ｊに入力され、同インバータ回路１０ｊ
の出力端子であるノードＮ１１はモード判定回路６のＮ
ＡＮＤ回路３ａの入力端子に接続される。
バータ回路１０ｊに入力され、同インバータ回路１０ｊ
の出力端子であるノードＮ１１はモード判定回路６のＮ
ＡＮＤ回路３ａの入力端子に接続される。
【００５２】上記のように構成されたテストモード信号
生成回路では、電源Ｖccが定常的に投入されている状態
では、ノードＮ８はＨレベルとなり、前記第一の実施例
と同様に制御信号ＲＡＳバーがＨレベルからＬレベルに
立ち下がったとき、Ｈレベルのテストモード信号φＴＥ
ＳＴが出力される。
生成回路では、電源Ｖccが定常的に投入されている状態
では、ノードＮ８はＨレベルとなり、前記第一の実施例
と同様に制御信号ＲＡＳバーがＨレベルからＬレベルに
立ち下がったとき、Ｈレベルのテストモード信号φＴＥ
ＳＴが出力される。
【００５３】電源Ｖccの投入時の動作を図５に従って説
明する。電源Ｖccの投入時には制御信号ＲＡＳバー、Ｃ
ＡＳバー、ＷＥバーはＬレベルに維持される。入力イン
ターフェース回路５ｄでは電源Ｖccの立ち上がりにとも
ない、電源ＶccがグランドＧＮＤレベルに対しインバー
タ回路１０ｄを構成するＰチャネルＭＯＳトランジスタ
のしきい値Ｖthp 以上高いレベルまで上昇すると、イン
バータ回路１０ｄの出力信号はＨレベルとなり、インバ
ータ回路１０ｅの出力信号はＬレベルとなる。
明する。電源Ｖccの投入時には制御信号ＲＡＳバー、Ｃ
ＡＳバー、ＷＥバーはＬレベルに維持される。入力イン
ターフェース回路５ｄでは電源Ｖccの立ち上がりにとも
ない、電源ＶccがグランドＧＮＤレベルに対しインバー
タ回路１０ｄを構成するＰチャネルＭＯＳトランジスタ
のしきい値Ｖthp 以上高いレベルまで上昇すると、イン
バータ回路１０ｄの出力信号はＨレベルとなり、インバ
ータ回路１０ｅの出力信号はＬレベルとなる。
【００５４】このとき、インバータ回路１０ｆの出力信
号は未だＬレベルであるので、ノードＮ９はＨレベルと
なる。そして、インバータ回路１０ｆの動作遅延時間後
にインバータ回路１０ｆの出力信号はＨレベルとなるた
め、ノードＮ９はＬレベルに復帰する。
号は未だＬレベルであるので、ノードＮ９はＨレベルと
なる。そして、インバータ回路１０ｆの動作遅延時間後
にインバータ回路１０ｆの出力信号はＨレベルとなるた
め、ノードＮ９はＬレベルに復帰する。
【００５５】また、電源投入検出回路９では、電源Ｖcc
が２Ｖthp レベルを越え、さらに２Ｖthp レベルよりイ
ンバータ回路１０ａのしきい値以上高いレベルとなるま
では、ラッチ回路の出力信号はＨレベルとなり、ノード
Ｎ８はＬレベルとなる。
が２Ｖthp レベルを越え、さらに２Ｖthp レベルよりイ
ンバータ回路１０ａのしきい値以上高いレベルとなるま
では、ラッチ回路の出力信号はＨレベルとなり、ノード
Ｎ８はＬレベルとなる。
【００５６】すると、ＮＡＮＤ回路１２ａ，１２ｂの出
力信号は、インバータ回路１０ｇ，１０ｉの出力信号に
関わらずＨレベルとなり、ノードＮ１０，Ｎ１１はＬレ
ベルとなる。
力信号は、インバータ回路１０ｇ，１０ｉの出力信号に
関わらずＨレベルとなり、ノードＮ１０，Ｎ１１はＬレ
ベルとなる。
【００５７】従って、この状態ではＮＡＮＤ回路３ａの
入力信号がすべてＨレベルとなることはなく、ＮＡＮＤ
回路３ｂの出力信号はＬレベルとなって、テストモード
信号φＴＥＳＴはＬレベルに維持される。
入力信号がすべてＨレベルとなることはなく、ＮＡＮＤ
回路３ｂの出力信号はＬレベルとなって、テストモード
信号φＴＥＳＴはＬレベルに維持される。
【００５８】次いで、電源Ｖccが２Ｖthp レベルを越
え、さらに２Ｖthp レベルよりインバータ回路１０ａの
しきい値以上高いレベルとなると、ラッチ回路の出力信
号がＬレベルとなり、ノードＮ８はＨレベルに立ち上が
る。
え、さらに２Ｖthp レベルよりインバータ回路１０ａの
しきい値以上高いレベルとなると、ラッチ回路の出力信
号がＬレベルとなり、ノードＮ８はＨレベルに立ち上が
る。
【００５９】この時点では、インバータ回路１０ｇ，１
０ｉの出力信号はＨレベルとなっているため、ＮＡＮＤ
回路１２ａ，１２ｂの出力信号はＬレベルとなり、ノー
ドＮ１０，Ｎ１１はＨレベルに立ち上がる。
０ｉの出力信号はＨレベルとなっているため、ＮＡＮＤ
回路１２ａ，１２ｂの出力信号はＬレベルとなり、ノー
ドＮ１０，Ｎ１１はＨレベルに立ち上がる。
【００６０】この状態でも、ＮＡＮＤ回路３ａの入力信
号がすべてＨレベルとなることはなく、ＮＡＮＤ回路３
ｂの出力信号はＬレベルとなって、テストモード信号φ
ＴＥＳＴはＬレベルに維持される。従って、前記第一の
実施例と同様な効果を得ることができる。 （第三の実施例）図６は、この発明を具体化したテスト
モード信号生成回路の第三の実施例を示す。
号がすべてＨレベルとなることはなく、ＮＡＮＤ回路３
ｂの出力信号はＬレベルとなって、テストモード信号φ
ＴＥＳＴはＬレベルに維持される。従って、前記第一の
実施例と同様な効果を得ることができる。 （第三の実施例）図６は、この発明を具体化したテスト
モード信号生成回路の第三の実施例を示す。
【００６１】この実施例は、入力インターフェース回路
５ｇ〜５ｉと、モード判定回路６とで構成される。入力
インターフェース回路５ｇは、インバータ回路１３ａ〜
１３ｃと、ＮＯＲ回路１４とから前記第一の実施例の入
力インターフェース回路５ａと同一に構成され、モード
判定回路６も第一の実施例と同一構成である。
５ｇ〜５ｉと、モード判定回路６とで構成される。入力
インターフェース回路５ｇは、インバータ回路１３ａ〜
１３ｃと、ＮＯＲ回路１４とから前記第一の実施例の入
力インターフェース回路５ａと同一に構成され、モード
判定回路６も第一の実施例と同一構成である。
【００６２】そして、ＮＯＲ回路１４の出力端子である
ノードＮ１２は、ＮＡＮＤ回路３ａの入力端子に接続さ
れる。前記入力インターフェース回路５ｈは、制御信号
ＣＡＳバーがインバータ回路１３ｄに入力され、そのイ
ンバータ回路１３ｄの出力信号は例えば直列に接続され
た８段のインバータ回路１３ｅに入力され、同インバー
タ回路１３ｅの出力端子であるノードＮ１３はモード判
定回路６のＮＡＮＤ回路３ａの入力端子に接続される。
ノードＮ１２は、ＮＡＮＤ回路３ａの入力端子に接続さ
れる。前記入力インターフェース回路５ｈは、制御信号
ＣＡＳバーがインバータ回路１３ｄに入力され、そのイ
ンバータ回路１３ｄの出力信号は例えば直列に接続され
た８段のインバータ回路１３ｅに入力され、同インバー
タ回路１３ｅの出力端子であるノードＮ１３はモード判
定回路６のＮＡＮＤ回路３ａの入力端子に接続される。
【００６３】また、前記インバータ回路１３ｅの動作遅
延時間は前記インバータ回路１３ｃの動作遅延時間より
長くなるように設定される。前記入力インターフェース
回路５ｉは、制御信号ＷＥバーがインバータ回路１３ｆ
に入力され、そのインバータ回路１３ｆの出力信号は前
記インバータ回路１３ｅと同様なインバータ回路１３ｇ
に入力され、同インバータ回路１３ｇの出力端子である
ノードＮ１４は、モード判定回路６のＮＡＮＤ回路３ａ
の入力端子に接続される。
延時間は前記インバータ回路１３ｃの動作遅延時間より
長くなるように設定される。前記入力インターフェース
回路５ｉは、制御信号ＷＥバーがインバータ回路１３ｆ
に入力され、そのインバータ回路１３ｆの出力信号は前
記インバータ回路１３ｅと同様なインバータ回路１３ｇ
に入力され、同インバータ回路１３ｇの出力端子である
ノードＮ１４は、モード判定回路６のＮＡＮＤ回路３ａ
の入力端子に接続される。
【００６４】上記のように構成されたテストモード信号
生成回路では、前記第一の実施例と同様に制御信号ＲＡ
ＳバーがＨレベルからＬレベルに立ち下がったとき、Ｈ
レベルのテストモード信号φＴＥＳＴが出力される。
生成回路では、前記第一の実施例と同様に制御信号ＲＡ
ＳバーがＨレベルからＬレベルに立ち下がったとき、Ｈ
レベルのテストモード信号φＴＥＳＴが出力される。
【００６５】電源Ｖccの投入時の動作を図７に従って説
明する。電源Ｖccの投入時には制御信号ＲＡＳバー、Ｃ
ＡＳバー、ＷＥバーはＬレベルに維持される。入力イン
ターフェース回路５ｇでは電源Ｖccの立ち上がりにとも
ない、電源ＶccがグランドＧＮＤレベルに対しインバー
タ回路１３ａを構成するＰチャネルＭＯＳトランジスタ
のしきい値Ｖthp 以上高いレベルまで上昇すると、イン
バータ回路１３ａの出力信号はＨレベルとなり、インバ
ータ回路１３ｂの出力信号はＬレベルとなる。
明する。電源Ｖccの投入時には制御信号ＲＡＳバー、Ｃ
ＡＳバー、ＷＥバーはＬレベルに維持される。入力イン
ターフェース回路５ｇでは電源Ｖccの立ち上がりにとも
ない、電源ＶccがグランドＧＮＤレベルに対しインバー
タ回路１３ａを構成するＰチャネルＭＯＳトランジスタ
のしきい値Ｖthp 以上高いレベルまで上昇すると、イン
バータ回路１３ａの出力信号はＨレベルとなり、インバ
ータ回路１３ｂの出力信号はＬレベルとなる。
【００６６】このとき、インバータ回路１３ｃの出力信
号は未だＬレベルであるので、ノードＮ１２はＨレベル
となる。そして、インバータ回路１３ｃの動作遅延時間
後にインバータ回路１３ｃの出力信号はＨレベルとなる
ため、ノードＮ１２はＬレベルに復帰する。
号は未だＬレベルであるので、ノードＮ１２はＨレベル
となる。そして、インバータ回路１３ｃの動作遅延時間
後にインバータ回路１３ｃの出力信号はＨレベルとなる
ため、ノードＮ１２はＬレベルに復帰する。
【００６７】また、入力インターフェース回路５ｈ，５
ｉでは、インバータ回路１３ｄ，１３ｆの出力信号はイ
ンバータ回路１３ａと同時にＨレベルとなる。しかし、
ノードＮ１３，Ｎ１４はインバータ回路１３ｅ，１３ｇ
の動作遅延時間により、ノードＮ１２がＬレベルに立ち
下がった後に、Ｈレベルに立ち上がる。
ｉでは、インバータ回路１３ｄ，１３ｆの出力信号はイ
ンバータ回路１３ａと同時にＨレベルとなる。しかし、
ノードＮ１３，Ｎ１４はインバータ回路１３ｅ，１３ｇ
の動作遅延時間により、ノードＮ１２がＬレベルに立ち
下がった後に、Ｈレベルに立ち上がる。
【００６８】従って、電源Ｖccの投入時にＮＡＮＤ回路
３ａの入力信号がすべてＨレベルとなることはなく、Ｎ
ＡＮＤ回路３ｂの出力信号はＬレベルとなって、テスト
モード信号φＴＥＳＴはＬレベルに維持される。従っ
て、前記第一の実施例と同様な効果を得ることができ
る。 （第四の実施例）図８は、この発明を具体化したテスト
モード信号生成回路の第四の実施例を示す。
３ａの入力信号がすべてＨレベルとなることはなく、Ｎ
ＡＮＤ回路３ｂの出力信号はＬレベルとなって、テスト
モード信号φＴＥＳＴはＬレベルに維持される。従っ
て、前記第一の実施例と同様な効果を得ることができ
る。 （第四の実施例）図８は、この発明を具体化したテスト
モード信号生成回路の第四の実施例を示す。
【００６９】この実施例は、入力インターフェース回路
５ｊ，５ｋ，５ｍと、モード判定回路６とで構成され
る。入力インターフェース回路５ｊは、インバータ回路
１５ａ〜１５ｃと、ＮＯＲ回路１６とから、前記第一の
実施例の入力インターフェース回路５ａと同一に構成さ
れ、モード判定回路６も第一の実施例と同一構成であ
る。
５ｊ，５ｋ，５ｍと、モード判定回路６とで構成され
る。入力インターフェース回路５ｊは、インバータ回路
１５ａ〜１５ｃと、ＮＯＲ回路１６とから、前記第一の
実施例の入力インターフェース回路５ａと同一に構成さ
れ、モード判定回路６も第一の実施例と同一構成であ
る。
【００７０】そして、ＮＯＲ回路１６の出力端子である
ノードＮ１５は、ＮＡＮＤ回路３ａの入力端子に接続さ
れる。前記入力インターフェース回路５ｋは、制御信号
ＣＡＳバーがインバータ回路１５ｄに入力され、そのイ
ンバータ回路１５ｄの出力信号は直列に接続された２段
のインバータ回路１５ｅに入力され、同インバータ回路
１５ｅの出力端子であるノードＮ１６はモード判定回路
６のＮＡＮＤ回路３ａの入力端子に接続される。
ノードＮ１５は、ＮＡＮＤ回路３ａの入力端子に接続さ
れる。前記入力インターフェース回路５ｋは、制御信号
ＣＡＳバーがインバータ回路１５ｄに入力され、そのイ
ンバータ回路１５ｄの出力信号は直列に接続された２段
のインバータ回路１５ｅに入力され、同インバータ回路
１５ｅの出力端子であるノードＮ１６はモード判定回路
６のＮＡＮＤ回路３ａの入力端子に接続される。
【００７１】前記入力インターフェース回路５ｍは、制
御信号ＷＥバーがインバータ回路１５ｆに入力され、そ
のインバータ回路１５ｆの出力信号は直列に接続された
２段のインバータ回路１５ｇに入力され、同インバータ
回路１５ｇの出力端子であるノードＮ１７は、モード判
定回路６のＮＡＮＤ回路３ａの入力端子に接続される。
御信号ＷＥバーがインバータ回路１５ｆに入力され、そ
のインバータ回路１５ｆの出力信号は直列に接続された
２段のインバータ回路１５ｇに入力され、同インバータ
回路１５ｇの出力端子であるノードＮ１７は、モード判
定回路６のＮＡＮＤ回路３ａの入力端子に接続される。
【００７２】また、前記インバータ回路１５ａのしきい
値Ｖtha は、前記インバータ回路１５ｄ，１５ｆのしき
い値Ｖthb,Ｖthc より小さくなるように設定される。こ
のインバータ回路のしきい値の調整は、インバータ回路
を構成するＰチャネルまたはＮチャネルＭＯＳトランジ
スタを構成するＰ型またはＮ型拡散領域への不純物のイ
オン注入のドーズ量の調整、ＰチャネルまたはＮチャネ
ルＭＯＳトランジスタのチャネル長の調整、あるいはＰ
チャネルまたはＮチャネルＭＯＳトランジスタに供給す
るバックバイアスの調整により可能である。
値Ｖtha は、前記インバータ回路１５ｄ，１５ｆのしき
い値Ｖthb,Ｖthc より小さくなるように設定される。こ
のインバータ回路のしきい値の調整は、インバータ回路
を構成するＰチャネルまたはＮチャネルＭＯＳトランジ
スタを構成するＰ型またはＮ型拡散領域への不純物のイ
オン注入のドーズ量の調整、ＰチャネルまたはＮチャネ
ルＭＯＳトランジスタのチャネル長の調整、あるいはＰ
チャネルまたはＮチャネルＭＯＳトランジスタに供給す
るバックバイアスの調整により可能である。
【００７３】上記のように構成されたテストモード信号
生成回路では、電源Ｖccが定常的に供給されている状態
では、前記第一の実施例と同様に制御信号ＲＡＳバーが
ＨレベルからＬレベルに立ち下がったとき、Ｈレベルの
テストモード信号φＴＥＳＴが出力される。
生成回路では、電源Ｖccが定常的に供給されている状態
では、前記第一の実施例と同様に制御信号ＲＡＳバーが
ＨレベルからＬレベルに立ち下がったとき、Ｈレベルの
テストモード信号φＴＥＳＴが出力される。
【００７４】電源Ｖccの投入時の動作を図９に従って説
明する。電源Ｖccの投入時には制御信号ＲＡＳバー、Ｃ
ＡＳバー、ＷＥバーはＬレベルに維持される。入力イン
ターフェース回路５ｊでは電源Ｖccの立ち上がりにとも
ない、電源ＶccがグランドＧＮＤレベルに対しインバー
タ回路１５ａのしきい値Ｖtha 以上高いレベルまで上昇
すると、インバータ回路１５ａの出力信号はＨレベルと
なり、インバータ回路１５ｂの出力信号はＬレベルとな
る。 このとき、インバータ回路１５ｃの出力信号は未
だＬレベルであるので、ノードＮ１５はＨレベルとな
る。そして、インバータ回路１５ｃの動作遅延時間後に
インバータ回路１５ｃの出力信号はＨレベルとなるた
め、ノードＮ１５はＬレベルに復帰する。
明する。電源Ｖccの投入時には制御信号ＲＡＳバー、Ｃ
ＡＳバー、ＷＥバーはＬレベルに維持される。入力イン
ターフェース回路５ｊでは電源Ｖccの立ち上がりにとも
ない、電源ＶccがグランドＧＮＤレベルに対しインバー
タ回路１５ａのしきい値Ｖtha 以上高いレベルまで上昇
すると、インバータ回路１５ａの出力信号はＨレベルと
なり、インバータ回路１５ｂの出力信号はＬレベルとな
る。 このとき、インバータ回路１５ｃの出力信号は未
だＬレベルであるので、ノードＮ１５はＨレベルとな
る。そして、インバータ回路１５ｃの動作遅延時間後に
インバータ回路１５ｃの出力信号はＨレベルとなるた
め、ノードＮ１５はＬレベルに復帰する。
【００７５】また、入力インターフェース回路５ｋ，５
ｍでは、電源ＶccがグランドＧＮＤレベルに対しインバ
ータ回路１５ｄ，１５ｆのしきい値Ｖthb,Ｖthc 以上高
いレベルまで上昇すると、インバータ回路１５ｄ，１５
ｆの出力信号はＨレベルとなり、ノードＮ１６，Ｎ１７
はＨレベルに立ち上がる。
ｍでは、電源ＶccがグランドＧＮＤレベルに対しインバ
ータ回路１５ｄ，１５ｆのしきい値Ｖthb,Ｖthc 以上高
いレベルまで上昇すると、インバータ回路１５ｄ，１５
ｆの出力信号はＨレベルとなり、ノードＮ１６，Ｎ１７
はＨレベルに立ち上がる。
【００７６】また、ノードＮ１６，Ｎ１７の立ち上がり
に先立って、ノードＮ１５はＬレベルに復帰しており、
このように動作するようにしきい値Ｖtha ，Ｖthb,Ｖth
c が設定されている。
に先立って、ノードＮ１５はＬレベルに復帰しており、
このように動作するようにしきい値Ｖtha ，Ｖthb,Ｖth
c が設定されている。
【００７７】従って、電源Ｖccの投入時にＮＡＮＤ回路
３ａの入力信号がすべてＨレベルとなることはなく、Ｎ
ＡＮＤ回路３ｂの出力信号はＬレベルとなって、テスト
モード信号φＴＥＳＴはＬレベルに維持される。従っ
て、前記第一の実施例と同様な効果を得ることができ
る。
３ａの入力信号がすべてＨレベルとなることはなく、Ｎ
ＡＮＤ回路３ｂの出力信号はＬレベルとなって、テスト
モード信号φＴＥＳＴはＬレベルに維持される。従っ
て、前記第一の実施例と同様な効果を得ることができ
る。
【００７８】なお、前記第一の実施例で、入力インター
フェース回路５ｂ，５ｃにおいて、ＰチャネルＭＯＳト
ランジスタＴr1，Ｔr2で電源電圧を降下させたが、Ｎチ
ャネルＭＯＳトランジスタでもよい。
フェース回路５ｂ，５ｃにおいて、ＰチャネルＭＯＳト
ランジスタＴr1，Ｔr2で電源電圧を降下させたが、Ｎチ
ャネルＭＯＳトランジスタでもよい。
【００７９】また、前記第三の実施例において、インバ
ータ回路１３ｅ，１３ｇに換えて、フリップフロップ回
路等を遅延回路として使用することもできる。また、こ
の発明は前記実施例の半導体記憶装置のテストモード信
号を生成する信号生成回路の他にも、入力信号に基づい
て所定の信号を生成する信号生成回路に応用することも
できる。
ータ回路１３ｅ，１３ｇに換えて、フリップフロップ回
路等を遅延回路として使用することもできる。また、こ
の発明は前記実施例の半導体記憶装置のテストモード信
号を生成する信号生成回路の他にも、入力信号に基づい
て所定の信号を生成する信号生成回路に応用することも
できる。
【００８０】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）外部から入力される制御信号の変化及び電源の投
入に基づいて入力信号の論理を確定する信号を出力する
第一の入力インターフェース回路と、外部から入力され
る制御信号に基づいて論理出力信号を出力する第二のイ
ンターフェース回路と、前記第一及び第二の入力インタ
ーフェース回路の出力信号がともにＨレベルとなったと
き、テストモード信号を出力するモード判定回路とを備
え、前記第二のインターフェース回路には、電源の投入
時に前記入力信号の論理を確定する信号が出力された後
に前記論理出力信号を前記モード判定回路に出力する遅
延回路を備えた半導体記憶装置。電源の投入時における
テストモード信号の出力を防止することができる。
術思想について、以下にその効果とともに記載する。 （１）外部から入力される制御信号の変化及び電源の投
入に基づいて入力信号の論理を確定する信号を出力する
第一の入力インターフェース回路と、外部から入力され
る制御信号に基づいて論理出力信号を出力する第二のイ
ンターフェース回路と、前記第一及び第二の入力インタ
ーフェース回路の出力信号がともにＨレベルとなったと
き、テストモード信号を出力するモード判定回路とを備
え、前記第二のインターフェース回路には、電源の投入
時に前記入力信号の論理を確定する信号が出力された後
に前記論理出力信号を前記モード判定回路に出力する遅
延回路を備えた半導体記憶装置。電源の投入時における
テストモード信号の出力を防止することができる。
【００８１】
【発明の効果】以上詳述したように、請求項１〜６の発
明では、電源投入時にも入力信号に基づいた安定した出
力信号を生成し得る信号生成回路及びテストモード信号
生成回路を提供することができる。
明では、電源投入時にも入力信号に基づいた安定した出
力信号を生成し得る信号生成回路及びテストモード信号
生成回路を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施例を示す回路図である。
【図３】 第一の実施例の動作を示す波形図である。
【図４】 第二の実施例を示す回路図である。
【図５】 第二の実施例の動作を示す波形図である。
【図６】 第三の実施例を示す回路図である。
【図７】 第三の実施例の動作を示す波形図である。
【図８】 第四の実施例を示す回路図である。
【図９】 第四の実施例の動作を示す波形図である。
【図１０】従来例を示す回路図である。
【図１１】従来例の動作を示す波形図である。
５ 入力回路
６ 出力回路
１７ 遅延回路
Ｒin 入力信号
Ｒout 出力信号
φ 論理信号
Ｖcc 電源
フロントページの続き
(56)参考文献 特開 平６−85648（ＪＰ，Ａ)
特開 平６−36593（ＪＰ，Ａ)
特開 平４−98700（ＪＰ，Ａ)
特開 平４−87095（ＪＰ，Ａ)
実開 昭63−72628（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
Claims (6)
- 【請求項１】 論理入力信号に基づいて所定の論理出力
信号を出力する複数の入力回路と、 前記複数の入力回路のうち第二の入力回路の論理出力信
号が所定の組み合わせであり、前記複数の入力回路のうち第一の入力回路のワンショッ
トパルス信号出力により、 所定のテストモード信号を出
力する出力回路とを備えたテストモード信号生成回路で
あって、 前記入力回路には、電源の投入時に該入力回路の論理出
力信号が所定の組み合わせとならないように各入力回路
の論理出力信号の位相をずらす遅延回路を備えたことを
特徴とするテストモード信号生成回路。 - 【請求項２】 前記第一の入力回路は、前記論理入力信
号の変化及び電源の投入に基づいて入力信号の論理組み
合わせを確定させる前記ワンショットパルス信号を出力
し、 前記第二の入力回路は、前記論理入力信号に基づく論理
出力信号を出力し、 前記第二の入力回路には、電源の投入時に前記第一の入
力回路から前記ワンショットパルス信号が出力された後
に、前記論理出力信号を出力させる遅延回路を備えたこ
とを特徴とする請求項１記載のテストモード信号生成回
路。 - 【請求項３】 前記遅延回路は、前記第二の入力回路に
供給する電源電圧を一定レベル降下させる電圧降下回路
を含んで構成されることを特徴とする請求項２記載のテ
ストモード信号生成回路。 - 【請求項４】 前記遅延回路は、電源電圧が一定値以上
となったとき前記第二の入力回路から論理出力信号を出
力させる電源投入検出回路を含んで構成されることを特
徴とする請求項２記載のテストモード信号生成回路。 - 【請求項５】 論理入力信号に基づいて所定の論理出力
信号を出力する複数の入力回路と、 前記入力回路の論理出力信号が所定の組み合わせとなっ
たとき、所定の論理信号を出力する出力回路とを備えた
信号生成回路であって、 前記入力回路には、電源の投入時に該入力回路の論理出
力信号が所定の組み合 わせとならないように各入力回路
の論理出力信号の位相をずらす遅延回路を備え、 前記入力回路は、前記論理入力信号の変化及び電源の投
入に基づいて入力信号の論理組み合わせを確定させる信
号を出力する第一の入力回路と、前記論理入力信号に基
づく論理出力信号を出力する少なくとも一つの第二の入
力回路とから構成し、前記第二の入力回路には、電源の
投入時に前記第一の入力回路から入力信号の論理組み合
わせを確定させる信号が出力された後に、該第二の入力
回路から前記論理出力信号を遅延させて出力す る複数段
のインバータ回路からなる遅延回路を備えたことを特徴
とする信号生成回路。 - 【請求項６】 論理入力信号に基づいて所定の論理出力
信号を出力する複数の入力回路と、 前記入力回路の論理出力信号が所定の組み合わせとなっ
たとき、所定の論理信号を出力する出力回路とを備えた
信号生成回路であって、 前記入力回路には、電源の投入時に該入力回路の論理出
力信号が所定の組み合わせとならないように各入力回路
の論理出力信号の位相をずらす遅延回路を備え、 前記入力回路は、前記論理入力信号の変化及び電源の投
入に基づいて入力信号の論理組み合わせを確定させる信
号を出力する第一の入力回路と、前記論理入力信号に基
づく論理出力信号を出力する少なくとも一つの第二の入
力回路とから構成し、前記第二の入力回路には、電源の
投入時に前記第一の入力回路から入力信号の論理組み合
わせを確定させる信号が出力された後に、該第二の入力
回路から前記論理出力信号を出力させ、 前記第二の入力
回路の入力段のインバータ回路のしきい値を、前記第一
の入力回路の入力段のインバータ回路のしきい値より大
きくして構成した遅延回路を備えたことを特徴とする信
号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05943995A JP3499954B2 (ja) | 1995-03-17 | 1995-03-17 | 信号生成回路及びテストモード信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05943995A JP3499954B2 (ja) | 1995-03-17 | 1995-03-17 | 信号生成回路及びテストモード信号生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08256048A JPH08256048A (ja) | 1996-10-01 |
| JP3499954B2 true JP3499954B2 (ja) | 2004-02-23 |
Family
ID=13113322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05943995A Expired - Lifetime JP3499954B2 (ja) | 1995-03-17 | 1995-03-17 | 信号生成回路及びテストモード信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3499954B2 (ja) |
-
1995
- 1995-03-17 JP JP05943995A patent/JP3499954B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08256048A (ja) | 1996-10-01 |
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