KR100359879B1 - 전원전압 온 리셋 펄스 발생회로 - Google Patents

전원전압 온 리셋 펄스 발생회로 Download PDF

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Abstract

본 발명의 전원전압 온 리셋 펄스 발생회로는 일단이 제1전원전압(Vcc)에 연결되어 일정 전류를 공급해 주는 제1전류원(Ib), 드레인, 게이트 및 소스를 갖는 제1트랜지스터(N1) 및 전압 검출 수단(10)으로 구성된다.
제1트랜지스터(N1)의 드레인은 제1전류원(Ib)의 타단과 연결되어 리셋 신호(OUT)를 출력하고, 소스는 제2전원전압(Vss)에 연결된다. 전압 검출 수단(10)은 제1전원전압(Vcc)이 증가하여 특정 전압에 이르면, 제1트랜지스터(N1)의 게이트에 제1트랜지스터(N1)를 온되게 하는 제1전압(A)을 출력하여 제1전원전압(Vcc)이 스위칭 온되어 특정 전압이 될 때까지 리셋 신호(OUT)는 제1전원전압(Vcc)을 출력하고, 제1전원전압(Vcc)이 증가하여 특정 전압이 되면 제1트랜지스터(N1)는 온되어 리셋 신호(OUT)는 제2전원전압(Vss)을 출력한다.
전원전압이 켜지는 속도에 관계없이 전원전압이 증가하여 특정 전압 이상의 값을 가지면 리셋 신호를 발생시켜 본 발명의 전원전압 온 리셋 펄스 발생회로를 사용하는 반도체 칩 내부 회로에 오동작의 발생을 방지할 수 있다.

Description

전원전압 온 리셋 펄스 발생회로{Power-on reset pulse generating circuit}
본 발명은 전자 회로에 관한 것으로, 특히, 전원전압 온 리셋 펄스 발생회로에 관한 것이다.
일반적으로 반도체 칩에 전원전압이 인가된 후 전원전압이 특정 전압에 이르면 소정 시간내에 반도체 칩 내부의 특정 기능을 하는 회로는 리셋되어 초기 상태를 가지며, 그 후 정상 동작을 수행한다.
전원전압 온 리셋 펄스 발생회로는 전원전압이 켜지는 속도, 즉 전원전압이 접지전압에서 정상 상태의 공급전압으로 올라가는 시간에 관계없이 소정의 검출전압 이상이 되면 리셋 펄스를 발생하는 회로이다. 특히, 위상 동기 루프(Phase Locked Loop) 등과 같은 범용 반도체 회로의 경우 그 응용 회로에 따라 전원이 켜지는 속도가 달라질 수 있으며, 이러한 경우 전원전압 온 리셋 펄스 발생회로가 적용될 수 있다.
도 1은 미국특허 4,558,233에서 개시된 종래의 전원전압 온 리셋 펄스 발생회로의 회로도이다.
도 1의 전원전압 온 리셋 펄스 발생회로는 직렬회로부(1), 증폭단(2) 및 출력단(3)으로 구성된다.
직렬회로부(1)는 제1전원전압(Vcc)과 제2전원전압(Vss) 사이에 직렬로 연결된 캐패시터(Ca), 저항의 기능을 하는 패스트랜지스터들(TR14,TR15) 및 N채널 모스트랜지스터(TR1)로 구성된다. 증폭단(2)은 두개의 씨모스 인버터단(CMOS Inverter stage)으로 구성되며, 출력단(3)은 부정논리합 플립플롭(NOR Flip-Flop)으로 구성된다.
P채널 트랜지스터(TR16)는 증폭단(2)의 입력단에 위치한 씨모스 인버터단의 P채널 트랜지스터(TR2)와 제1전원전압(Vcc) 사이에 직렬로 연결되어 씨모스 인버터의 논리 임계치(Logic Threshold Value)를 제어한다.
도 1의 종래의 전원전압 온 리셋 펄스 발생회로의 동작을 살펴보면, 다음과 같다.
스위칭 동작에 의해 제1전원전압(Vcc)에 전원이 인가되어 점점 증가하면 제1노드(A)의 전압은 증가한다. 이때, 씨모스 인버터단의 P채널 트랜지스터(TR2)와 P채널 트랜지스터(TR16)의 공통 접합 단자의 전압은 P채널 트랜지스터(TR16)의 임계전압(Threshold Voltage:Vth)에 의하여 Vcc-Vth의 값을 가진다. 그리고, 증폭단(2)의 입력단인 씨모스 인버터단의 논리 임계치는 (Vff-Vth)/2 (여기서, Vff는 파워 온되어, 정상상태에 도달되었을 때의 전원전압(Vcc)을 말한다.)의 전압을 가진다. 제1전원전압(Vcc)이 임계전압(Vth) 보다 크면 패스트랜지스터들(TR14,TR15)은 온되어 제1노드(A)와 제2노드(B)의 전압은 트랜지스터(TR1)에 의해 약 1V의 정도의 전압으로 클램핑되어 일정한 전압을 유지한다. 트랜지스터(TR3)는 제1전원전압(Vcc)이 인버터단의 논리 임계치인 (Vff-Vth)/2의 전압이 될 때까지 온되어 제3노드(C)는 제2전원전압(Vss)인 접지전압으로 되고, 트랜지스터(TR4)는 온되어 제4노드(D)의 전압은 제1전원전압(Vcc)이 된다. 제1전원전압(Vcc)이 증가되어 (Vff-Vth)/2의 전압 보다 커지면 트랜지스터(TR2)는 온되고, 이로 인해 트랜지스터(TR5)는 온되어 제4노드(D)의 전압은 제1전원전압(Vcc)에서 제2전원전압(Vss)을 갖는다.
제4노드(D)의 전압이 제1전원전압(Vcc)에 따라 증가함에 따라 부정논리합 플립플롭(NOR Flip-Flop)의 트랜지스터(TR8)는 온되고, 트랜지스터들(TR6,TR7)은 오프되어 부정논리합 플립플롭(3)의 리셋 출력(OUT)은 제1전원전압(Vcc)이 된다. 트랜지스터(TR13)의 게이트에 입력되는 입력신호(IN)에 1개의 펄스가 인가되면 트랜지스터(TR13)은 온되어 리셋 출력(OUT)은 제2전원전압(Vss)인 로우 논리값을 가진다. 즉, 리셋 출력(OUT)은 제1전원전압(Vcc)이 (Vff-Vth)/2 보다 커지면 하이 논리값을 출력하여 리셋 상태를 유지하고, 입력신호(IN)에 하나의 펄스가 인가되면 로우 논리값을 출력하여 정상 상태로 만들어 준다.
그런데, 상기의 종래의 전원전압 온 리셋 펄스 발생회로는 캐패시터(Ca)에 의해 제1노드(A)의 전압은 제1전원전압(Vcc)이 증가함에 따라 증가하다가 제1전원전압(Vcc)이 임계전압(Vth)에 이르면 패스트랜지스터들(TR14,TR15)이 온되어 일정 전압을 유지하나 누설 전류(Leakage Current)에 의해 제1노드(A)의 전압은 낮아지게 된다. 따라서 전원이 켜지는 속도가 느리면 제1노드(A)의 전압은 낮아지게 되어 제1전원전압(Vcc)이 (Vff-Vth)/2 보다 작은 전압에서도 제3노드(C)는 하이논리값을 가지게 된다.
그러므로, 종래의 전원전압 온 리셋 펄스 발생회로는 전원전압이 충분히 크지 않아도 리셋 펄스를 발생시키게 되어 상기의 종래의 전원전압 온 리셋 펄스 발생회로를 사용하는 반도체 칩 내부 회로에 오동작을 야기시키는 문제점을 가지고 있다.
본 발명의 목적은 전원전압이 켜지는 속도에 관계없이 전원전압이 증가하여 특정 전압 이상의 값을 가지면 리셋 신호를 발생시키는 전원전압 온 리셋 펄스 발생회로를 제공하는 데 있다.
도 1은 종래의 전원전압 온 리셋 펄스 발생회로의 회로도,
도 2는 본 발명의 일실시예에 따른 전원전압 온 리셋 펄스 발생회로의 회로도,
도 3은 도 2의 동작 파형도이다.
상기의 목적을 달성하기 위하여 본 발명의 전원전압 온 리셋 펄스 발생회로는 일단이 제1전원전압에 연결되어 일정 전류를 공급해 주는 제1전류원; 드레인, 게이트 및 소스를 가지며, 드레인은 제1전류원의 타단과 연결되어 리셋 신호를 출력하고, 소스는 제2전원전압에 연결된 제1트랜지스터; 및 제1전원전압이 증가하여 특정 전압을 가지면 제1트랜지스터의 게이트에 제1트랜지스터가 온되는 제1전압을 출력하는 전압 검출 수단을 구비하여 제1전원전압이 스위칭 온되어 특정 전압이 될 때까지 리셋 신호는 제1전원전압을 출력하고, 제1전원전압이 증가하여 특정 전압이 되면 제1트랜지스터는 온되어 리셋 신호는 제2전원전압을 출력한다.
바람직하기로는 전압 검출 수단은 일단이 제1전원전압에 연결되어 일정 전류를 공급해 주는 제2전류원; 및 드레인, 게이트 및 소스를 가지고, 게이트와 드레인은 공통으로 연결되고, 제2전류원의 타단과 제2전원전압 사이에 직렬로 연결된 다수의 트랜지스터들로 구성되며, 직렬로 연결된 다수의 트랜지스터들 중 마지막 트랜지스터의 드레인은 제1전압을 출력한다.
더욱 바람직하기로는, 제1트랜지스터가 온될 때 제1트랜지스터의 구동전류는 제1전류원의 전류보다 크다.
이하, 첨부된 도면을 참조하여 본 발명의 전원전압 온 리셋 펄스 발생회로를 상세히 설명하고자 한다.
도 2는 본 발명의 일실시예에 따른 전원전압 온 리셋 펄스 발생회로의 회로도이다. 본 발명의 전원전압 온 리셋 펄스 발생회로는 일단이 제1전원전압(Vcc)에 연결되어 일정 전류를 공급해 주는 제1전류원(Ib), 소스, 게이트 및 드레인을 갖는 제1트랜지스터(N1) 및 전압 검출 수단(10)으로 구성된다.
제1트랜지스터(N1)의 드레인은 제1전류원(Ib)의 타단과 연결되어 리셋 신호(OUT)를 출력하고, 소스는 제2전원전압(Vss)에 연결된다. 전압 검출 수단(10)은 제1전원전압(Vcc)이 증가하여 특정 전압을 가지면 제1트랜지스터(N1)의 게이트에 제1트랜지스터(N1)가 온되는 제1전압(A)을 출력하여 제1전원전압(Vcc)이 스위칭 온되어 특정 전압이 될 때까지 리셋 신호(OUT)는 제1전원전압(Vcc)을 출력하고, 제1전원전압(Vcc)이 증가하여 특정 전압이 되면 제1트랜지스터(N1)는 온되어 리셋 신호(OUT)는 제2전원전압(Vss)을 출력한다.
전압 검출 수단(10)은 일단이 제1전원전압(Vcc)에 연결되어 일정 전류를 공급해 주는 제2전류원(Ia) 및 드레인, 게이트 및 소스를 가지고, 게이트와 드레인은 공통으로 연결되고, 제2전류원의 타단과 제2전원전압 사이에 직렬로 연결된 다수의 트랜지스터들(N2,N3,N4)로 구성되며, 직렬로 연결된 다수의 트랜지스터들 중 마지막 트랜지스터(N4)의 드레인은 제1전압(A)을 출력한다.
제1트랜지스터(N1)가 온될 때 제1트랜지스터(N1)의 구동전류는 제1전류원(Ib)의 전류보다 크다.
바람직하게는, 제1전류원(Ib)은 소스는 제1전원전압(Vcc)에 연결되고, 게이트는 일정 전압을 갖는 바이어스 전압(Vbias)이 공급되고, 드레인은 리셋 신호(OUT)를 출력하는 트랜지스터(P2)로 구현된다.
또한, 제2전류원(Ia)은 소스는 제1전원전압(Vcc)에 연결되고, 게이트는 일정 전압을 갖는 바이어스 전압(Vbias)이 공급되고, 드레인은 직렬로 연결된 다수의 트랜지스터들 중 첫번째 트랜지스터(N2)의 드레인과 연결되는 트랜지스터(P1)로 구현된다.
계속하여, 본 발명의 일실시예에 따른 전원전압 온 리셋 펄스 발생회로의 동작은 다음과 같이 기술된다.
제1전원전압(Vcc)이 스위칭 온되기 전인 최초의 상태에서는 모든 노드들은 접지전압인 제2전원전압(Vss)을 가진다. 제1전원전압(Vcc)이 스위칭 온되면, 즉 전원이 켜지면 제1전원전압(Vcc)은 점점 증가하게 된다. 도 2에 도시된 바와 같이 다수의 트랜지스터들은 3개의 트랜지스터들(N2,N3,N4)로 구성되어 있고, 각각의 트랜지스터의 임계 전압은 Vth라 하면 도 3에 도시된 바와 같이 제1전원전압(Vcc)이 3Vth의 전압이 되면 3개의 트랜지스터들(N2,N3,N4)은 모두 온된다.
따라서 전압 검출 수단(10)의 제2전류원(Ia)에 의해 제1전원전압(Vcc)으로 부터 직렬로 연결된 3개의 트랜지스터들(N2,N3,N4)을 통해 제2전원전압(Vss)으로 일정 전류가 흐른다. 제1전원전압이 3Vth의 전압보다 작을때에는 전압 검출 수단(10)의 출력인 제1전압(A)은 직렬로 연결된 트랜지스터들(N2,N3,N4)의 사이즈의 비, 즉 게이트 폭(Width) 대 게이트 길이(Length)의 비에 의해 결정되는 저항비에 따라 증가한다. 만약에 의하여 3개의 트랜지스터들(N2,N3,N4)의 사이즈의 비가 동일하다면 제1전압(A)은 Vcc/3의 전압을 가지게 되며 이때 제1트랜지스터(N1)는 계속 오프 상태에 있게 되며, 리셋 신호(OUT)는 제1전류원(Ib)에 의해 제1전원전압(Vcc)과 동일한 전압을 가지게 된다.
제1전원전압(Vcc)이 3Vth의 전압보다 증가하면 도 3에 도시된 바와 같이 제1전압(A)은 임계전압인 Vth와 같거나 커지게 되어 제1트랜지스터(N1)는 온된다. 이때 제1트랜지스터(N1)의 구동 전류(Driving Current)가 제1전류원(Ib)의 일정 전류 보다 크도록 하여 제1트랜지스터(N1)가 온되면 리셋 신호(OUT)는 로우 논리값을 출력하여 내부회로를 리셋 시킨다.
제1트랜지스터(N1)의 구동 전류(Idrv)는 제1트랜지스터 및 제4트랜지스터의 게이트 사이즈의 비가 각각 (W1/L1)이고 (W4/L4)라 하면 제1트랜지스터(N1)의 구동 전류(Idrv)는 Ia×(W1/L1)/(W4/L4) 이다. 따라서 제1트랜지스터(N1)의 구동 전류(Idrv)가 제1전류원(Ib)의 일정 전류보다 크기 위해서 제1트랜지스터(N1)의 게이트 사이즈의 비를 증가시키거나 제2전류원(Ia)을 증가시키거나 제4트랜지스터(N4)의 게이트 사이즈의 비를 작게 하면 된다.
따라서 본 발명의 전원전압 온 리셋 펄스 발생회로는 전원전압인 제1전원전압이 켜지는 속도에 관계없이 제1전원전압(Vcc)이 다수의 트랜지스터들의 수 ×임계전압의 전압 보다 큰지 또는 작은지를 검출할 수 있다.
본 발명의 전원전압 온 리셋 펄스 발생회로는 전원전압이 켜지는 속도에 관계없이 전원전압이 증가하여 특정 전압 이상의 값을 가지면 리셋 신호를 발생시키므로, 본 발명의 전원전압 온 리셋 펄스 발생회로를 사용하는 반도체 칩 내부 회로는 오동작의 가능성을 감축시킬 수 있다.

Claims (6)

  1. 삭제
  2. 제1전원전압이 스위칭 온된 후 상기의 제1전원전압이 특정 전압보다 크면 리셋 신호를 발생시키는 전원전압 온 리셋 펄스 발생회로에 있어서,
    일단이 상기의 제1전원전압에 연결되어 일정 전류를 공급해 주는 제1전류원;
    드레인, 게이트 및 소스를 가지며, 드레인은 상기의 제1전류원의 타단과 연결되어 리셋 신호를 출력하고, 소스는 제2전원전압에 연결된 제1트랜지스터; 및
    상기의 제1전원전압이 증가하여 특정 전압을 가지면 상기의 제1트랜지스터의 게이트에 제1트랜지스터가 온되는 제1전압을 출력하는 전압 검출 수단을 구비하며,
    상기의 제1전원전압이 스위칭 온되어 특정 전압이 될 때까지 상기의 리셋 신호는 상기의 제1전원전압을 출력하고, 상기의 제1전원전압이 증가하여 특정 전압이 되면 상기의 제1트랜지스터는 온되어 상기의 리셋 신호는 제2전원전압을 출력하고,
    상기의 전압 검출 수단은
    일단이 상기의 제1전원전압에 연결되어 일정 전류를 공급해 주는 제2전류원; 및
    드레인, 게이트 및 소스를 가지고, 게이트와 드레인은 공통으로 연결되고, 상기의 제2전류원의 타단과 제2전원전압 사이에 직렬로 연결된 다수의 트랜지스터들로 구성되며, 직렬로 연결된 다수의 트랜지스터들 중 마지막 트랜지스터의 드레인은 제1전압을 출력하는 것을 특징으로 하는 전원전압 온 리셋 펄스 발생회로.
  3. 제2항에 있어서, 상기의 다수의 트랜지스터들은 3개의 트랜지스터들로 이루어진 것을 특징으로 하는 전원전압 온 리셋 펄스 발생회로.
  4. 삭제
  5. 제2항에 있어서, 상기의 제2전류원은 소스, 게이트 및 드레인을 갖는 트랜지스터로 구성되며, 소스는 상기의 제1전원전압에 연결되고, 게이트는 일정 전압을 갖는 바이어스 전압이 공급되고, 드레인은 직렬로 연결된 다수의 트랜지스터들 중 첫번째 트랜지스터의 드레인과 연결되는 것을 특징으로 하는 전원전압 온 리셋 펄스 발생회로.
  6. 제2항에 있어서, 상기의 제1트랜지스터가 온될 때 제1트랜지스터의 구동전류는 상기의 제1전류원의 전류보다 큰 것을 특징으로 하는 전원전압 온 리셋 펄스 발생회로.
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