KR0158477B1 - 반도체 메모리장치의 전원 공급시 오동작방지회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 메모리장치

2. 발명이 해결하려고 하는 기술적 과제

반도체 메모리장치에서 초기 전원의 불안정으로 인한 내부회로의 오동작 방지

3. 발명의 해결 방법의 요지

반도체 메모리장치에서 초기 전원의 불안정으로 인한 내부회로의 오동작을 방지하는 회로가, 외부 전원전압과 트리거링을 위한 일정전위의 기준전압을 입력하며 두 전압 차에 따른 비교 결과신호를 발생하는 차동증폭기와, 비교결과신호가 소정 전압 레벨이상일 시 트리거되어 전원검출신호를 활성화시키는 트리거회로로 구성된다.

4. 발명의 중요한 용도

반도체 메모리장치에서 초기 전원 불안으로 인한 발생될 수 있는 내부회로의 동작들을 전원전압이 안정된 상태에서 공급

Description

반도체 메모리장치의 전원 공급시 오동작방지회로

제1도는 종래의 반도체 메모리장치에서 초기전원을 검출하는 회로도.

제2도는 본 발명에 따른 반도체 메모리장치의 초기전원검출회로도.

본 발명은 반도체 메모리장치의 전원검출회로에 관한 것으로, 특히 초기 전원공급시 오동작을 방지할 수 있는 회로에 관한 것이다.

일반적으로 반도체 메모리장치에서 초기 전원공급(power up)시 오동작방지회로는 로우어드레스버퍼(row address buffer), 컬럼어드레스버퍼(column address buffer), 데이타출력버퍼(data out buffer)등과 같은 회로들의 초기 오동작을 방지하기 위해 사용된다. 제1도는 종래의 반도체 메모리장치에서 초기 전원공급시 오동작을 방지하는 회로의 구성도로서, 전원전압과 노드N11 사이에 연결되며 게이트전극이 노드N11에 공통 연결되는 피모오스트랜지스터2와, 상기 노드N11과 접지전압 사이에 연결되는 모오스캐패시터4와, 전원전압과 노드N11 사이에 연결되며 게이트전극이 노드N11에 공통 연결되는 엔모오스트랜지스터6과, 전원전압과 노드N12에 연결되며 게이트전극이 노드N11에 연결되는 피모오스트랜지스터8과, 노드N12와 접지전압 사이에 연결되며 게이트전극이 노드N11에 연결되는 엔모오스트랜지스터10과, 전원전압과 노드N13 사이에 연결되며 게이트전극이 노드N12에 연결되는 피모오스트랜지스터12와, 노드N13 및 접지전압 사이에 연결되며 게이트전극이 노드N12에 연결되는 엔모오스트랜지스터14와, 노드N13과 출력노드N14 사이에 직렬 연결되는 인버터16 및 18로 구성된다.

상기 제1도와 같은 오동작방지회로는 피모오스트랜지스터2 및 8의 전류량의 차를 이용하여 오동작 방지 기능을 수행한다. 즉, 피모오스트랜지스터8의 사이즈를 피모오스트랜지스터2의 사이즈 보다 작게 설계하여 출력신호의 타이밍을 조절한다. 먼저 초기 전원이 공급되면 피모오스트랜지스터8이 턴온되어 노드N12는 하이 논리 상태가 되어 인버터16 및 18을 통해 출력노드N14로 인가되는 전원검출신호는 로우 논리신호가 된다. 이어서 피모스트랜지스터2가 턴온되어 모오스캐패시터4는 충전동작을 시작한다. 이때 노드N11의 전위는 하이 전위가 되므로, 엔모스트랜지스터10이 온되어 노드N12는 하이 논리에서 로우 논리로 바뀌게 되고 출력전압 또한 하이 논리로 바뀌게 된다. 이런 상태에서 상기 피모오스트랜지스터2는 턴온 상태를 유지하게 되므로 모오스캐패시터4는 충전 동작을 수행하며, 따라서 노드N11의 전위는 상승하기 시작한다. 이때 상기 노드N11의 충전 전위가 상기 엔모오스트랜지스터10의 드레시홀드 전압보다 커지면, 상기 엔모오스트랜지스터10은 턴온된다. 그러면 노드N12는 로우 전위가 되며, 이로인해 피모오스트랜지스터12가 턴온되어 노드N13은 하이 전위가 발생된다. 따라서 상기 인버터16 및 18을 통해 출력노드N14로 출력되는 전원검출신호는 하이 논리신호가 된다. 상기 하이 논리를 갖는 전원검출신호는 초기 전원이 공급되어 안정화되었음을 의미하는 신호이다. 상기 전원검출신호는 상기한 바와 같은 각종 버퍼들의 동작 전원으로 공급된다.

그러나 상기와 같은 종래의 오동작방지회로는 지연수단인 모오스캐패시터4에 따라 출력 트리거링(triggering) 전압이 전압의 상승 속도에 따라 변화하게 된다. 즉, 상기 오동작방지회로의 지연은 상기 피모오스트랜지스터2의 채널 저항 및 모오스캐패시터4의 캐패시턴스에 의해 결정되는데, 트리거링하는 전압레벨이 상기 모오스캐패시터4의 크기와 초기 전원전압의 상승 속도에 의해 변하게 된다. 이 경우 초기 전원이 불안정한 상태에서 상기 전원검출신호가 발생되면, 상기 버퍼들이 오동작하는 문제점이 있었다.

따라서 본 발명의 목적은 반도체 메모리장치에서 초기전원 공급시 안정된 상태의 초기전원 검출시 전원검출신호를 출력하여 오동작을 방지시킬 수 있는 회로를 제공함에 있다.

본 발명의 다른 목적은 반도체 메모리장치에서 초기 전원의 상태를 검출할 시 소정의 기준전압과 초기 공급전압을 비교하여 안정된 상태일 시 전원검출신호를 발생할 수 있는 회로를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명의 반도체 메모리장치의 초기전원 공급시 오동작방지회로는, 외부 전원전압과 트리거링을 위한 일정 전위의 기준전압을 입력하며 두 전압 차에 따른 비교결과 신호를 발생하는 차동증폭기와, 상기 비교결과신호를 입력하며 상기 비교결과신호가 소정 전압 레벨이상일 시 트리거되어 전원검출신호를 활성화시키는 트리거회로로 구성된 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.

제2도는 본 발명에 따른 초기 전원공급시 오동작방지회로의 구성도로서, 노드N1은 기준전압을 입력한다. 상기 기준전압은 원하는 트리거링 전압을 초기전원 공급시 최초로 생성하는 기준전압발생기로부터 출력되는 전압이다. 상기 기준전압은 외부 전원전압에 의해 생성된다. 노드N2는 전원전압을 입력한다. 상기 전원전압은 상기 기준전압발생기로부터 생성되는 내부전압발생기의 출력 전압이다. 피모오스트랜지스터20은 전원전압과 노드N3 사이에 연결되며, 피모오스트랜지스터22는 전원전압과 엔모오스트랜지스터26의 드레인전극과 연결된다. 엔모오스트랜지스터24는 상기 노드N3과 엔모오스트랜지스터28 사이에 연결되고 게이트전극이 상기 노드N1에 연결된다. 엔모오스트랜지스터26은 상기 피모오스트랜지스터22의 드레인전극과 엔모오스트랜지스터28의 드레인전극 사이에 연결되며 게이트전극이 노드N2에 연결된다. 엔모오스트랜지스터28은 드레인전극이 상기 엔모오스트랜지스터24 및 엔모오스트랜지스터26에 공통 연결되고 소오스전극이 접지전압에 연결되며 게이트전극이 상기 노드N1에 연결된다. 상기와 같은 구성은 차동증폭기의 구성으로서, 노드N1 및 노드N2로 입력되는 두 전압을 비교하여 그 결과신호를 노드N3으로 출력한다.

엔모오스트랜지스터30은 전원전압과 노드N3 사이에 연결되며 게이트전극이 노드N3에 공통 연결된다. 피모오스트랜지스터32는 전원전압과 노드N4에 연결되며 게이트전극이 노드N3에 연결된다. 엔모오스트랜지스터34는 노드N4와 접지전압 사이에 연결되며 게이트전극이 노드N3에 연결된다. 인버터36, 38 및 40은 노드N4와 출력노드N5 사이에 직렬 연결된다. 상기와 같은 구성은 트리거회로의 구성으로써, 상기 차동증폭기의 차 신호가 일정 크기 이상을 발생될 시 트리거되어 전원검출신호를 발생하는 기능을 수행한다.

상기 제2도를 참조하면, 상기 기준전압은 트리거링을 원하는 전압을 초기 전원공급(power up)할 때 최초로 생성되는 전압으로서, 반도체 메모리장치로 공급되는 외부 전원전압으로서 생성한다. 또한 상기 비교전압으로 수신되는 전원전압은 상기 기준전압 보다 높은 전압 레벨을 가지며, 상기 기준전압발생기의 출력 전압으로부터 생성되는 내부전압발생기의 출력이다. 상기 기준전압은 노드N1로 입력되고, 상기 전원전압은 노드N2로 인가된다. 또한 상기 기준전압은 엔모오스트랜지스터28의 게이트전극으로 인가되므로, 차동증폭기 구성을 갖는 비교수단은 활성화된다. 이때 상기 기준전압과 비교전압이 각각 노드N1 및 노드N2로 입력되면, 두 입력전압의 크기에 따라 엔모오스트랜지스터24 또는 엔모오스트랜지스터26이 턴온되어 그 비교결과 신호가 노드N3에 나타난다. 먼저 상기 노드N1로 입력된 기준전압이 전원전압 보다 높은 경우, 엔모오스트랜지스터24가 턴온되므로 노드N3은 로우 전위가 발생된다. 그러면 상기 노드N3에 게이트전극이 연결된 피모오스트랜지스터32가 턴온되어 노드N4는 하이 전위가 발생된다. 따라서 노드N4 및 출력노드N5 사이에 연결된 인버터36,38,40에 의해 상기 전원검출신호는 로우 논리 신호로 출력된다. 따라서 이런 경우 초기 전원 공급시 상기 내부전원전압이 상기 설정된 기준전압 보다 아직 낮은 상태임을 의미한다. 상기와 같이 두 입력전압의 레벨을 비교하는 과정에서 상기 전원전압이 기준전압보다 높아지면, 엔모오스트랜지스터26이 턴온되고 엔모오스트랜지스터24는 턴오프된다. 그러면 노드N3에는 하이 전위가 발생되며, 상기 노드N3에 게이트전극이 연결된 엔모오스트랜지스터34가 턴온된다. 그러면 노드N4는 로우 전위가 발생되며, 따라서 노드N4 및 출력노드N5 사이에 연결된 인버터36,38,40에 의해 상기 전원검출신호는 하이 논리신호로 출력된다. 따라서 이런 경우 초기전원이 공급된 후 상기 내부전원전압이 상기 설정된 기준전압 보다 높아진 상태로서, 상기 내부 전원전압이 안정된 상태임을 의미한다.

따라서 본 발명의 오동작방지회로는 기준전압발생기를 통해 생성되는 일정 기준전압과 내부전압발생기에서 발생하는 전원전압의 레벨을 비교하므로서, 초기전원의 상승 속도에 상관없이 원하는 기준전압 레벨에서 상기 전원검출신호를 발생시킬 수 있다. 예를들면 반도체 메모리장치의 내부 전원전압은 3V에서 3.5V 정도를 사용하므로, 상기 기준전압은 상기 내부전원전압의 1/2 정도의 전압으로 결정하면 된다. 따라서 상기와 같이 전원전압을 안정된 상태에서 검출하므로, 반도체 메모리장치의 어드레스버퍼들 및 데이타 입출력버퍼들의 오동작을 방지할 수 있다.

Claims (2)

1. 반도체 메모리장치의 초기전원 공급시 오동작방지회로에 있어서, 외부 전원전압과 트리거링을 위한 일정 전위의 기준전압을 입력하며, 두 전압의 차신호를 발생하는 차동증폭기와, 상기 차동증폭기의 출력을 입력하며, 상기 전원전압이 상기 기준전압보다 클 시 트리거되어 전원검출신호를 활성화시키는 트리거회로로 구성된 것을 특징으로 하는 반도체 메모리장치의 초기전원 공급시 오동작방지회로.
2. 제1항에 있어서, 상기 전원전압이 내부전원발생기에서 생성되는 전압이며, 상기 기준전압보다 높은 전압레벨을 갖는 것을 특징으로 하는 반도체 메모리장치의 초기전원 공급시 오동작방지회로.