KR200222131Y1 - 전력 오류 감지 회로 - Google Patents

Abstract

본 고안은 전력 오류 감지 회로에 관한 것으로, 종래 능동 소자를 통해 직류적인 특성에 의하여 동작하는 전력 오류 감지 회로를 적용한 마이크로 콘트롤러에 있어서 실제 공급되는 전력에 노이즈가 매우 불규칙적이고 시간적으로 매우 짧은 순간에 발생되면, 그로 인하여 응답시간이 매우 길어지고, 그에 따라 원하는 감지 전압으로 조절하기 위하여 트랜지스터의 길이(length)가 커지는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 능동 소자와 수동 소자에 의한 복수의 기준전압을 생성하여 이를 비교하여 전력 오류를 감지함으로써, 공급되는 전력에 발생되는 순간적인 노이즈의 영향을 최소화하여 응답시간이 빨라지고, 또한, 수동 소자의 저항비를 변화시켜 원하는 검출 레벨로 변경이 용이한 효과가 있다.

Description

전력 오류 감지 회로{POWER FAIL DETECTING CIRCUIT}

본 고안은 전력 오류 감지 회로에 관한 것으로, 특히 공급되는 전원의 오류를 감지하는 전력 오류 감지 회로에 있어서 능동 소자와 수동 소자에 의한 복수의 기준전압을 생성하여 이를 비교하여 전력 오류를 감지함으로써 응답시간이 최소화되도록 한 전력 오류 감지 회로에 관한 것이다.

도 1는 종래 전력 오류 감지 회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 피에프디 오프신호(PFD_OFF)의 제어를 받아 전원전압(VDD)을 기준전압(Vref)으로 정류하여 출력하는 정전압 회로(10)와; 상기 정전압 회로(10)의 기준전압(Vref)의 레벨을 소정 레벨의 로직 문턱 전압과 비교하여 큰 값인지 작은값인지 비교하는 로직 레벨 감지기(20)와; 상기 로직 레벨 감지기(20)의 출력전압을 버퍼링하여 출력하는 버퍼(30)로 구성된다.

그리고, 상기 정전압 회로(10)는 도 2에 도시된 바와 같이 게이트로 인가되는 상기 피에프디 오프 신호(PFD_OFF)에 의해 도통제어되어 소오스의 전원전압(VDD)을 드레인의 기준전압(Vref)으로 출력하는 피모스 트랜지스터(PM1)와; 게이트로 인가되는 상기 피에프디 오프 신호(PFD_OFF)에 의해 도통제어되어 소오스의 접지전압(VSS)을 드레인의 기준전압(Vref)으로 출력하는 제1 엔모스 트랜지스터(NM1)와; 소오스가 접지되며, 게이트와 드레인으로 상기 기준전압(Vref)을 공통 입력받아 도통제어되는 제2 엔모스 트랜지스터(NM2)로 구성되며, 상기 로직 레벨 감지기(20)는 상기 정전압 회로(10)의 기준전압(Vref)을 각각 게이트에 인가받아 도통제어되는 피모스 및 엔모스 트랜지스터로 구성하여 상기 기준전압(Vref)을 반전하여 출력하는 인버터(INV1)로 구성되며, 상기 버퍼(30)는 상기 로직 레벨 감지기(20)의 출력을 반전하여 출력하는 인버터(INV2)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.

우선, 전력 오류 감지 회로를 마이크로 콘트롤러(미도시)에 적용했다고 가정하는 경우, 상기 마이크로 콘트롤러에 전원이 인가되지 않으면, 중앙 처리 장치(미도시)는 피에프디 오프 신호(PFD_OFF)를 고전위로 인가하여 상기 전력 오류 감지 회로를 디스에이블시킨다.

즉, 상기 중앙 처리 장치로 부터 인가되는 피에프디 오프 신호(PFD_OFF)가 고전위로 출력됨에 따라 이를 게이트에 인가받은 피모스 트랜지스터(PM1)는 턴오프되나 이를 게이트에 인가받은 엔모스 트랜지스터(NM1)는 턴온됨에 따라 기준전압(Vref)으로 접지전압(VSS)이 출력되므로 정전압회로(10)는 접지전압(VSS)을 출력하게 된다.

따라서, 상기 정전압회로(10)의 저전위 기준전압(Vref)를 입력받은 로직 레벨 감지기(20) 및 버퍼(30)내 제1,제2 인버터(INV1)(INV2)를 통해 순차적으로 반전되어 출력되므로 플래그 신호(FLAG)는 저전위의 접지전압(VSS)이 출력된다.

그리고, 상기 마이크로 콘트롤러에 전원이 인가되면, 상기 중앙 처리 장치는 피에프디 오프 신호(PFD_OFF)를 저전위로 인가하여 상기 전력 오류 감지 회로를 인에이블시킨다. 즉, 상기 피에프디 오프 신호(PFD_OFF)가 저전위로 출력되면, 상기 저전위 피에프디 오프 신호(PFD_OFF)를 게이트에 각각 입력받은 피모스 트랜지스터(PM1)는 턴온되나 엔모스 트랜지스터(NM1)는 턴오프된다.

따라서, 상기 피모스 트랜지스터(PM1)를 통해 전원전압(VDD)을 게이트 및 드레인으로 공통입력받은 엔모스 트랜지스터(NM2)는 이를 소정레벨의 정류하여 출력하게 되므로, 상기 정전압 회로(10)는 소정 레벨의 기준전압(Vref)을 출력하게 된다.

그리고, 상기 정전압 회로(10)에서 출력되는 기준전압(Vref)을 입력받은 로직 레벨 감지기(20)는 상기 기준전압(Vref)의 레벨이 로직 문턱전압보다 큰 값인지 작은 값인지를 비교하여 그 결과를 버퍼(30)를 통하여 반전하여 최종 플래그 신호(FLAG)로 출력하게 된다.

즉, 상기 로직 레벨 감지기(20)는 상기 기준전압(Vref)이 로직 문턱 전압보다 작은 값이면 전원전압(VDD)을 출력하나, 큰 값이면 접지전압(VSS)을 출력하게 된다.

종래 능동 소자를 통해 직류적인 특성에 의하여 동작하는 전력 오류 감지 회로를 적용한 마이크로 콘트롤러에 있어서 실제 공급되는 전력에 노이즈가 매우 불규칙적이고 시간적으로 매우 짧은 순간에 발생되면, 그로 인하여 응답시간이 매우 길어지고, 그에 따라 원하는 감지 전압으로 조절하기 위하여 트랜지스터의 길이가 커지는 문제점이 있었다.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 능동 소자와 수동 소자에 의한 복수의 기준전압을 생성하여 이를 비교하여 전력 오류를 감지함으로써 응답시간이 최소화되도록 한 전력 오류 감지 회로를 제공함에 그 목적이 있다.

도 1은 종래 전력 오류 감지 회로의 구성을 보인 블록도.

도 2는 도 1의 전력 오류 감지 회로의 상세한 구성을 보인 회로도.

도 3은 본 고안 전력 오류 감지 회로의 구성을 보인 블록도.

도 4는 도 3의 전력 오류 감지 회로의 상세한 구성을 보인 회로도.

도 5는 도 3에서 제1,제2 기준전압의 레벨에 따른 출력을 보인 파형도.

***도면의 주요 부분에 대한 부호의 설명***

100,110 : 기준전압부 120 : 차동 증폭부

130 : 버퍼 NM1∼NM5 : 엔모스 트랜지스터

PM1∼PM4 : 피모스 트랜지스터 R1,R2 : 저항

INV1,INV2 : 인버터

상기와 같은 목적을 달성하기 위한 본 고안의 구성은 피에프디 오프신호의 제어를 받아 전원전압을 정류한 제1 기준전압을 출력하는 제1 기준전압부와; 상기 전원전압을 입력받아 이를 정류한 제2 기준전압을 출력하는 제2 기준전압부와; 상기 제1 기준전압부의 제1 기준전압을 상기 제2 기준전압부의 제2 기준전압에 따라 변동되는 로직 문턱 전압과 비교하는 차동 증폭부와; 상기 차동 증폭부의 출력전압을 버퍼링하여 출력하는 버퍼로 구성하여 된 것을 특징으로 한다.

이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

본 고안인 전력 오류 감지 회로의 구성은 도 2 및 도 3에 도시한 바와 같이 피에프디 오프신호(PFD_OFF)의 제어를 받아 전원전압(VDD)을 정류한 제1 기준전압(Vref1)을 출력하는 제1 기준전압부(100)와; 상기 전원전압(VDD)을 입력받아 이를 정류한 제2 기준전압(Vref2)을 출력하는 제2 기준전압부(110)와; 상기 제1 기준전압부(100)의 제1 기준전압(Vref1)을 상기 제2 기준전압부(110)의 제2 기준전압(Vref2)에 따라 변동되는 로직 문턱 전압과 비교하는 차동 증폭부(120)와; 상기 차동 증폭부(120)의 출력전압을 버퍼링하여 출력하는 버퍼(130)로 구성하며, 상기 제1 기준전압부(100)는 게이트로 인가되는 상기 피에프디 오프 신호(PFD_OFF)에 의해 도통제어되어 소오스의 전원전압(VDD)을 드레인의 기준전압(Vref1)으로 출력하는 피모스 트랜지스터(PM1)와; 게이트로 인가되는 상기 피에프디 오프 신호(PFD_OFF)에 의해 도통제어되어 소오스의 접지전압(VSS)을 드레인의 기준전압으로 출력하는 제1 엔모스 트랜지스터(NM1)와; 소오스가 접지되며, 게이트와 드레인으로 상기 기준전압(Vref1)을 공통 입력받아 도통제어되는 제2 엔모스 트랜지스터(NM2)로 구성하며, 상기 제2 기준전압부(110)는 전원전압(VDD)을 분압하여 제2 기준전압(Vref2)을 출력하는 제1,제2 저항(R1)(R2)으로 구성한다.

그리고, 상기 차동 증폭부(120)는 각각 상기 제1,제2 기준전압(Vref1)(Vref2)을 게이트에 인가받아 도통제어되는 피모스 트랜지스터(PM3)(PM4)와; 드레인에 상기 피모스 트랜지스터(PM3)의 드레인이 연결되고 상기 제1 기준전압(Vref1)을 게이트에 인가받아 도통제어되는 엔모스 트랜지스터(NM4)와; 드레인에 노드(N1)를 통해 상기 피모스 트랜지스터(PM4)의 드레인이 연결되고 상기 제2 기준전압(Vref2)을 게이트에 인가받아 도통제어되는 엔모스 트랜지스터(NM5)와; 게이트로 인가되는 상기 노드(N1)의 전압에 의해 도통제어되어 소오스의 전원전압(VDD)을 드레인에 공통연결된 상기 피모스 트랜지스터(PM3)(PM4)의 소오스로 출력하는 피모스 트랜지스터(PM2)와; 게이트로 인가되는 상기 노드(N2)의 전압에 의해 도통제어되어 소오스의 접지전압(VSS)을 드레인에 공통연결된 상기 엔모스 트랜지스터(NM4)(NM5)의 소오스로출력하는 엔모스 트랜지스터(NM3)로 구성하며, 상기 버퍼(130)는 상기 차동 증폭부(120)의 출력전압을 순차적으로 반전하여 출력하는 제1,제2 인버터(INV1)(INV2)로 구성하며, 이와 같이 구성한 본 고안에 따른 동작과정을 첨부한 도 5를 참조하여 상세히 설명한다.

우선, 전력 오류 감지 회로를 마이크로 콘트롤러(미도시)에 적용했다고 가정하는 경우, 상기 마이크로 콘트롤러에 전원이 인가되지 않으면, 중앙 처리 장치(미도시)는 피에프디 오프 신호(PFD_OFF)를 고전위로 인가하여 상기 전력 오류 감지 회로를 디스에이블시킨다. 즉, 상기 중앙 처리 장치로 부터 고전위의 피에프디 오프 신호(PFD_OFF)를 게이트에 인가받은 피모스 트랜지스터(PM1)는 턴오프되나 엔모스 트랜지스터(NM1)는 턴온됨에 따라 기준전압(Vref1)으로 접지전압(VSS)이 출력되므로 제1 기준전압부(100)는 전원전압(VDD)의 레벨에 상관없이 접지전압(VSS)을 출력함에 따라 상기 전력 오류 감지 회로는 동작하지 않는다.

그리고, 상기 마이크로 콘트롤러에 전원이 인가되면, 상기 중앙 처리 장치는 피에프디 오프 신호(PFD_OFF)를 저전위로 인가하여 상기 전력 오류 감지 회로를 인에이블시킨다. 즉, 상기 피에프디 오프 신호(PFD_OFF)가 저전위로 인가하여 상기 제1 기준전압부(100)내 피모스 트랜지스터(PM1)는 턴온시킴과 아울러 엔모스 트랜지스터(NM1)는 턴오프시킨다.

여기서, 전원전압(VDD)이 소정전압(VDD/2)이하인 경우, 도 5와 도시한 바와 같이 저항(R1)(R2)을 통해 분압하여 출력하는 기준전압부(110)의 기준전압(Vref2)의 레벨이 상기 기준전압(Vref1)보다 낮은 구간에서, 상기 기준전압(Vref2)를 게이트에 각각 입력받은 차동 증폭부(120)내 피모스 트랜지스터(PM4)는 턴온(strong turn-on)되나 엔모스 트랜지스터(NM5)가 턴오프(strong turn-off)됨에 따라 각각 피모스 트랜지스터(PM2)는 턴오프(strong turn-off)되고 엔모스 트랜지스터(NM3)가 턴온(strong turn-on)되며, 그에 따라 피모스 트랜지스터(PM3) 및 엔모스 트랜지스터(NM4)로 구성된 인버터의 로직 문턱 전압은 상기 소정전압(VDD/2)보다 작아진다.

따라서, 상기 차동 증폭부(120)는 상기 제1 기준전압(Vref1)을 게이트에 인가받아 턴온된 상기 피모스 트랜지스터(PM3)에 의해 고전위를 출력하며, 버퍼(130)는 인버터(INV1)(INV2)를 통해 상기 차동 증폭부(120)의 고전위 출력신호를 순차적으로 반전하여 고전위 플래그 신호(FLAG)를 출력한다.

그리고, 상기 전원전압의 레벨이 소정전압(VDD/2)인 경우, 상기 도 5와 같이 기준전압(Vref1) 및 기준전압(vref2)의 레벨이 동일하며, 상기 기준전압(Vref2)를 게이트에 각각 인가받은 상기 피모스 트랜지스터(PM4) 및 엔모스 트랜지스터(NM5)가 턴온(weak turn-off)됨에 따라 상기 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM3)는 턴온(strong turn-on)되며, 그에 따라 상기 피모스 트랜지스터(PM3) 및 엔모스 트랜지스터(NM4)는 로직 문턱 전압이 상기 소정전압(VDD/2)인 인버터로 동작한다.

따라서, 상기 차동 증폭부(120)는 상기 제1 기준전압(Vref1)을 반전하여 저전위를 출력하게 되므로, 상기 버퍼(130)는 상기 차동 증폭부(120)의 저전위 출력신호를 순차적으로 반전하여 저전위 플래그 신호(FLAG)를 출력한다.

그리고, 상기 전원전압의 레벨이 소정전압(VDD/2)이상인 경우, 상기 도 5와 같이 기준전압(Vref1)(Vref2)의 레벨이 소정전압(VDD/2)이상이며, 각각 상기 기준전압(Vref2)를 게이트로 인가받은 상기 피모스 트랜지스터(PM4)는 턴오프(strong turn-off)되나 상기 엔모스 트랜지스터(NM5)가 턴온(strong turn-on)됨에 따라 상기 피모스 트랜지스터(PM2)는 턴온(strong turn-on)되고 상기 엔모스 트랜지스터(NM3)가 턴오프(strong turn-off)되며, 그에 따라 상기 피모스 트랜지스터(PM3) 및 엔모스 트랜지스터(NM4)로 구성된 인버터의 로직 문턱 전압은 상기 소정전압(VDD/2)보다 커진다.

따라서, 상기 차동 증폭부(120)는 상기 기준전압(Vref1)를 게이트에 인가받아 턴온된 상기 엔모스 트랜지스터(NM3)애 의해 저전위를 출력하며, 상기 버퍼(130)는 이를 순차적으로 반전하여 저전위의 플래그 신호(FLAG)를 출력한다.

즉, 상기 차동 증폭부(120)는 상기 제2 기준전압부(110)의 제2 기준전압(Vref2)에 따라 상기 제1 기준전압(Vref1)을 게이트에 입력받는 상기 엔모스 및 피모스 트랜지스터(NM4)(PM3)의 로직 문턱 전압이 변한다.

상기에서 상세히 설명한 바와 같이, 본 고안은 능동 소자와 수동 소자에 의한 복수의 기준전압을 생성하여 이를 비교하여 전력 오류를 감지함으로써, 공급되는 전력에 발생되는 순간적인 노이즈의 영향을 최소화하여 응답시간이 빨라지고, 또한, 수동 소자의 저항비를 변화시켜 원하는 검출 레벨로 변경이 용이한 효과가 있다.

Claims (4)

1. 피에프디 오프신호의 제어를 받아 전원전압을 능동소자를 통해 정류한 제1 기준전압을 출력하는 제1 기준전압부와; 상기 전원전압을 수동소자를 통해 정류한 제2 기준전압을 출력하는 제2 기준전압부와; 상기 제1 기준전압부의 제1 기준전압을 상기 제2 기준전압부의 제2 기준전압에 따라 변동되는 로직 문턱 전압과 비교하는 차동 증폭부와; 상기 차동 증폭부의 출력전압을 버퍼링하여 출력하는 버퍼로 구성하여 된 것을 특징으로 하는 전력 오류 감지 회로.
2. 제1항에 있어서, 상기 제2 기준전압부는 전원전압을 분압하여 제2 기준전압을 출력하는 제1,제2 저항으로 구성하여 된 것을 특징으로 하는 전력 오류 감지 회로.
3. 제1항에 있어서, 상기 차동 증폭부는 각각 제1,제2 기준전압을 게이트에 인가받아 도통제어되는 제1,제2 피모스 트랜지스터와; 드레인에 상기 제1 피모스 트랜지스터의 드레인이 연결되고 상기 제1 기준전압을 게이트에 인가받아 도통제어되는 제1 엔모스 트랜지스터와; 드레인이 노드를 통해 상기 제2 피모스 트랜지스터의 드레인에 연결되며 상기 제2 기준전압을 게이트에 인가받아 도통제어되는 제2 엔모스 트랜지스터와; 게이트로 인가되는 상기 노드의 전압에 의해 도통제어되어 소오스의 전원전압을 드레인에 공통연결된 상기 제1,제2 피모스 트랜지스터의 소오스로 출력하는 제3 피모스 트랜지스터와; 게이트로 인가되는 상기 노드의 전압에 의해 도통제어되어 소오스의 접지전압을 드레인에 공통연결된 상기 제1,제2 엔모스 트랜지스터의 소오스로 출력하는 제3 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 전력 오류 감지 회로.
4. 제1항에 있어서, 상기 버퍼는 차동 증폭부의 출력전압을 순차적으로 반전하여 출력하는 제1,제2 인버터로 구성하여 된 것을 특징으로 하는 전력 오류 감지 회로.