KR100231430B1 - 반도체 메모리소자의 데이터출력 버퍼회로 - Google Patents
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Abstract
본 발명은 반도체 메모리소자의 데이터출력 버퍼회로에 관한 것으로서, 보다 상세하게는 제조공정 편차에 의한 문턱전압을 감지하여 보정하여 줌으로써 공정편차에 의한 페일의 발생을 방지할 수 있는 반도체 메모리소자의 데이터출력 버퍼회로에 관한 것이다.
본 발명은 각각 게이트에 입력데이타가 인가되고 외부전원과 접지사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 반도체 메모리소자의 데이터출력 버퍼회로에 있어서, NMOS 트랜지스터와 PMOS 트랜지스터의 공정편차를 감지하여 입력 데이터가 하이상태에서 로우상태로 천이할 때 또는 입력데이타가 로우상태에서 하이상태로 천이할 때 상기 풀업 트랜지스터를 완전히 턴오프 또는 턴온시켜주기 위한 공정편차에 의한 문턱전압 변화감지부를 포함한다.
Description
본 발명은 반도체 메모리소자에 관한 것으로서, 특히 제조공정 편차에 의한 문턱전압(threshold voltage, Vth)의 변화를 감지하여 보정하여 줌으로써 공정편차에 의한 페일의 발생을 방지할 수 있는 반도체 메모리소자의 출력버퍼회로에 관한 것이다.
16M DRAM 소자의 FP(fast page) 샘플들중에는 공정편차(PROCESS VARIATION)으로 인하여 EDO 모드처럼 동작하여 페일이 되는 셀들이 있다.
도1은 종래의 반도체 메모리소자의 데이터 출력버퍼회로도를 도시한 것이다. 도1을 참조하면, 종래의 반도체 메모리소자의 데이터출력 버퍼회로는 외부전원(VEXT)와 접지사이에 직력연결된, 각각 게이트에 입력데이타(DQ_B)가 인가되는 풀업용 제1PMOS 트랜지스터(MP1)와 풀다운용 제1NMOS 트랜지스터(MN1)와, 입력단과 풀업용 제1PMOS 트랜지스터(MP1)사이에 연결되고 게이트에 외부전원(VEXT)이 인가되는, 입력 데이터(DQ_B)를 상기 제1PMOS 트랜지스터(MP1)의 게이트에 인가하기 위한 제2NMOS 트랜지스터(MN2)를 포함한다.
또한, 종래의 데이터출력 버퍼회로는 상기 외부전원(VEXT)이 게이트에 인가되고 상기 제1PMOS 트랜지스터(MP1)의 게이트와 출력단사이에 연결될 제 2PMOS 트랜지스터(MP2)와, 상기 출력단(DOUT)에 게이트가 연결되고 입력단과 상기 풀업용 제1PMOS 트랜지스터(MP1)사이에 상기 제1NMOS 트랜지스터(MN2)와 병렬연결된 제3PMOS 트랜지스터(MP3), 상기 출력단(DOUT)에 게이트가 연결되고 소오스에 외부전원(VEXT)이 인가되며 드레인이 상기 풀업용 제1PMOS 트랜지스터(MP1)의 게이트에 연결된 제4PMOS 트랜지스터(MP4)와, 게이트에 외부전압(VEXT)이 인가되고 소오스가 상기 제1PMOS 트랜지스터(MP1)의 게이트에 연결되며 드레인이 상기 출력단(DOUT)에 연결된 제5PMOS 트랜지스터(MP5)로 이루어졌다.
상기한 바와 같은 종래의 데이터 출력버퍼회로의 동작을 설명하면 다음과 같다.
입력데이터(DQ_B)가 하이상태에서 로우상태로 천이될 때, 제2NMOS 트랜지스터(MN2)의 턴온에 의해 노드 A 와 B 가 로우상태로 되어 풀업용 제1PMOS 트랜지스터(MP1)가 턴온된다. 따라서, 데이터 출련단(DOUT)을 통해 하이상태의 고전압(EXT)이 출력된다.
입력 데이터(DO_B)가 로우상태에서 하이상태로 천이될 때, 제2NMOS 트랜지스터(MN2)의 턴온에 의해 노드 A 와 B 는 하이상태로 변화된다. 이때, 노드(B)의 전압은 제2NMOS 트랜지스터(NM2)을 통해 제2NMOS 트랜지스터(MN2)의 문턱전압만큼 전압강하되어 VEXT-Vtn(MN1)으로 된다.
따라서, 제2NMOS 트랜지스터(NM2)를 통한 전압강하에 의해 제1PMOS 트랜지스터(MP1)의 게이트에는 VEXT-Vtn(MN1) 이 인가되어 제1PMOS 트랜지스터(MP1)는 완전히 턴오프되지 않으므로 외부전원(VEXT)에서 데이터 출력단(DOUT)으로 전류가 여전히 흐르게 된다.
이로 인하여 입력 데이터(DQ_B)가 로우상태에서 하이상태로 변화되어도 제1PMOS 트랜지스터(MP1)는 완전히 턴오프되지 않아 VEXT 로부터 제1PMOS 트랜지스터(MP1)를 통해 출력단(DOUT)으로 전류가 흐르기 때문에 출력단(DOUT)은 천천히 방전되게 된다.
출력단(DOUT)이 방전되어 출력단(DOUT)의 전압이 VEXT-Vtp(MP3)이하로 되면 제3PMOS 트랜지스터(MP3)가 턴온되고, 노드(B)는 완전한 하이레벨(completely VEXT)로 되며, 노드(B)가 완전한 하이상태로 되는 시점에서 제1PMOS 트랜지스터(MP1)가 턴오프되게 된다.
상기와 같이 입력 데이터가 로우상태에서 하이상태로 천이될 때 출력버퍼의 PMOS 트랜지스터가 완전히 턴오프되지 않은 현상은 제2NMOS 트랜지스터(MN2)의 문턱전압(Vtn(MN2))이 제1PMOS 트랜지스터(MP1)의 문턱전압(Vtp(MP1))의 절대값보다 작은 정상상태에서는 발생되지 않고, 공정편차에 의해 제2NMOS 트랜지스터(MN2)의 문턱전압(Vtn(MN2))이 제1PMOS 트랜지스터(MP1)의 문턱전압(Vtp(MP1))의 절대값보다 더 클 때 발생한다.
즉, 도 3a 및 도 3b에 도시된 바와 같은 /RAS(row address strobe) 신호와 /CAS(column address strobe) 신호가 인가되면, 반도체 메모리소자는 도3C 에 도시된 바와같이 데이터를 출력하였다.
그러나, 반도체 메모리소자의 PF 샘플중 /CAS 신호가 인가된 후 소정시간(tOFF)내에 데이터 출력동작이 완료되어야 하지만, 반도체 메모리소자들이 공정편차에 의해 도 4A 및 4B 에 도시된 바와같이 /RAS, /CAS 신호가 소정시간 경과후 하이레벨로 복귀되어도 도 4C 와 같이 데이터 출력동작이 종료되지 않는 비정상적인 동작을 하는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 반도체 메모리소자의 제조공정중 공정편차에 의한 변화 즉, 문턱전압의 변화가 감지되는 경우 이를 자동적으로 보정하여 줌으로써 공정편차에 의한 소자의 비정상적인 동작에 의해 페일이 발생되는 것을 방지할 수 있는, 공정편차에 의한 문턱전압의 변화감지기능을 구비한 반도체 메모리소자의 데이터출력버퍼회로를 제공하는 데 그 목적이 있다.
제1도는 종래의 반도체 메모리소자의 데이터출력 버퍼회로도,
제2도는 본 발명의 실시예에 따른 공정편차에 따른 문턱전압 변화감지기를 구비한 반도체 메모리소자의 데이터출력 버퍼회로도,
제3a∼c도는 반도체 메모리소자의 데이터출력 버퍼회로의 정상적인 동작파형도,
제4a∼c도는 반도체 메모리소자의 데이터출력 버퍼회로의 비정상적인 동작파형도,
* 도면의 주요부분에 대한 부호의 설명
10 : 문턱전압 변화감지부 MP1-MP5, MP11 : PMOS 트랜지스터
MN1, MN2, MN11, MN12 : NMOS 트랜지스터
AND : 앤드 게이트 COM : 비교기
AMP : 증폭기
상기한 바와같은 목적을 달성하기 위하여 본 발명은 입력 데이터를 데이터 출력단을 통해 출력하는, 각각 게이트에 입력데이타가 인가되고 외부전원과 접지사이에 직렬연결된 풀업 트렌지스터와 풀다운 트렌지스터를 구비한 반도체 메모리소자의 데이터출력 버퍼회로에 있어서, NMOS 트렌지스터와 PMOS 트렌지스터의 공정편차를 감지하여 입력 데이터가 하이상태에서 로우상태로 천이 할 때 또는 입력데이타가 로우상태에서 하이상태로 천이할 때 상기 풀업 트렌지스터를 완전히 턴오프 또는 턴온시켜주기 위한 공정편차에 의한 문턱전압 변화감지부를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자의 데이터출력 버퍼회로에 있어서, 상기 문턱전압변화 감지부는 외부전원이 게이트에 인가되는 PMOS 트랜지스터 게이트에 외부전원이 인가되는 NMOS 트랜지스터와, 상기 제PMOS 트랜지스터와 NMOS 트랜지스터의 문턱전압 변화를 감지하기 위한 감지수단과, 상기 감지수단의 문턱전압 감지신호를 입력하여 입력 데이터가 로우상태에서 하이상태로 천이되는 경우 풀업 트렌지스터를 완전히 턴오프시키기 위한 신호를 출력하고 입력 데이터가 하이상태에서 로우상태로 천이되는 경우 풀다운 트랜지스터를 완전히 턴온시키기 위한 신호를 출력하는 신호발생수단과, 상기 감지수단의 출력신호에 의해 구동되어 상기 신호발생수단에 따라 상기 풀업 트렌지스터를 완전히 턴온 또는 턴오프시키기 위한 풀업 트렌지스터 구동수단을 포함한다.
본 발명의 실시예에 따른 반도체 메모리소자의 출력버퍼회로에 있어서, 상기 감지수단은 상기 PMOS 트렌지스터를 통해 인가되는 외부전압과 상기 NMOS 트렌지스터를 통해 인가되는 외부전압을 각각 비반전단자 및 반전단자의 입력신호로 하는 비교기로 구성된다.
본 발명의 실시예에 따른 반도체 메모리소자의 데이터출력 버퍼회로에 있어서, 신호발생수단은 일입력으로 상기 문턱전압 감지수단의 출력신호가 인가되고, 타입력으로 상기 입력 데이터가 인가되는 앤드 게이트로 구성된다.
본 발명의 실시예에 따른 반도체 메모리소자의 데이터출력 버퍼회로에 있어서, 상기 풀업 트랜지스터 구동수단은 게이트에 상기 문턱전압 감지수단의 출력신호가 인가되고 상기 풀업 트랜지스터의 게이트와 상기 신호발생수단의 출력단사이에 연결된 풀업용 NMOS 트렌지스터로 구성된다.
[실시예]
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
도2는 본 발명의 실시예에 따른 반도체 메모리소자의 데이터출력 버퍼회로의 회로도를 도시한 것이다.
도2를 참조하면, 본 발명의 반도체 메모리소자의 데이터출력 버퍼회로에 있어서, 공정편차에 의한 문턱전압변화 감지부(10)가 부가된다.
문턱전압변화 감지부(10)는 게이트가 접지되고 외부전원이 소오스에 인가되는 PMOS 트렌지스터(MP11)와, 게이트 및 드레인에 외부전원이 인가되는 NMOS 트랜지스터(MN11)와, 상기 PMOS 트랜지스터(MP11)의 드레인과 NMOS 트랜지스터(MN11)의 소오스에 각각 비반전단자(+) 및 반전단자(-)가 연결되어, PMOS 트랜지스터(MP11)와 NOS 트랜지스터(MN11)의 공정편차에 의한 문턱전압의 변화를 감지하는 비교기(COM)과, 비교기(COM)의 출력과 입력 데이터(DQ_B)를 입력하여 입력 데이터가 로우상태에서 하이상태로 천이되는 경우 풀업용 PMOS 트랜지스터(MP1)를 완전히 턴오프시키기 위한 신호를 출력하고 입력 데이터가 하이상태에서 로우상태로 천이되는 경우 풀업용 PMOS 트랜지스터(MP1)를 완전히 턴온시켜 주기위한 신호를 출력하는 앤드 게이트(AND)와, 상기 앤드 게이트(AND)의 출력을 증폭하기 위한 증폭기(AMP)와, 상기 비교기(COM)의 출력이 게이트에 인가되고 상기 풀업용 제1PMOS 트랜지스터(MP1)의 게이트와 상기 증폭기(AMP)의 출력단에 소오스 및 드레인이 연결되는 풀업용 NMOS 트랜지스터(MN12)로 이루어진다.
상기한 바와 같은 공정편차에 의한 문턱전압 변화감지부(10)를 구비한 본 발명의 반도체 메모리소자의 데이터 출력버퍼회로의 동작을 설명하면 다음과 같다.
비교기(COM)의 비반전단자(+)에는 PMOS 트랜지스터(MP11)를 통해 VEXT-Vtp(MP11) 이 인가되고 반전단자(-)에 NMOS 트랜지스터(MN11)를 통해 VEXT-Vtn(MN11)이 인가된다.
이때, 공정편차에 의해 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱전압(Vtn, Vtp)이 변화되지 않는 경우에는, NMOS 트랜지스터(MN11)의 문턱전압(Vtn)이 PMOS 트랜지스터(MP11)의 문턱전압(Vtp)의 절대값보다 작다. 따라서, 비교기(COM)는 로우상태의 신호를 출력하여 풀업용 NMOS 트랜지스터(MN12)는 턴오프되고, 도2의 데이터출력버퍼회로는 도1과 동일하게 동작한다.
한편, 공정편차에 의해 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱전압(Vtn, Vtp)이 변화되는 경우에는 NMOS 트랜지스터(MN11)의 문턱전압(Vtn)이 PMOS 트랜지스터(MP11)의 문턱전압(Vtp)의 절대값보다 커지게 된다. 즉, 공정편차에 의해 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱전압이 Vtn＞Vtp 로 변화되어 비교기(COM)의 출력은 하이상태로 된다.
비교기(COM)의 하이상태의 출력은 앤드 게이트(AND)의 일입력에 인가되어 앤드 게이트(AND)의 출력은 입력 데이터(DQ_B)에 의존하게 된다.
즉, 입력(DQ_B)이 하이상태에서 로우상태로 천이되는 경우에는 풀업용 NMOS 트랜지스터(MN12)가 비교기(COM)의 하이상태의 출력에 의해 턴온되고, 앤드 게이트(AND)의 출력이 로우상태로 되어 풀업용 NMOS 트랜지스터(MN12)를 통해 노드(B)를 로우상태로 만들어준다.
따라서, 풀업용 PMOS 트랜지스터(MP11)가 완전하게 턴온되어 데이터 출력단(DOUT)을 통해 하이상태의 신호를 출력하게 된다.
다음, 입력 데이터(DQ_B)가 로우상태에서 하이상태로 천이되는 경우에는 풀업용 NMOS 트랜지스터(MN12)가 비교기(COM)의 하이상태의 출력에 의해 턴온되고, 앤드 게이트(AND)의 출력이 하이상태로 되어 풀업용 트랜지스터(MN12)를 통해 노드(B)를 하이상태로 만들어준다.
이때, 노드(B)는 NMOS 트랜지스터(MN2)를 통한 전압강하와 무관하게 문턱전압 변화감지부(10)의 풀업용 NMOS 트랜지스터(MN12)에 의해 노드(B)를 완전한 하이상태(VEXT)로 만들어주어 풀업용 PMOS 트랜지스터(MP1)를 완전히 턴오프시켜 준다.
따라서, 풀업용 PMOS 트랜지스터(MP1)가 완전히 턴온됨에 따라 외부전원(VEXT)와 데이터 출력단(DOUT)사이에 전류패스는 형성되지 않게 되고, 출력단(DOUT)은 급격히 방전되어 /RAS 신호가 디스에이블된 후 일정시간(tOFF) 경과후에도 데이터가 계속 출력되는 현상 즉, FP 모드가 EDO 모드처럼 동작하는 현상은 발생되지 않게 된다.
즉, 본 발명의 실시예에 따른 반도체 메모리소자의 데이터 출력버퍼회로는 공정편차에 의해 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱전압(Vtn, Vtp)이 변경되어도 공정편차에 의한 문턱전압 변화감지부(10)의 동작에 의해 도a - 도3c와 같이 데이터 출력동작에는 아무런 영향을 미치지 않게 된다.
상기한 바와 같은 본 발명의 데이터출력 버퍼회로에 따르면, 공정편차에 의한 문턱전압의 변화감지부를 구비하여 공정편차에 의한 문턱전압의 변화를 감지하여 이를 자체적으로 보정하여 줌으로써, FP 모드가 EDO 모드처럼 동작하는 현상을 방지하여 줄 수 있을 뿐만 아니라 공정편차에 따른 문턱전압의 변화에 의한 페일이 발생되는 현상을 스크린 테스트없이 자동으로 클리어하여 줌으로써 시간적 및 경제적 이득을 얻을 수 있다.
Claims (5)
- 입력 데이터를 데이터 출력단을 통해 출력하는, 각각 게이트에 입력데이타가 인가되고 외부전원과 접지사이에 직렬연결된 풀업 트렌지스터와 풀다운 트렌지스터를 구비한 반도체 메모리소자의 데이터출력 버퍼회로에 있어서, 외부전원이 게이트에 인가되는 PMOS 트랜지스터, 게이트에 외부전원이 인가되는 NMOS 트랜지스터 상기 제PMOS 트랜지스터 NMOS 트랜지스터 문턱전압 변화를 감지하기 위한 감지수단과, 상기 감지수단의 문턱전압 감지신호를 입력하여 입력 데이터가 천이될때 상기 풀업 트렌지스터를 완전히 턴오프 또는 턴온시키기 위한 신호를 출력하는 신호발생수단과, 상기 감지수단의 출력신호에 의해 구동되어 상기 신호발생수단의 출력신호에 따라 상기 풀업 트랜지스터를 완정히 턴온 또는 턴오프시키기 위한 풀업 트렌지스터 구동수단을 포함하는 문턱전압감지부를 포함하는 것을 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.
- 제1항에 있어서, 상기 문턱전압 변화감지부의 감지수단은 상기 PMOS 트랜지스터를 통해 인가되는 외부전압과 상기 NMOS 트랜지스터를 통해 인가되는 외부전압을 각각 비반전단자 및 반전단자의 입력신호로 하는 비교기로 구성되는 것을 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.
- 제1항에 있어서, 상기 문턱전압 변화감지부의 신호발생수단은 일입력으로 상기 감지수단의 출력신호가 인가되고, 타입력으로 상기 입력데이터가 인가되는 앤드 게이트로 구성되는 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.
- 제1항에 있어서, 상기 문턱전압 변화감지부의 풀업 트랜지스터 구동수단은 게이트에 상기 감지수단의 출력신호가 인가되고 상기 풀업 트랜지스터의 게이트와 상기 신호발생수단의 출력단사이에 연결된 풀업용 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.
- 제1항에 있어서, 상기 신호발생 수단의 출력을 증폭하여 상기 풀업 트랜지스터 구동수단으로 인가하기 위한 증촉수단을 더 구비하는 것을 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.
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Applications Claiming Priority (1)
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Publications (2)
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Country Status (1)
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015192095A1 (en) * | 2014-06-12 | 2015-12-17 | Synopsys, Inc. | Circuit skew compensation trigger system |
| US10217508B2 (en) | 2016-05-16 | 2019-02-26 | Synopsys, Inc. | SRAM and periphery specialized device sensors |
-
1996
- 1996-12-30 KR KR1019960077696A patent/KR100231430B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015192095A1 (en) * | 2014-06-12 | 2015-12-17 | Synopsys, Inc. | Circuit skew compensation trigger system |
| US9742406B2 (en) | 2014-06-12 | 2017-08-22 | Synopsys, Inc. | Circuit skew compensation trigger system |
| US10217508B2 (en) | 2016-05-16 | 2019-02-26 | Synopsys, Inc. | SRAM and periphery specialized device sensors |
| US11164624B2 (en) | 2016-05-16 | 2021-11-02 | Synopsys, Inc. | SRAM and periphery specialized device sensors |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980058372A (ko) | 1998-09-25 |
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