KR19980058372A - 반도체 메모리소자의 데이터출력 버퍼회로 - Google Patents

Abstract

본 발명은 반도체 메모리소자의 데이터출력 버퍼회로에 관한 것으로서, 보다 상세하게는 제조공정 편차에 의한 문턱전압을 감기하여 보정하여 줌으로써 공정편차에 의한 페일의 발생을 방지할 수 있는 반도체 메모리소자의 데이터출력 버퍼회로에 관한 것이다.

Description

반도체 메모리소자의 데이터출력 버퍼회로

본 발명은 반도체 메모리소자에 관한 것으로서, 특히 제조공정 편차에 의한 문턱전압(thresho1d vo1tage, Vth)의 변화를 감지하여 보정하여 줌으로써 공정편차에 의한 페일의 발생을 방지할 수 있는 반도체 메모리소자의 출력버퍼회로에 관한 것이다.

도1은 종래의 반도체 메모리소자의 데이터 출력버퍼회로도를 도시한 것이다. 도1을 참조하면, 종래의 반도체 메모리소자의 데이터출력 버퍼회로는 외부전원(VEXT)와 접지사이에 직렬연결된, 각각 게이트에 입력데이타(DQ_B)가 인가되는 풀업용 제1PMOS 트랜지스터(MP1)와 풀다운용 제1NMOS 트랜지스터(MN1)와, 입력단과 풀업용 제1PMOS 트랜지스터(MP1)사이에 연결되고 게이트에 외부전원(VEXT)가 인가되는, 입력 데이터(DQ_B)를 상기 제1PMOS 트랜지스터(MP1)의 게이트에 인가하기 위한 제2NMOS 트랜지스터(MN2)를 포함한다.상기한 바와같은 종래의 데이터 출력버퍼회로의 동작을 설명하면 다음과 같다.

상기와 같이 입력 데이터가 로우상태에서 하이상태로 천이된 패 출력버퍼의 PMOS 트랜지스터가 완전이 턴오프되지 않은 현상은 제2NMOS 트탠지스터(MN2)의 문턱전압(Vtn(MN2))이 제1PMOS 트탠지스터(MP1)의 문턱전압(Vtp(MP1))의 절대값보다 작은 정상상태에서는 발생되지 앓고, 공정편차에 의해 제2NMOS 트랜지스터(MN2)의 문턱전압(Vtn(MN2))이 제1PMOS 트랜지스터(MP1)의 문턱전압(Vtp(MP1))의 절대값보다 더 클 때 발생한다.

도1은 종래의 반도체 메모리소자의 데이터출력 버퍼회로도,

도2는 본 발명의 실시예에 따른 공정편차에 따른 문턱전압 변화감지기능을 구비한 반도체 메모리소자의 데이터출력 버퍼회로도,

상기한 바와같은 목적을 달성하기 위하여 본 발명은 입력 데이터를 데이터출력단을 통해 출력하는, 각각 게이트에 입력데이타가 인가되고 외부전원과 접지사이에 직렬연결된 풀업 트랜지스터와 풀다운 트탠지스터를 구비한 반도체 메모리소자의 데이더출력 버퍼회로에 있어서, NMOS 트탠지스터와 PMOS 트랜지스터의 공정편차를 감지하여 입력 데이터가 하이상태에서 로우상태로 천이할 때 또는 입력데이타가 로우상태에서 하이상태로 천이할 때 상기 풀업 트랜지스터를 완전히 턴오프 또는 턴온시켜주기 위한 공정편차에 의한 문턱전압 변화감지부를 포함하는 것을 특징으로 한다.터를 동해 인가되는 외부전압을 각각 비반전단자 및 반전단자의 입력신호로 하는 비교기로 구성된다.력 데이터(DQ_B)를 입력하여 입력 데이터가 로우상태에서 하이상태로 천이되는 경우 풀업용 PMOS 트랜지스터(MP1)를 완전히 턴오프시키기 위한 신호를 출력하고 입력 데이터가 하이상태에서 로우상태로 천이되는 경우 풀업용 PMOS 트탠지스터(MP1)를 완전히 턴온시켜 주기위한 신호를 출력하는 앤드 게이트(AND)와, 상기 앤드 게이트(AND)의 출력을 증폭하기 위한 증폭기(AMP)와, 상기 비교기(COM)의 출력이 게이트에 인가되고 상기 풀업용 제1PMOS 트랜지스터(MP1)의 게이트와 상기 증폭기(AMP)의 출력단에 연결되는 풀업용 NMOS 트탠지스터(MN12)로 이루어진다.NMOS트탠지스터와 PMOS 트탠지스터의 문턱전압이 VtnVtp로 변화되어 비교기(COM)의 출력은 하이상태로 된다.방전되어 /RAS 신호가 디스에이블된 후 일정시간(tOFF) 경과후에도 데이터가 계속 출력되는 편상 즉, FP 모드가 EDO 모드처림 동작하는 현상은 발생되지 않게 된다.

상기한 바와같은 본 발명의 데이터출력 버퍼회로에 따르면, 공정편차에 의한 문턱전압의 변화감지부를 구비하여 공정편차에 의한 문턱전압의 변화를 감지하여 이를 자체적으로 보정하여 줌으로써, FP 모드가 EDO 모드처럼 동작하는 편상을 방지하여 줄 수 있을 뿐만 아니라 공정편차에 따른 문턱전압의 변화에 의한 페일이 발생되는 현상을 스크린 테스트없이 자동으로 클리어하여 줌으로써 시간적 및 경제적 이득을 얻을 수 있다.

Claims (6)

1. 입력 데이터를 데이터 출력단을 통해 출력하는, 각각 게이트에 입력데이타가 인가되고 외부전원과 정지사이에 직렬연결된 풀업 트랜지스터와 풀다운 트탠지스터를 구비한 반도체 메모리소자의 데이터출력 버퍼회로에 있어서, NMOS 트랜지스터와 PMOS 트랜지스터의 공정편차를 감지하여 입력 데이터가 하이상태에서 로우상태로 전이한 때 또는 입력데이타가 로우상태에서 하이상태로 천이할 때 상기 풀업 트랜지스터를 완전히 턴오프 또는 턴온시켜주기 위한 공정편차에 의한 문턱전압 변화감지부를 포함하는 것을 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.
2. 제1항에 있어서, 상기 문턱전압변화 감지부는 외부전원이 게이트에 인가되는 PMOS 트랜지스터와, 게이트에 외부전원이 인가되는 NMOS 트랜지스터와, 상기 제PM0S 트랜지스터와 NMOS 트랜지스터의 문턱전압 변화를 감지하기 위한 감지수단과, 상기 감지수단의 문턱전압 감지신호를 입력하여 입력 데이터가 로우상태에서 하이상태로 천이되는 경우 풀업 트랜지스터를 완전히 턴오프시키기 위한 신호를 출력하고 입력 데이터가 하이상태에서 로우상태로 천이되는 경우 풀다운 트랜지스터를 완전히 턴온시키기 위한 신호를 출력하는 신호발생수단과, 상기 감지수단의 출력신호에 의해 구동되어 상기 신호발생수단에 따라 상기 풀업 트랜지스터를 완전히 턴온 또는 턴오프시키기 워한 풀업 트랜치스터 구동수단을 포함하는 것을 특징으로 하는 반도체 메모리소자의 출력버퍼회로.
3. 제2항에 있어서, 상기 문턱전압 변화감기수단은 상기 PMOS 트랜지스터를 통해 인가되는 외부전압과 상기 NMOS 트랜지스터를 통해 인가되는 외부전압을 각각 비반전단자 및 반전단자의 입력신호로 하는 비교기로 구성되는 것을 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.
4. 제2항에 있어서, 신호발생수단은 일입력으로 상기 문턱전압 감지수단의 출력신호가 인가되고, 타입력으로 상기 입력 데이터가 인가되는 앤드 게이트로 구성되는 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.
5. 제2항에 있어서, 상기 풀업 트랜지스터 구동수만은 게이트에 상기 문턱전압 감지수단의 출력신호가 인가되고 상기 풀업 트렌지스터의 게이트와 상기 신호발생수단의 출력단사이에 연결된 풀업용 NMOS 트탠지스터로 구성되는 것을 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.
6. 2항에 있어서, 상기 신호발생수단의 출력을 증폭하여 상기 풀업 트랜지스터 구동수단으로 인가하기 위한 증폭수단을 더 구비하는 것을 특징으로 하는 반도체 메모리소자의 데이터출력 버퍼회로.