KR100494097B1 - 글리취(Glitch)방지용데이터감지회로 - Google Patents
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Abstract
본 발명은 데이터 감지회로에 관한 것으로, 특히 데이터 감지순간 발생될 수 있는 글리취(Glitch)를 제어하여 데이터의 오동작을 방지하기 위한 글리취 방지용 데이터 감지회로에 관한 것으로, 이를 위해 입력된 데이터를 증폭하는 데이터 증폭부와, 데이터 증폭부의 일측 출력단자의 제 1 증폭 데이터를 구동하는 제1 구동부와, 데이터 증폭부의 타측 출력단자의 제 2 증폭 데이터를 구동하는 제2 구동부와, 소정의 인에이블신호에 응답하여 데이터 증폭부를 인에이블 시키는 인에이블부를 포함하는 글리취 방지용 데이터 감지회로에 있어서, 감지순간 상기 데이터 증폭부 일측 또는 타측 출력단자에 발생되는 글리취가 충분히 안정화될 때까지의 시간동안 상기 인에이블신호를 지연시키는 지연수단과, 지연수단의 출력신호에 따라 데이터 데이터 증폭부의 일측 출력단자의 제 1 증폭 데이터를 선택적으로 제1 구동부에 전송하는 제1 연산수단과, 지연수단의 출력신호에 따라 데이터 증폭부의 타측 출력단자의 제2 증폭 데이터를 선택적으로 제2 구동부에 전송하는 제2 연산수단을 구비함으로써 글리취에 무관하게 회로의 정상동작을 수행할 수가 있다.
Description
본 발명은 데이터 감지회로에 관한 것으로, 특히 데이터 감지순간 발생될 수 있는 글리취(Glitch)를 제어하여 데이터의 오동작을 방지하기 위한 글리취 방지용 데이터 감지회로에 관한 것이다.
일반적으로, 메모리 소자와 같이 디지털 신호와 아날로그 신호가 혼재하는 시스템에서 아날로그 신호와 같은 작은 전압차이를 감지하여 디지털 로직 "하이"와 "로우"를 구분하는 기능을 위해 감지회로가 사용된다.
도 1a는 종래기술에 따른 데이터 감지회로를 나타낸 것으로, 전원단과 접지단 사이에 연결되고 센스앰프 인에이블신호(SA_en)에 의해 동작하는 증폭부와, 상기 증폭부 일측 및 타측 출력단에 연결되어 로직 "하이" 또는 "로우" 레벨의 디지털 신호를 출력하는 제1, 제2 구동부(12-1, 12-2)로 이루어져 있다.
상기 증폭부는 게이트로 센스앰프 인에이블신호(SA_en)가 인가되고 전원단과 제1 노드 사이에 연결된 제1 피모스형 트랜지스터(MP1)와, 게이트로 상기 센스앰프 인에이블신호(SA_en)가 인가되고 전원단과 제2 노드 사이에 연결된 제2 피모스형 트랜지스터(MP2)와, 게이트가 상기 제2 노드에 연결되고 전원단과 상기 제1 노드 사이에 연결된 제3 피모스형 트랜지스터(MP3)와, 게이트가 상기 제1 노드에 연결되고 전원단과 상기 제2 노드 사이에 연결된 제4 피모스형 트랜지스터(MP4)와, 게이트가 상기 제2 노드에 연결되고 드레인 단자가 상기 제1 노드에 연결된 제1 엔모스형 트랜지스터(MN1)와, 게이트가 상기 제1 노드에 연결되고 드레인 단자가 상기 제2 노드에 연결된 제2 엔모스형 트랜지스터(MN2)와, 게이트로 In 신호가 인가되고 드레인 단자가 상기 제1 엔모스형 트랜지스터(MN1) 소오스 단자에 연결된 제3 엔모스형 트랜지스터(MN3)와, 게이트로 /In 신호가 인가되고 드레인 단자가 상기 제2 엔모스형 트랜지스터(MN2) 소오스 단자에 연결된 제4 엔모스형 트랜지스터(MN4)와, 게이트로 상기 센스앰프 인에이블신호(SA_en)가 인가되고 드레인 단자가 상기 제3 엔모스형 트랜지스터(MN3) 소오스 단자와 상기 제4 엔모스형 트랜지스터(MN4) 소오스 단자의 공통 접속점에 연결되고 소오스 단자가 접지단에 연결된 제5 엔모스형 트랜지스터(MN5)로 구성되어 있다.
상기 제1 구동부(12-1)는 입력단이 상기 제1 노드에 연결된 제1 인버터(IV1)와, 게이트가 상기 제1 인버터(IV1) 출력단에 연결되고 소오스단이 접지단에 연결된 제6 엔모스형 트랜지스터(MN6)로 구성되어 있다.
상기 제2 구동부(12-2)는 입력단이 상기 제2 노드에 연결된 제2 인버터(IV2)와, 게이트가 상기 제2 인버터(IV2) 출력단에 연결되고 소오스단이 접지단에 연결된 제7 엔모스형 트랜지스터(MN7)로 구성되어 있다.
먼저, 센스앰프 인에이블신호(SA_en)가 "로우"인 경우에는 감지회로가 동작하지 않는 상태로 이때 상기 제1 노드와 제2 노드는 제1 피모스형 트랜지스터(MP1)와 제2 피모스형 트랜지스터(MP2)가 턴온되어 Vdd 레벨에 있다.
또한, 제1 엔모스형 트랜지스터(MN1)와 제2 엔모스형 트랜지스터(MN2)가 턴온된다.
따라서, 제1 구동부(12-1)와 제2 구동부(12-2)의 출력단은 모두 "하이" 상태로 존재한다.
이후, 센스앰프 인에이블신호(SA_en)가 동작하여 "하이"로 천이하면 감지회로가 동작하여 제5 엔모스형 트랜지스터(MN5)가 턴온되고 상기 제1 피모스형 트랜지스터(MP1)와 제2 피모스형 트랜지스터(MP2)는 턴오프된다.
이때 상기 제1 노드와 제2 노드의 전위레벨은 제3 엔모스형 트랜지스터(MN3)와 제4 엔모스형 트랜지스터(MN4)의 게이트로 인가되는 In, /In에 따라 결정되며 상기 두 노드중 하나가 "로우"로 바뀌면 데이터 출력단 Out와 /Out 중 하나만 "로우"로 구동된다.
이상은 감지회로의 전체적인 동작상황을 나타내었다.
이하에서는 이러한 구성을 갖는 기존의 데이터 감지회로가 가지는 문제점을 살펴본다.
감지가 시작되면, 상기 제1 노드와 제2 노드의 Vdd 전압은 동시에 "로우"로 떨어지다가 입력신호 In, /In의 상태에 따라 "하이" 레벨과 "로우" 레벨로 변하게 된다.
만약, 상기 제1 노드가 상기 제2 노드보다 더 빨리 "로우"로 떨어진다면 상기 제2 노드는 "로우"로 떨어지다가 다시 "하이"로 올라가는 신호파형을 갖는다.
상기 제2 노드의 전압은 제2 인버터(IV2)를 거쳐서 상기 제4 노드로 전달된다.
한편, 상기 제4 노드의 전압은 상기 제2 노드의 전압이 "로우"로 떨어졌을 때만 "하이"가 되어 제7 엔모스형 트랜지스터(MN7)를 턴온시켜 Out를 "로우"로 구동한다.
따라서, 상기 제1 노드의 전위가 "로우"로 제1 인버터(IV1)에 반전되어 제6 엔모스형 트랜지스터(MN6)를 턴온시켜 /Out에는 "로우" 레벨을 출력한다.
따라서, 감지회로의 제2 노드는 "하이" 레벨을 유지하여 제7 엔모스형 트랜지스터(MN7)를 턴오프시켜 Out단에는 "하이" 레벨을 출력해야 정상이다.
그런데, 상기한 바와 같이 상기 제2 노드상의 전위가 감지가 시작되면 잠시 "로우"로 떨어지다 다시 "하이"로 올라가게 되는 글리취(Glitch) 현상이 발생된다.
여기서, 글리취(Glitch) 현상이란 어떤 신호의 상태가 "하이" 또는 "로우" 레벨로 있을때 상기 레벨을 계속 유지해야 하는데 외부의 어떤 노이즈 등에 의해 상기 레벨을 벗어나 잠시 다른 상태의 레벨로 갖다가 되돌아오는 현상을 말한다.
따라서, 상기 제2 노드상의 전위가 "하이" 상태를 계속 유지해야 하는데 글리취 현상에 의해 잠시 "로우" 레벨로 떨어져 상기 제4 노드의 레벨을 "하이"로 만들면 제7 엔모스형 트랜지스터(MN7)가 턴온되어 출력단 Out에도 "로우" 신호가 출력되어 에러가 발생된다.
이를 도 1b에 도시된 신호의 파형을 통해 살펴보면, (a)에 도시된 바와 같이 센스앰프 인에이블신호(SA_en)가 동작하면 제1 노드는 "로우" 레벨로 떨어지고 제2 노드는 잠시 "로우"로 떨어지다 다시 "하이"로 상승한다(도 1b의 (b)에 나타낸 A).
제3 노드와 제4 노드는 인버터에 의해 반전된 제2 노드와 제1 노드상의 전위가 출력된다(c).
만약, 도 1b의 (c)에 도시된 제4 노드상의 전위가 B가 "하이" 레벨까지 상승하게 되면 제7 엔모스형 트랜지스터(MN7)를 턴온시켜 데이터 출력단 Out에는 "로우" 신호가 출력되어 에러가 발생하게 된다.
이에, 본 발명은 상기한 바와 같은 종래기술의 제 문제점을 해소시키기 위하여 창안된 것으로, 데이터 감지순간 소정 노드에서 발생되는 글리취를 충분히 안정화시킨 이후에 데이터 드라이버에 인가시켜 회로의 오동작을 방지하기 위한 글리취 방지용 데이터 감지회로를 제공함에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 글리취 방지용 데이터 감지회로는 입력된 데이터를 증폭하는 데이터 증폭부와,
상기 데이터 증폭부의 일측 출력단자의 제 1 증폭 데이터를 구동하는 제1 구동부와,
상기 데이터 증폭부의 타측 출력단자의 제 2 증폭 데이터를 구동하는 제2 구동부와,
소정의 인에이블신호에 응답하여 상기 데이터 증폭부를 인에이블 시키는 인에이블부를 포함하는 글리취 방지용 데이터 감지회로에 있어서,
감지순간 상기 데이터 증폭부 일측 또는 타측 출력단자에 발생되는 글리취가 충분히 안정화될 때까지의 시간동안 상기 인에이블신호를 지연시키는 지연수단과,
상기 지연수단의 출력신호에 따라 상기 데이터 데이터 증폭부의 일측 출력단자의 제 1 증폭 데이터를 선택적으로 상기 제1 구동부에 전송하는 제1 연산수단과,
상기 지연수단의 출력신호에 따라 상기 데이터 증폭부의 타측 출력단자의 제2 증폭 데이터를 선택적으로 상기 제2 구동부에 전송하는 제2 연산수단을 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 일 실시예를 설명한다.
도 2는 본 발명의 일 실시예에 따른 데이터 감지회로이다.
아날로그 형태의 미세한 데이터 신호를 감지하여 데이터를 증폭하기 위한 데이터 증폭부(10)와, 상기 데이터 증폭부(10) 제1 노드상의 전위와 지연부 출력신호를 입력받아 논리연산된 값을 출력하는 제1 연산부(14-1)와, 상기 제1 연산부(14-1) 출력신호에 의해 구동하여 데이터 출력 /Out를 발생하는 제1 구동부(12-1)와, 상기 데이터 증폭부(10) 제2 노드상의 전위와 상기 지연부 출력신호를 입력받아 논리연산한 값을 출력하는 제2 연산부(14-2)와, 상기 제2 연산부(14-2) 출력신호에 의해 구동하여 데이터 출력 Out를 발생하는 제2 구동부(12-2)와, 센스앰프 인에이블신호(SA_en)를 반전시켜 출력하는 반전부(18)와, 상기 반전부(18) 출력신호를 입력받아 일정시간 지연시켜 상기 제1 연산부(14-1) 및 제2 연산부(14-2)로 출력하는 지연부(16)로 구성된다.
상기 데이터 증폭부(10)는 전술한 기존 감지회로의 데이터 증폭부(10)와 회로 구성이 동일하므로 이에 대한 구성관계는 생략한다.
상기 제1 연산부(14-1)는 제1 노아게이트(NR1)로 구성된다.
상기 제1 구동부(12-1)는 제6 엔모스형 트랜지스터(MN6)로 구성된다.
상기 제2 연산부(14-2)는 제2 노아게이트(NR2)로 구성된다.
상기 제2 구동부(12-2)는 제7 엔모스형 트랜지스터(MN7)로 구성된다.
상기 반전부(18)는 제3 인버터(IV3)로 구성된다.
상기 지연부(16)에 대한 구체적인 회로는 사용가능한 지연소자를 통해 얼마든지 회로구성이 가능하다.
이하에서는 상기한 구성으로 이루어진 본 발명에 대한 동작관계를 살펴본다.
먼저, 센스앰프 인에이블신호(SA_en)가 동작하여 감지가 시작되면 제1 피모스형 트랜지스터(MP1)와 제2 피모스형 트랜지스터(MP2)가 턴오프되고 제5 엔모스형 트랜지스터(MN5)가 턴온된다.
한편, 감지회로가 동작하기 전에는 센스앰프 인에이블신호(SA_en)가 "로우" 레벨로 존재하여 제1 노드와 제2 노드상은 Vdd 레벨에 있게 되고 이때 제1 엔모스형 트랜지스터(MN1)와 제2 엔모스형 트랜지스터(MN2)는 턴온상태에 있게 된다.
따라서, 상기 센스앰프 인에이블신호(SA_en)가 동작하여 감지가 시작되면 전술한 바와 같이 상기 제1 노드와 제2 노드상에는 글리취(Glitch)가 발생된다.
상기 제1 노드상의 전위와 제2 노드상의 전위는 입력신호 In과 /In에 따라 결정되고, 예를들어 In 신호가 "하이"가 되면 상기 제1 노드는 상대적으로 상기 제2 노드보다 빠르게 "로우"로 떨어진다.
결국, 상기 제2 노드는 "로우"로 떨어지다 제2 엔모스형 트랜지스터(MN2)가 완전히 턴오프되어 "하이" 레벨로 상승한다.
만약, 상기 제2 노드상의 전위가 글리취 현상에 의해 "로우" 레벨로 떨어지게 되면 상기 반전부(18)의 출력을 일정시간 지연하는 지연부(16)에 의해 상기 제2 노드가 충분히 안정화되어 다시 "하이" 레벨로 상승할 때까지 제2 노아게이트(NR2)의 일측 입력단의 전위를 지연시켜 "로우"가 입력되지 않도록 제어한다.
이렇게하므로써 비록 상기 제2 노드상의 전위가 글리취 현상에 의해 "로우" 레벨로 떨어지더라도 지연부(16)의 출력이 "하이" 상태를 유지하므로 제7 엔모스형 트랜지스터(MN7)의 게이트에는 "로우" 레벨이 전달되고 따라서 상기 제7 엔모스형 트랜지스터(MN7)는 턴오프 상태를 유지한다.
이상에서 살펴본 바와 같이, 본 발명은 글리취 현상을 충분히 안정화시킨 이후에 데이터 구동부로 인가시키므로 이에 따른 데이터의 오동작을 방지할 수가 있게 된다.
이상에서 살펴본 바와 같이, 본 발명은 데이터 감지순간 데이터 증폭부 출력단에 발생되는 글리취가 충분히 안정화될 때까지 감지동작신호인 센스앰프 인에이블신호를 지연시켜주기 때문에 글리취로 인한 회로의 오동작이 일어나지 않으며 증폭 데이터를 안정적으로 감지할 수가 있다.
본 발명은 데이터 센싱을 필요로하는 모든 반도체 소자에 적용가능하다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
도 1a는 종래기술에 따른 데이터 감지회로.
도 1b는 상기 도 1a에 대한 신호흐름도로.
도 2는 본 발명의 일 실시예에 따른 데이터 감지회로.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 데이터 증폭부 12-1 : 제1 구동부
12-2 : 제2 구동부 14-1 : 제1 연산부
14-2 : 제2 연산부 16 : 지연부
18 : 반전부
SA_en : 센스앰프 인에이블신호
Claims (2)
- 입력된 데이터를 증폭하는 데이터 증폭부와,상기 데이터 증폭부의 일측 출력단자의 제 1 증폭 데이터를 구동하는 제1 구동부와,상기 데이터 증폭부의 타측 출력단자의 제 2 증폭 데이터를 구동하는 제2 구동부와,소정의 인에이블신호에 응답하여 상기 데이터 증폭부를 인에이블 시키는 인에이블부를 포함하는 글리취 방지용 데이터 감지회로에 있어서,감지순간 상기 데이터 증폭부 일측 또는 타측 출력단자에 발생되는 글리취가 충분히 안정화될 때까지의 시간동안 상기 인에이블신호를 지연시키는 지연수단과,상기 지연수단의 출력신호에 따라 상기 데이터 데이터 증폭부의 일측 출력단자의 제 1 증폭 데이터를 선택적으로 상기 제1 구동부에 전송하는 제1 연산수단과,상기 지연수단의 출력신호에 따라 상기 데이터 증폭부의 타측 출력단자의 제2 증폭 데이터를 선택적으로 상기 제2 구동부에 전송하는 제2 연산수단을 구비함을 특징으로 하는 글리취 방지용 데이터 감지회로.
- 제 1 항에 있어서,상기 제 1 연산수단은 일측 입력단자에 상기 지연수단의 출력신호가 인가되고, 타측 입력단자에 상기 제 1 증폭 데이터가 인가되는 제 1 노아게이트로 구성되고,상기 제 2 연산수단은 일측 입력단자에 상기 지연수단의 출력신호가 인가되고, 타측 입력단자에 상기 제 1 증폭 데이터가 인가되는 제 2 노아게이트로 구성됨을 특징으로 하는 글리취 방지용 데이터 감지회로.
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|---|---|---|---|
| KR1019970081327A KR100494097B1 (ko) | 1997-12-31 | 1997-12-31 | 글리취(Glitch)방지용데이터감지회로 |
Applications Claiming Priority (1)
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| KR1019970081327A KR100494097B1 (ko) | 1997-12-31 | 1997-12-31 | 글리취(Glitch)방지용데이터감지회로 |
Publications (2)
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ID=37304186
Family Applications (1)
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| KR1019970081327A KR100494097B1 (ko) | 1997-12-31 | 1997-12-31 | 글리취(Glitch)방지용데이터감지회로 |
Country Status (1)
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| KR950009727A (ko) * | 1993-09-29 | 1995-04-24 | 세끼모또 다다히로 | 반도체 기억장치 |
| US5508965A (en) * | 1993-09-14 | 1996-04-16 | Fujitsu Limited | Semiconductor memory device |
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-
1997
- 1997-12-31 KR KR1019970081327A patent/KR100494097B1/ko not_active IP Right Cessation
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