KR940008704B1 - 전원 레벨 검출회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 회로도.
본 발명은 전원레벨을 검출하는 회로에 관한 것으로 특히 논리회로 및 메모리 소자에 인가되는 전원전압의 레벨을 검출하여 회로의 동작 모드를 수정 가능하게 하거나 회로를 동작정지시키는 신호로 사용하도록 하는 전원레벨검출회로에 관한 것이다.
반도체 소자를 밧데리로 동작시킬 때 밧데리 전압이 낮아져서 회로가 오동작하게 되는 경우가 있으나 종래에는 이에 대한 적당한 대책이 없었다.
본 발명은 인반적으로 전원전압이 변동하여 소정레벨까지 강하하게되면 이를 검출 하여 전압하강 신호를 논리신호로 출력하는 회로를 제공하려는 것이다.
본 발명은 제1도에 도시된 바와 같이 다수의 PMOS MP1∼MP3, NMOS M1∼M9 및 저항으로 이루어진다.
PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 세개의 인버터가 직렬로 연결되어 최종단의 인버터 출력이 출력단으로 되고, 최종단의 인버터의 PMOS에는 전원전압이 직접 연결되고 두번째 인버터의 PMOS에는 소오스오와 게이트가 Vcc에 연결된 NMOS트랜지스터를 통하여 Vcc가 연결되며, 첫번째 인버터는 종속접속된 두개의 NMOS를 통하여 Vcc가 연결되고, Vcc와 접지사이에는 소오스와 게이트가 서로 연결된 3개의 NMOS와 저항이 직렬로 연결되어 구성된 분압회로가 연결되고 이 분압회로의 접지측에 연결된 저항과 NMOS의 접속점을 첫번째 인버터의 입력에 연결하여서 구성된다.
제1도와 같이 구성된 본 발명의 동작은 다음과 같이 된다.
전원전압, Vcc=5V이면, 단자 1에서 Vcc전압에서 트랜지스터 M1의 TT전압(약 1V)만큼 강하되어 나타남으로, 단자 1의 전압은 4V, 단자 2는 3V, 단자 3은 2V, 단자 4는 4V, 그리고 단자 5는 3V, 단자 7은 4V이다. 따라서 단자 6은 M6이온상태 이므로 로우(=OV)가 되고, 단자 8은 M7이 오프이고, MP2가 온되어 단자 7과 같은 4V가 되고, 출력단자 9는 M9이온이고 MP3가 오프되어 GND(=OV)가 된다.
전원전압, Vcc=3V인 경우, 단자 1은 2V로 떨어지고, 단자2는 1V, 단자 3은 대략 GND(=OV) level이되고, 단자 4는 2V로 서서히 떨어진다. 이 때 단자 5는 Vcc(3V)에 가까운 전압이 되었다가 단자 4의 전압 강하에 의하여 1V근처까지 떨어진다.
단자6의 전압은 단자 3이 GND Level이므로 단자 5의 전압과 같고, 단자 7의 전압이 2V이므로 단자 8은 GND level이 된다.
이 때 MP2의 VT절대값을 M7의 VT의 절대값보다 크게 조정하여 단자 8에 GND level을 얻는다. 따라서 출력단자 9에서는 Vcc와 같은 전압레벨을 나타낸다. 이때를 논리 High로 한다.
따라서 Vcc=5V이면 단자 9는 OV=(=GND ; L)이고 Vcc=3V이면 단자 9는 Vcc level, 3V(H)이다.
본 발명의 전압변동을 측정하는 논리회로를 이용하면 전압변동에 따른 대응책을 강구하여야하는 기기들의 동작을 용이하게 시킬 수 있게된다.
또한 밧데리 동작용 반도체 소자에서 밧데리 전원이 낮아지는 것을 감지하여 칩을 대기모드로 전환하는 동작을 가능하게 하고, 반도체 소자중에 5V와 3V 전원전압에서 소자의 동작 방식을 서로 달리 하고져 하는 경우에도 사용하면 편리하다.
Claims (3)
- 전압변동을 검출하여 논리신호 하이나 로우로 출력하기 위한 회로로서, PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 세개의 인버터가 직렬로 연결되어 최종단의 인버터 출력이 출력단으로 되며, 첫번째 인버터는 종속접속된 두개의 NMOS를 통하여 Vcc가 연결되고, 최종단의 인버터의 PMOS에는 전원전압이 직접 연결되고 두번째 인버터의 PMOS에는 소오스오와 게이트가 Vcc에 연결된 NMOS트랜지스터를 통하여 Vcc가 연결되고, Vcc와 접지사이에는 소오스와 게이트가 서로 연결된 3개의 NMOS와 저항이 직렬로 연결되어 구성된 분압회로가 연결되고, 이 분압회로의 접지측에 연결된 저항과 NMOS의 접속점을 첫번째 인버터의 입력에 연결하여서되는 전원 레벨 검출회로.
- 제1항에 있어서, 상기 두번째 인버터에서 PMOS의 VT절대값을 NMOS의 VT절대값보다 크게 하는 것이 특징인 전원레벨 검출회로.
- 제2항에 있어서 Vcc가 5V이면 출력이 접지레벨로 로우가 되고, Vcc가 3V로 강하면 출력이 Vcc레벨(3V)로 하이가 되는 것이 특징인 전원레벨 검출회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023451A KR940008704B1 (ko) | 1991-12-19 | 1991-12-19 | 전원 레벨 검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023451A KR940008704B1 (ko) | 1991-12-19 | 1991-12-19 | 전원 레벨 검출회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930013737A KR930013737A (ko) | 1993-07-22 |
| KR940008704B1 true KR940008704B1 (ko) | 1994-09-26 |
Family
ID=19325199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910023451A KR940008704B1 (ko) | 1991-12-19 | 1991-12-19 | 전원 레벨 검출회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940008704B1 (ko) |
-
1991
- 1991-12-19 KR KR1019910023451A patent/KR940008704B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930013737A (ko) | 1993-07-22 |
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