JP2995204B2 - Ｍｏｓ技術の高圧レベル検出回路 - Google Patents

Ｍｏｓ技術の高圧レベル検出回路

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JP2995204B2
JP2995204B2 JP63082844A JP8284488A JP2995204B2 JP 2995204 B2 JP2995204 B2 JP 2995204B2 JP 63082844 A JP63082844 A JP 63082844A JP 8284488 A JP8284488 A JP 8284488A JP 2995204 B2 JP2995204 B2 JP 2995204B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、MOS技術の高圧レベル検出回路に関するも
のである。
従来の技術 MOS集積回路では、通常、供給電圧等の高圧レベルを
正確に検出することが難しい。これは、トランジスタパ
ラメータが約±20％の精度で決定されるので、基準電圧
を決定するのが極めて難しいからである。電圧源は、通
常、MOSトランジスタによって構成される。さらに、問
題の電圧が高いほど、基準電圧レベルの変動数が多くな
る。これは、ある電圧Vppがセルをプログラミングする
のに使用され、別の電圧、通常は供給電圧Vccがセルの
読み出しに使用されるEPROM、EEPROMもしくは類似のメ
モリ等のMOS集積回路では、特に問題となる。これらの
メモリは、約10Vの電圧Vppでプログラムされるように形
成されている。その時、メモリセルの状態は変化するこ
とができるので、読み出し電圧Vccがこの値に達する
と、問題が生じる。従って、読み出し電圧、すなわち供
給電圧は、この場合は10V未満の正確な値に限定しなけ
ればならない。
発明が解決しようとする課題 本発明は、高圧レベルが所定の値を越えた時信号を発
生させる、MOS技術の高圧レベルを検出する回路を提供
して、上記の問題点を解決することを目的とする。EPRO
MもしくはEEPROMの場合、読み出し回路等の回路をオフ
状態にするために、この信号を使用することができる。
課題を解決するための手段 本発明に従うと、供給電圧Vccを受ける端子とアース
端子との間に直列に配置された第１のＮ型MOSトランジ
スタ（TN1）と参照電圧源とからなる、基板上にMOS技術
で作られた回路の供給電圧Vccの高圧レベルを検出する
装置において、参照電圧源がｎ個のＰ型MOSトランジス
タ（TP1〜TPn）で構成され、各Ｐ型MOSトランジスタは
互いに分離されたＮ型ウエル内に形成され、各ウエルは
対応するトランジスタのソースと接続され、各トランジ
スターのゲートおよびドレインが、互いに接続されてい
ることを特徴とする装置が提供される。
本発明によれば、第２のＮ型MOSトランジスタを備
え、そのゲートは第１のＮ型MOSトランジスタと参照電
圧源との接続部に接続され、そのソースは電流が上昇し
た時に電圧を上昇させる手段を介してアース端子に接続
され、そのドレインはスイッチを介して供給電圧Vccに
接続され、ドレインの出力が装置の出力となることが好
ましい。また、第２のＮ型MOSトランジスタのソースの
電圧を上昇させる手段が第３のＮ型MOSトランジスタで
構成され、このトランジスタのゲートはVccに接続さ
れ、そのソースはアース端子に接続され、そのドレイン
は第２のＮ型MOSトランジスタのソースに接続されてい
ることが好ましい。このスイッチがＰ型MOSトランジス
タで行われ、このトランジスタのソースはVccに接続さ
れ、そのゲートはアース端子に接続され、そのドレイン
は第２のＮ型MOSトランジスタのドレインに接続されて
いる。スイッチを構成するＰ型MOSトランジスタのチャ
ネル幅W/チャネル長さＬの比が１より小さく、第２のＮ
型MOSトランジスタのW/Lの比が１より大きい。
スイッチが第１のＰ型MOSトランジスタおよび第２の
Ｐ型MOSトランジスタで行われ、第１のＰ型MOSトランジ
スタのソースはVccに接続され、そのゲートはインバー
ターの出力に接続され、そのドレインはインバーターの
入力に接続され、このインバーターの入力は第２のＮ型
MOSトランジスタのドレインに接続され、第２のＰ型MOS
トランジスタは第１のＰ型MOSトランジスタと並列に取
付けられ、そのゲートは装置を初期化する信号を受け
る。
本発明のその他の特徴及び利点は、添付図面を参照し
て行う以下の様々な実施例の説明によってより明らかと
なろう。
分かり易くするために、同一構成要素には、同じ参照
番号を付けた。
実施例 本発明によるMOS技術の高圧レベル検出回路は、第１
図に示すように、電圧源１、高圧レベルVccが所定のし
きい値を越えると切り換わる出力論理レベルを出力する
手段２及び、必要に応じてインバータＩを備える。より
詳しく言えば、電圧源１は、直列接続されたｎ個のＰ型
MOSトランジスタTP1、TP2、TP3・・・TPnと１個のＮ型M
OSトランジスタTN1を備える。Ｐ型MOSトランジスタの数
は、第１の高圧レベルが検出される電圧Vccに応じて、
第２に種々のトランジスタのしきい値電圧に応じて、選
択される。
さらに詳細には、Ｐ型MOSトランジスタTP1は、ソース
が電圧Vccに、ドレインがＰ型MOSトランジスタTP2に接
続されるように、接続されている。そのＰ型MOSトラン
ジスタTP2のドレインは、Ｐ型MOSトランジスタTP3のソ
ースに接続されており、以下同様である。Ｐ型MOSトラ
ンジスタTPnのドレインは、電圧源の出力端子であるノ
ードＡに接続されている。また、Ｐ型MOSトランジスタT
P1からTPnのゲートは、各々、対応するトランジスタの
ドレインに接続されている。本発明によると、Ｐ型MOS
トランジスタTP1からTPnは、各々、互いに分離されたＮ
型のウェル内に形成されており、そのウェルは、各々、
対応するＰ型MOSトランジスタのソースに接続されてい
る。従って、Ｐ型MOSトランジスタのしきい値電圧は、
基板の効果、すなわち電圧／基板電圧に応じたしきい値
電圧における変動が除去されるので、正確に決定するこ
とができる。また、電圧源はＮ型トランジスタTN1を備
える。このトランジスタのソースは低電圧Vssすなわち
アースに、ドレインは出力ノードＡに接続されている。
このＰ型MOSトランジスタTP1からTPnのしきい値電圧
は、同じであることが好ましい。
この場合、ノードＡの電圧は、Vcc＜ｎ・VTR＋VTN
（トランジスタTN1とTP1がオフ）ならばVssとVTNの間に
あり、Vcc＞ｎ・VTP＋VTNならばVcc−ｎ・VTPに等し
い。但し、VTPはＰ型トランジスタのしきい値電圧を示
し、VTNはＮ型トランジスタのしきい値電圧を示す。
この電圧源１は、第１のＮ型トランジスタTN2を備え
る手段２に接続されている。そのソースは第２のＮ型MO
SトランジスタTN3を介して低電圧すなわちアースに接続
されており、そのＮ型MOSトランジスタTN3のゲートはVc
cに接続されている。従って、このＮ型MOSトランジスタ
TN3は、常にオン状態である。また、トランジスタTN2の
ドレインはＰ型MOSトランジスタTP0のドレインに接続さ
れており、そのＰ型MOSトランジスタTP0のソースは電圧
Vccに、ゲートは低電圧すなわちアースに接続されてい
る。トランジスタTP0とTN2の間のノードＢは、手段２の
出力端子として働く。第１図に示すように、ノードＢは
インバータＩに接続されており、検出回路の出力信号は
インバータ出力端子Ｃで出力される。第１図に示した検
出回路の操作態様を以下に説明する。
第１図に示した回路では、ｎ・VTP＋VTNに等しい電圧
Vccを検出することができる。電圧VccがVTP＋VTNより低
い時、どこにも電流は流れない。ノードＡの電圧は、VN
より低い。すなわち、Ｎ型MOSトランジスタTN1のしきい
値電圧より低い。従って、トランジスタTN2は、オフに
なる。さらに、ノードＢはVccにある。これは、ゲート
がアースに接続されているトランジスタTP0が導通であ
り、電圧VccをノードＢに印加するからである。また、
ゲートが電圧Vccを受けるトランジスタTN3も導通であ
り、電流が流れるとすぐにソース電圧を上げることによ
ってトランジスタTN2が導通になるのを防ぐ。
電圧Vccがｎ・VTP＋VTNを越えると、ノードＡの電圧
は上がり、続いてVccが上がる。この時、トランジスタT
N2はオンになり、ノードＢをVssにする。トランジスタT
N2のW/Lの比は１より極めて大きくように設計されてお
り、一方トランジスタTP0のW/Lの比は１より極めて小さ
いので、このようにトランジスタTN2が導通になると、
ノードＢの電圧はVssになる。例えば、２ミクロンＣ−M
OS技術では、Ｐ型MOSトランジスタTP0のW/L比は2/25で
あり、一方、Ｎ型MOSトランジスタTN2のW/L比は10/2で
ある。ノードＢがVss（すなわち、論理状態「０」）に
ある時、インバータＩの出力端子Ｃに論理状態「１」、
すなわち回路をオフにするのに使用される検出信号が出
力される。
第２図に示した回路は、ｎ・VTP＋VTNより大きい値の
電圧Vccが検出されるとすぐにＰ型MOSトランジスタTP0
をオフにするために使用される。この時、インバータＩ
は高圧レベル検出回路の必須の部品であり、トランジス
タTP0に代わりに使用されているＰ型MOSトランジスタTP
5は、低電圧すなわちアースに接続されるのに代わっ
て、出力端子Ｃに接続されている。しかし、この装置を
初期設定するためには、Ｐ型MOSトランジスタTP6が使用
されている。このトランジスタTP6のソースは電圧Vcc
に、ドレインはノードＢに、ゲートはリセット信号Ｒを
受けるように接続されている。このトランジスタTP6
は、検出回路が作動始めると、ノードＢを電圧Vccに決
定するのに使用される。次に、ノードＢがVssになると
すぐに、インバータ出力端子Ｃのレベルは論理状態
「１」になる。従って、トランジスタTP5をオフにし、
ノードＢの電圧をVssに保つ。
第１図及び第２図を参照して説明した回路は、以下の
ような多くに利点を備える： −検出電圧が、Ｖ＝（ｎ・VTP＋VTN）±10％である。従
って、安定度が高い製造方法を利用すると、Ｐ型MOSト
ランジスタもしくはＮ型MOSトランジスタのしきい値電
圧は常に高い精度で制御される。
−電圧Vccが所定のしきい値を越えたことが検出される
まで、回路の静的消費が無い。通常の操作では、上記の
回路は使用されないが、自動現金支払い機で、安全装置
として使用される。
【図面の簡単な説明】
第１図は、本発明による検出回路の第１の実施例の回路
図であり； 第２図は、本発明による検出回路の第２の実施例の回路
図である。 （主な参照番号） １……電圧源 ２……出力論理レベルを出力する手段 TP1、TP2・・・TPn……Ｐ型MOSトランジスタ TN1、TN2・・・TNn……Ｎ型MOSトランジスタ Ｉ……インバータ、Ａ、Ｂ……ノード Ｃ……インバータの出力
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−65068（ＪＰ，Ａ) 特開 昭58−190775（ＪＰ，Ａ) 特開 昭59−90951（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 19/00 - 19/32

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】供給電圧Vccを受ける端子とアース端子と
    の間に直列に配置された第１のＮ型MOSトランジスタ（T
    N1）と参照電圧源とからなる、基板上にMOS技術で作ら
    れた回路の供給電圧Vccの高圧レベルを検出する装置に
    おいて、 参照電圧源がｎ個のＰ型MOSトランジスタ（TP1〜TPn）
    で構成され、各Ｐ型MOSトランジスタは互いに分離され
    たＮ型ウエル内に形成され、各ウエルは対応するトラン
    ジスタのソースと接続され、各トランジスターのゲート
    およびドレインが、互いに接続されていることを特徴と
    する装置。
  2. 【請求項２】第２のＮ型MOSトランジスタ（TN2）を備
    え、そのゲートは第１のＮ型MOSトランジスタと参照電
    圧源との接続部に接続され、そのソースは電流が上昇し
    た時に電圧を上昇させる手段（TN3）を介してアース端
    子に接続され、そのドレインはスイッチ（TPO、TP5、TP
    6）を介して供給電圧Vccに接続され、ドレインの出力が
    装置の出力となる請求項１に記載の装置。
  3. 【請求項３】第２のＮ型MOSトランジスタ（TN2）のソー
    スの電圧を上昇させる手段が第３のＮ型MOSトランジス
    タ（TN3）で構成され、このトランジスタ（TN3）のゲー
    トはVccに接続され、そのソースはアース端子に接続さ
    れ、そのドレインは第２のＮ型MOSトランジスタのソー
    スに接続されている請求項２に記載の装置。
  4. 【請求項４】スイッチがＰ型MOSトランジスタ（TP0）で
    行われ、このトランジスタ（TP0）のソースはVccに接続
    され、そのゲートはアース端子に接続され、そのドレイ
    ンは第２のＮ型MOSトランジスタのドレインに接続され
    ている請求項２に記載の装置。
  5. 【請求項５】スイッチを構成するＰ型MOSトランジスタ
    （TP0）のチャネル幅W/チャネル長さＬの比が１より小
    さく、第２のＮ型MOSトランジスタのW/Lの比が１より大
    きい請求項４に記載の装置。
  6. 【請求項６】Ｐ型MOSトランジスタのW/L＝2/25で、第２
    のＮ型MOSトランジスタでのW/L＝10/2である請求項５に
    記載の装置。
  7. 【請求項７】スイッチが、第１のＰ型MOSトランジスタ
    （TP5）および第２のＰ型MOSトランジスタ（TP6）で行
    われ、第１のＰ型MOSトランジスタ（TP5）のソースはVc
    cに接続され、そのゲートはインバーターの出力に接続
    され、そのドレインはインバーターの入力に接続され、
    このインバーターの入力は第２のＮ型MOSトランジスタ
    （TN2）のドレインに接続され、第２のＰ型MOSトランジ
    スタ（TP6）は第１のＰ型MOSトランジスタ（TP5）と並
    列に取付けられ、そのゲートは装置を初期化する信号を
    受ける、請求項２に記載の装置。
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