KR100232272B1

KR100232272B1 - 복수의 데이타를 동시에 출력하기 위한 다중 비트 라인 구조를 갖는 싱글-칩 메모리 시스템

Info

Publication number: KR100232272B1
Application number: KR1019970006852A
Authority: KR
Inventors: 요시후미 오까무라
Original assignee: 가네꼬 히사시; 닛본덴기 가부시키가이샤
Priority date: 1996-02-28
Filing date: 1997-02-28
Publication date: 1999-12-01
Also published as: EP0809251A2; EP0809251A3; KR970063249A; JP3008843B2; US5784324A; TW374924B; JPH09231759A

Abstract

메모리 시스템을 작게 만들기 위해서, 메모리 시스템은 복수의 비트 라인쌍을 갖는 복수의 메모리 셀 어레이, 대응하는 비트 라인쌍의 데이타를 증폭시키기 위한 복수의 제1데이타 증폭기, 기준 전압 레벨을 출력하기 위한 기준 전압 회로, 및 대응하는 제1데이타 증폭기의 출력 및 기준 전압 레벨을 수신하며, 대응하는 제1데이타 증폭기의 출력과 기준 전압 레벨 사이에서 어느 전압 레벨이 높은 지를 판단하며, 높은 전압 레벨을 증폭하기 위한 복수의 제2증폭기를 포함한다.

Description

복수의 데이타를 동시에 출력하기 위한 다중 비트 라인 구조를 갖는 싱글-칩 메모리 시스템

본 발명은 일반적으로 다중 비트 라인 구조를 갖는 메모리 시스템에 관한 것으로, 특히 복수의 메모리 어레이로부터 복수의 데이타를 동시에 출력하기 위한 장치를 갖는 메모리 시스템에 관한 것이다.

“다중 비트라인” 구조를 갖는 메모리 시스템은 예를 들어, 디스플레이(예를 들면, 모니터) 내에 그래픽스를 디스플레이하기 위해, 전형적으로 사용된다. 동적 랜덤 액세스 메모리(DRAM)에 있어서, 현재 16-비트 라인 구조(“X16” 구조)가 전형적으로 사용되지만, 장래에는 32-비트 구조(“32” 구조)가 바람직할 수도 있다.

제1도는 다중 비트 라인 구조를 갖는 종래의 (예를 들면, 종래 기술은 아니지만 관련 기술인) 싱글-칩 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 복수의 메모리 셀 어레이 m1-mJ(여기서, J는 2보다 큰 정수이고, J는 X16인 경우에 16이며, X32인 경우에는 32)를 포함하며, 이들 각각은 I개의 비트 라인쌍을 가진다(여기서, I는 2보다 큰 정수임). 따라서, 센스 증폭기 SAj1-SAji(여기서, j 및 i는 정수이고, 1≤j≤J, 1 i≤i)는 메모리 셀 어레이 mj로부터의 데이타를 증폭시키기 위해 메모리 셀 어레이 mj(여기서, j는 정수이고, 1≤j≤J)의 비트 라인쌍에 각각 접속된다. 예를 들어, 센스 증폭기 SAl1-SAlI는 메모리 셀 어레이 m1의 비트 라인쌍에 각각 접속된다.

각각의 센스 증폭기는 대응하는 라인쌍 RBTi 및 RBNi(여기서, i는 정수이며, 1 i≤i)에 증폭된 데이타를 각각 출력한다. 예를 들어, 센스 증폭기 SAJ1은 하이 레벨 신호(예를 들면, “1”) 및 로우 레벨 신호(예를 들면, “0”)를 라인 RBT1 및 라인 RBN1에 각각 출력한다.

복수의 제1데이타 증폭기(30)은 라인쌍 RBTi 및 RBNi 상의 대응 신호를 각각 수신하고, 대응하는 제1활성 신호 R1Pi(여기서, i는 정수이며, 1〈 i≤I)에 응답하여 이들 신호들을 증폭시키며, 대응하는 라인쌍 RWBTj 및 RWBNj(여기서, j는 정수이며, 1 〈i≤I)에 증폭된 데이타를 출력한다. 제1데이타 증폭기(30) 각각은 대응하는 제1활성 신호 R1Pi가 활성 레벨(예를 들면, “1”)을 가질 때 활성화되고, 대응하는 제1활성 신호 R1Pi가 비활성 레벨(예를 들면, “0”)을 가질 때 비활성화된다.

라인쌍 RWBTj 및 RWBNj는 P-형 금속 산화물 반도체(MOS) 트랜지스터 P1 및 P2에 의해 프리차지되고, 이들 라인은 기생 캐패시턴스 C를 갖는다.

신호 발생기(4)는 칩(100)의 외부 디바이스(예를 들면, 제1도에 도시되지 않은 외부 중앙 처리 장치)로부터 어드레스 신호를 수신하고, 복수의 제2활성 신호 AS1-ASI(여기서, I는 2보다 큰 정수)들 중 하나를 어드레스 신호에 대응하는 비활성 레벨(예를 들면, “0”)으로부터 활성 레벨(예를 들면, “1”)로 변환시킨다. 신호 발생기(4)는 또한 제3활성 신호 CS를 신호 발생기(4)가 어드레스 신호를 수신할 때 비활성 레벨(예를 들면, “0”)으로부터 활성 레벨(예를 들면, “1”)로 변환시킨다.

복수의 제1제어기(5)는 제1활성 신호 R1P1-R1PI 중 대응하는 신호를 제2활성 신호 AS1-ASI 중 대응하는 신호가 비활성 레벨로부터 활성 레벨로 변환될 때 비활성 레벨(예를 들면, “0”)으로부터 활성 레벨(예를 들면, “1”)로 각각 변환시킨다.

복수의 제2데이타 증폭기(6)은 대응하는 라인쌍 RWBTj-RWBNj 상의 신호를 수신 및 비교하여, 라인 RWBTj 및 RWBNj 중 어느 라인이 고전압 레벨을 갖는 지를 검출한다. 그 다음, 제2데이타 증폭기(6)는 고전압 레벨을 제1기준전압(예를 들면, V㏄)로 변환하고, 저전압 레벨을 제2기준 전압(예를 들면, 접지 레벨)로 변환한다.

예를 들어, 제4활성 신호 R2P가 활성 레벨(예를 들면, “1”)을 가질 때 라인 RWBTj의 전압 레벨이 라인 RWBNj의 전압 레벨보다 높은 경우, 제2데이타 증폭기(6)은 라인 RWBTj의 전압 레벨을 제1기준 전압(V㏄)로 변환하고, 라인 RWBNj의 전압 레벨을 제2기준 전압(접지 레벨)로 변환한다. 그 다음, 제2데이타 증폭기(6)은 라인 RWBTj에 대응하는 라인 RDTj에 제1기준 전압 레벨을 출력하고, 라인 RWBNj에 대응하는 라인 RDNj에 제2기준 전압을 출력한다.

제2제어기(7)은 제3활성 신호 CS가 활성 레벨로 변환될 때 제4활성 신호 R2P를 비활성 레벨(예를 들면, “0”)으로부터 활성 레벨(예를 들면, “1”)로 변환시킨다.

N-형 MOS 트랜지스터 N30 및 N31을 각각 포함하는 복수의 버퍼(8)은 대응하는 신호 RDTj 및 RDNj를 수신하고, 신호 DQj를 출력 단자(참조번호 없음)에 출력한다(여기서, j는 정수이며 1〈j≤J).

제1데이타 증폭기(30)으로 돌아가면, 각각의 제1데이타 증폭기(30)은 라인쌍 RBTi 및 RBNi에 접속되며 제1활성 신호 R1Pi에 응답하여 활성화되는 차동 증폭기(31)을 포함한다. 인버터 INV1은 제1활성 신호 R1Pi를 반전시킨다. N-형 MOS 트랜지스터 N11은 라인 RBTi와 RBNi 사이에 소스-드레인 경로를 가지며, N-형 MOS 트랜지스터 N12는 라인 RBNi와 기준 전압(예를 들면, V㏄) 사이에 소스-드레인 경로를 가지며, N-형 MOS 트랜지스터 N13은 라인 RBTi와 제1기준 전압 사이에 소스-드레인 경로를 가진다.

N-형 MOS 트랜지스터 N1의 드레인은 라인 RWBTj에 접속된다. N-형 MOS 트랜지스터 N3의 소스는 제2 기준 전압(예를 들면, 접지)에 접속되고 드레인은 N-형 MOS 트랜지스터 N1의 소스에 접속된다.

N-형 MOS 트랜지스터 N5의 드레인은 라인 RWBNj에 접속된다. N-형 MOS 트랜지스터 N6의 소스는 제2기준 전압에 접속되고 드레인은 N-형 MOS 트랜지스터 N5의 소스에 접속된다.

MOS 트랜지스터 N11, N12 및 N13의 게이트들은 인버터 INV1의 출력에 접속된다. MOS 트랜지스터 N3 및 N6의 게이트들은 인버터 INV1의 출력에 접속된다. MOS 트랜지스터 N1의 게이트는 라인 RBNi에 접속되고, MOS 트랜지스터 N5의 게이트는 라인 RBTi에 접속된다.

제2도는 메모리 셀 어레이 m1-mJ로부터 데이타를 판독하는 동작을 설명하기 위한 타이밍도이다.

먼저, 라인쌍 RWBTj 및 RWBNj는 제1전압 레벨 V㏄로 프리차지되고, 라인쌍 RBTi 및 RBNi는 제2전압 레벨(V㏄-VTN)으로 프리차지된다. VTN은 MOS 트랜지스터 N12 및 N13의 임계 전압 레벨이다.

신호 발생기(4)가 어드레스 신호를 수신하면, 신호 발생기(4)는 제2활성 신호 AS1-ASI의 대응하는 신호를 활성 레벨로 변환시킨다. 이 예에서, 제2활성 신호 AS1은 활성 레벨로 변한다. 따라서, 제1제어기(5)는 제1활성 신호 R1PI를 제2도에 도시된 바와 같이, 활성 레벨로 변환시킨다.

메모리 셀 어레이 m1-mJ는 또한 어드레스 신호(제1도에 도시안됨)를 각각 수신하고 대응하는 데이타를 출력한다. 따라서, 센스 증폭기 SA11-SAJ1들은 대응하는 데이타를 각각 증폭시키고 이 데이타를 대응하는 라인쌍 RBT1 및 RBN1에 출력한다.

라인쌍 RBT1 및 RBN1에 접속된 제1데이타 증폭기(30)은 제1활성 신호 R1P1이 활성 레벨로 변하기 때문에 활성화된다. 따라서, 제1데이타 증폭기(30)들은 제2도에 도시된 바와 같이, 증폭된 데이타를 대응하는 라인쌍 RWBTj 및 RWBNj에 각각 출력한다.

제2제어기(7)은 제4활성 신호 R2P를 제2도에 도시된 바와 같이, 활성 레벨로 변환시키는데, 그 이유는 신호 발생기(4)가 제3활성 신호 CS를 활성 레벨로 변환시키기 때문이다. 따라서, 제2도에 도시된 바와 같이, 제2데이타 증폭기(6)들은 각각 활성화되고, 대응하는 라인쌍 RWBTj 및 RWBNj 상의 데이타를 증폭시키며, 데이타를 대응하는 라인쌍 RDTj 및 RDNj에 출력한다.

따라서, 메모리 디바이스(100)은 어드레스 신호를 수신할 때 동시에 J개의 데이타를 출력한다(여기서, J는 “X16” 구조에 있어서 16이다).

그러나, 라인 RWBT1-TWBTJ 및 RWBN1-RWBNJ의 수는 디바이스(100)의 출력 데이타의 수인 J의 2배이다(2×J). 따라서, 이는 디바이스(100)를 작게 및 좀 더 콤팩트하게 만들기가 어렵다.

상기 제1종래의 디바이스와는 반대로, 라인의 수는 액세스 속도가 사소한 경우에는 감소될 수도 있다. 예를 들어, 제3도는 제1종래의 디바이스에 비해 라인의 수가 감소된 다른 종래의(예를 들면, 종래 기술은 아니지만 관련 기술인) 싱글-칩 메모리 디바이스를 도시한다. 제1도에서와 동일한 제3도의 부분은 제1도에서와 동일한 참조 번호가 붙여지고, 간략화를 위해 이들에 대한 설명은 다음의 설명에서 생략된다.

이 디바이스에서, 데이타 증폭기(300)은 대응하는 제1활성 신호 R1Pi가 활성레벨로 변할 때 활성화되고, 대응하는 라인쌍 RBTi 및 RBNi 상의 데이타를 증폭시키며, 이 증폭된 데이타를 대응하는 라인 RWBj에 출력한다. 이러한 구성으로, 라인 RWB1-RWB의 수는 제1도에 도시된 디바이스의 라인 수의 1/2이다.

그러나, 제4도에 도시된 바와 같이, 제1데이타 증폭기가 라인 RWBj의 레벨을 접지 레벨에서 제1전압 레벨 V㏄로 변환해야 하기 때문에 대응하는 라인 RWBj를 충전시키는데 상대적으로 긴 시간이 필요하다. 따라서, 액세스 타이밍 T2는 제1도에 도시된 디바이스(100)의 타이밍 T1보다 늦다.

따라서, 상기 종래 시스템 둘다는 문제점을 갖는다. 특히, 제1종래 시스템은 충분한 액세스 시간을 갖지만, 커서 다루기가 힘들다. 제2종래 시스템은 작고 콤팩트하지만, 액세스 시간이 충분하지 않다.

종래 메모리 시스템의 상기 문제점을 비추어 보면, 본 발명의 목적은 “다중 비트 라인” 구조를 갖는 개량된 메모리 시스템을 제공하는 것이다.

본 발명의 다른 목적은 메모리 셀 어레이로부터의 데이타를 증폭시키기 위한 개량된 증폭기를 제공하는 것이다.

본 발명의 또 다른 목적은 메모리 어레이로부터의 데이타를 증폭시키는 증폭기와 이 증폭기를 활성화시키기 위한 제어기의 배치를 제공하는 것이다.

제1특징에서, 본 발명에 따른 메모리 시스템은 복수의 비트 라인쌍을 갖는 복수의 메모리 셀 어레이, 이 복수의 메모리 셀 어레이에 대응하는 복수의 제1버스 라인, 대응하는 비트 라인쌍의 데이타를 각각 증폭시키고 이 증폭된 데이타를 제1버스 라인들 중 대응하는 버스 라인들에 출력하기 위한 복수의 제1데이타 증폭기, 기준 전압 레벨을 기준 버스 라인에 출력하기 위한 기준 전압 회로, 및 제1버스 라인들 중 대응하는 버스 라인들 및 기준 버스 라인에 접속되어, 대응하는 제1데이타 증폭기의 출력 및 기준 전압 레벨을 수신하고, 대응하는 제1데이타 증폭기의 출력과 기준 전압 레벨 사이에서 어느 전압 레벨이 더 높은 지를 판정하며, 더 높은 전압 레벨을 증폭시키기 위한 복수의 제2데이타 증폭기를 포함한다.

본 발명의 유일하고 복잡한 구조로 인해, 모든 제2데이타 증폭기는 기준 전압 회로의 출력을 수신한다. 따라서, 종래 메모리 시스템에 비해, 버스 라인의 수는 감소될 수 있고 시스템 사이즈는 작게 만들어질 수 있다. 더구나, 본 발명의 메모리 시스템은 제2데이타 증폭기가 기준 전압 회로와 제1데이타 증폭기의 출력들의 전압 레벨들을 서로 비교하기 때문에 데이타를 빠르게 출력할 수 있다. 따라서, 제1데이타 증폭기의 출력은 접지 레벨에서 제1전압 레벨 V㏄로 변환될 필요가 없으며, 작은 진폭을 가질 수 있다.

제1도는 제1관련 메모리 디바이스를 도시하는 도면.

제2도는 제1도의 디바이스(100) 내의 신호 타이밍을 도시하는 타이밍도.

제3도는 제2관련 메모리 디바이스를 도시하는 도면.

제4도는 제3도의 디바이스 내의 신호 타이밍을 도시하는 타이밍도.

제5도는 본 발명에 따른 메모리 시스템(1000)을 도시하는 도면.

제6도는 본 발명에 따른 제5도의 디바이스(1000) 내의 신호 타이밍을 도시하는 타이밍도.

제7도는 본 발명에 따른 싱글-칩(2000) 상에 중앙 처리 장치(CPU)을 갖는 메모리 시스템을 도시하는 도면.

제8도는 본 발명에 따른 싱글-칩(1000)(2000) 상의 장치의 제1배치를 도시하는 회로도.

제9도는 본 발명에 따른 싱글-칩(1000)(2000) 상의 장치의 제2배치를 도시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

5 : 제1제어기 6 : 제2데이타 증폭기

7 : 제2제어기 8 : 버퍼

9 : 기준 전압 회로 10 : 기준 제어기

31 : 차동 증폭기 1000 : 싱글-칩 메모리 디바이스

1001 : CPU 2000 : 싱글-칩 메모리 시스템

2001 : 온-보드 CPU 3000 : 제1데이타 증폭기

이제, 도면, 특히 제5도를 참조하면, 싱글-칩 반도체 메모리 시스템은 본 발명의 제1실시예에 따른 “다중 비트 라인” 구조를 갖는다. 제1도에서와 동일한 제5도의 부분은 제1도에서와 동일한 참조 번호가 붙여지고, 간략화를 위해 이들에 대한 설명은 다음의 설명에서 생략된다.

제5도는 싱글-칩 메모리 디바이스(1000) 및 이 메모리 디바이스(1000)을 제어하기 위한 외부 중앙 처리 장치(CPU; 1001)을 도시한다. CPU(1001)은 어드레스 신호를 출력하고, 디바이스(1000)으로부터의 데이타를 사용하여 명령을 실행한다.

메모리 디바이스(1000)은 대응하는 라인쌍 RBTi 및 RBNi 상의 신호를 각각 수신하고, 이들 신호를 상세히 논의될 제1제어기(5)에 의해 출력된 대응하는 제1활성 신호 R1Pi(여기서, i는 정수이며, 1 〈i≤I)에 응답하여 증폭시키며, 이 증폭된 데이타를 대응하는 라인 RWBTj(여기서, j는 정수이며, 1〈jj≤J)에 출력하기 위한 복수의 제1데이타 증폭기(3000)를 포함한다.

라인 RWBT1-RWBTJ는 P-형 MOS 트랜지스터 P1에 의해 프리차지되고, 이들 라인은 기생 캐패시턴스 C를 갖는다. 라인 RWBR은 제1도에 도시된 바와 같이, 라인 RWBN1-RWBNJ 대신에 제2데이타 증폭기(6)들 각각에 접속된다. 후술하는 바와 같이, 그러한 접속은 동작을 신속하게 하기 위해서 제2데이타 증폭기(6)로 하여금, 제1데이타 증폭기(3000)의 출력의 전압 레벨과 기준 전압 회로(9)의 출력의 전압 레벨과 비교하게 된다.

기준 전압 회로(9)는 제5활성 신호 R1PR이 비활성 레벨(예를 들면, “0”)으로부터 활성 레벨(예를 들면, “1”)을 가질 때 라인 RWBR 상의 신호를 기준 전압 레벨로 변환한다.

기준 전압 회로(9)는 제1기준 전압(예를 들면, V㏄)과 라인 RWBR 사이에 소스-드레인 경로를 갖는 N-형 MOS 트랜지스터 N91을 포함하며, 게이트는 제2 기준 전압(예를 들면, 접지 레벨)에 접속된다. N-형 MOS 트랜지스터 N92의 드레인은 라인 RWBR에 접속되고, N-형 MOS 트랜지스터 N93의 드레인은 N-형 MOS 트랜지스터 N92의 소스에 접속된다. N-형 MOS 트랜지스터 N93의 소스는 제2기준 전압에 접속된다. N-형 MOS 트랜지스터 N4는 제1기준 전압과 N-형 MOS 트랜지스터 N92의 게이트 사이에 소스-드레인 경로를 가지며, N-형 MOS 트랜지스터 N4의 게이트는 제1기준 전압에 접속된다. N-형 MOS 트랜지스터 N93의 게이트는 라인 R1PR에 접속된다.

기준 제어기(10)는 제3활성 신호 CS가 활성 레벨로 변환될 때 제5활성 신호 R1PR을 비활성 레벨(예를 들면, “0”)로부터 활성 레벨(예를 들면, “1”)로 변환시킨다.

제1데이타 증폭기(3000)들 각각은 대응하는 제1활성 신호 R1Pi가 활성 레벨(예를 들면, “1”)을 가질 때 활성화되고, 대응하는 제1활성 신호 R1Pi가 비활성 레벨(예를 들면, “0”)을 가질 때 비활성화된다.

제1데이타 증폭기(3000)들 각각은 라인쌍 RBTi 및 RBNi에 접속되어 대응하는 제1활성 신호 R1Pi에 응답하여 활성화되는 차동 증폭기(31)을 포함한다. 인버터 INV1은 대응하는 제1활성 신호 R1Pi를 반전시킨다. N-형 MOS 트랜지스터 N11은 라인 RBTi와 RBNi 사이에 소스-드레인 경로를 가지며, N-형 MOS 트랜지스터 N12는 라인 RBNi와 제1기준 전압(예를 들면, V㏄) 사이에 소스-드레인 경로를 가지며, N-형 MOS 트랜지스터 N13은 라인 RBTi와 제1기준 전압 사이에 소스-드레인 경로를 갖는다.

N-형 MOS 트랜지스터 N1의 드레인은 대응하는 라인 RWBTj에 접속된다. N-형 MOS 트랜지스터 N3의 소스는 제2기준 전압(예를 들면, 접지 레벨)에 접속되며, N-형 MOS 트랜지스터 N3의 드레인은 N-형 MOS 트랜지스터 N1의 소스에 접속된다.

N-형 MOS 트랜지스터 N2의 드레인 및 소스는 제2기준 전압에 접속된다. N-형 MOS 트랜지스터 N11, N12 및 N13의 게이트들은 인버터 INV1의 출력에 접속된다. N-형 MOS 트랜지스터 N3의 게이트는 인버터 INV1의 입력에 접속된다. N-형 MOS 트랜지스터 N2의 게이트는 대응하는 라인 RBTi에 접속되고, N-형 MOS 트랜지스터 N1의 게이트는 대응하는 라인 RBNi에 접속된다. N-형 MOS 트랜지스터 N2는 라인 RBNi와 라인 RBTi 사이의 기생 캐패시턴스를 조정하는데 사용된다.

제6도는 메모리 셀 어레이 m1-mJ로부터 데이타를 판독하는 동작을 설명하기 위한 타이밍도이다.

먼저, 라인 RWBT1-RWBTJ는 전압 레벨 V㏄로 프리차지되고, 라인쌍 RBTi 및 RBNi는 전압 레벨(V㏄-VTN)으로 프리차지된다. VTN은 MOS 트랜지스터 N12 및 N13의 임계 전압 레벨이다.

신호 발생기(4)가 어드레스 신호를 수신하면, 신호 발생기(4)는 제2활성 신호 AS1-ASI의 대응하는 신호를 활성 레벨로 변환시킨다. 이 예에서, 제2활성 신호 AS1은 활성 레벨로 변하지만, 본 명세서를 전체로 취하는 본 분야에 통상의 지식을 가진 자에 의해 알려진 바와 같이, 물론 다른(예를 들면, 반대) 로직이 적절히 변형되어 사용될 수 있다. 따라서, 제1제어기(5)는 제1활성 신호 R1P1을 제6도에 도시된 바와 같이, 활성 레벨로 변환(및 출력)한다. 이 시점에서, 기준 제어기(10)은 제5활성 신호 R1P1을 제6도에 도시된 바와 같이, 제1활성 신호 R1P1과 동기되는 활성 레벨로 변환(및 출력)한다.

메모리 셀 어레이 m1-mJ는 또한 어드레스 신호(제5도에 도시안됨)를 각각 수신하고 대응하는 데이타를 출력한다. 예를 들어, 데이타는 한쌍의 “참”(예를 들면, “1”) 및 “부정”(예를 들면, “0”) 데이타이다. 따라서, 센스 증폭기 SA11-SAJ1들은 대응하는 데이타를 각각 증폭시키고 이 데이타를 대응하는 라인쌍 RBT1 및 RBN1에 출력한다.

라인쌍 RBT1 및 RBN1에 접속된 제1데이타 증폭기(3000)은 제1활성 신호 R1P1이 활성 레벨로 변하기 때문에 활성화된다. 따라서, 제1데이타 증폭기(3000)들은 제6도에 도시된 바와 같이, 증폭된 데이타를 대응하는 라인쌍 RWBTj에 각각 출력한다.

제2제어기(7)은 제4활성 신호 R2P를 제6도에 도시된 바와 같이, 활성 레벨로 변환시키는데, 그 이유는 신호 발생기(4)가 제3활성 신호 CS(제6도에 도시안됨)를 활성 레벨로 변환시키기 때문에, 따라서, 제6도에 도시된 바와 같이, 제2데이타 증폭기(6)들은 각각 활성화되고, 대응하는 라인쌍 RWBTj 및 RWBR 상의 데이타를 증폭시키며, 데이타를 대응하는 라인쌍 RDTj 및 RDNj에 출력한다.

따라서, 메모리 디바이스(1000)은 CPU(1001)로부터 어드레스 신호를 수신할 때 동시에 J개의 데이타를 출력한다(여기서, J는 “X16” 구조에 있어서 16이다).

이 실시예에서, 차동 증폭기(31)은 활성화될 때 라인쌍 RBTi 및 RBNi의 밸런스 전압 레벨 REF가 라인쌍 RBTi와 RBNi 사이의 중간 전압 레벨이 되도록 디자인된다.

상술한 바와 같이, 칩(1000)은 제1도에 도시된 관련 기술의 디바이스의 것보다 라인 수가 약 1/2이다. 따라서, 칩은 제1도에 도시된 관련 기술의 디바이스보다 작게 만들어질 수 있다.

더구나, 데이타는 제3도에 도시된 관련 기술의 시스템보다 빠르게 출력될 수 있는데, 그 이유는 제3도의 시스템에서와 같이, 제1데이타 증폭기(3000)이 작은 진폭의 신호를 출력할 수 있고 큰 진폭의 신호를 접지로부터 V㏄로 출력할 수 없기 때문이다.

또한, 디바이스(1000)은 노이즈가 작은데, 그 이유는 기준 회로(9)가 제1데이타 증폭기(3000)의 구성과 유사하기 때문에, 예를 들어, 라인 RWBR이 소정의 기준 전압에 접속되면, 라인 RWBR의 전압 레벨은 노이즈가 발생할 때 변한다. 따라서, 그러한 경우에, 제2데이타 증폭기(6)은 신호가 실제로 “부정”일 때 라인 RWBTj 상의 신호가 “참”인 것으로 잘못 인식하게 된다. 그러나, 본 발명의 제1실시예에서 라인 RWBTj 및 라인 RWBR의 전압 레벨은 유사하게 시프트되는데, 그 이유는 기준 회로(9)가 제1데이타 증폭기(3000)와 유사한 구성을 갖기 때문이다. 따라서, 제2데이타 증폭기(6)은 라인 RWBTj의 레벨을 정확히 인식한다.

제7도는 온-보드 CPU(2001)을 갖는 싱글-칩 메모리 시스템(2000)을 도시한다. CPU(2001)은 입력 단자(도시안됨)로부터 명령을 수신하고, 복수의 버퍼(8)로부터의 데이타를 이용하여 명령을 실행한다. CPU(2001)은 어드레스 신호를 신호 발생기(4) 및 복수의 메모리 셀 어레이 m1-mJ에 출력한다. 본 발명의 제1양호한 실시예에서, 칩(2000)은 복수의 버퍼(8)의 데이타를 복수의 단자(참조번호 없음)을 사용하여 칩(2000)의 외부 디바이스에 출력한다.

제8도는 칩(1000) (또는 2000) 중 어느 하나 상에 채택될 수 있는 “X16” 구조의 배치를 도시한다. 전형적으로, 관련 구조에서 “미러” 구조는 제8도에 도시된 바와 같이, 8개의 버퍼(8)이 제1측에 위치하고 다른 8개의 버퍼(8)이 제2측에 위치하는 것으로 형성된다.

그러나, 이 경우, 라인 RWBR은 라인 RWBTj보다 길다. 따라서, 라인 RWBR의 기생 캐패시턴스 CR은 라인 RWBTj의 기생 캐패시턴스 C보다 크다. 따라서, 기생 캐패시턴스 CR이 기생 캐패시턴스 C보다 큰 경우에 라인 RWBR을 기준 레벨 REF1로 변환시키는데는 비교적 긴 시간이 필요하다. 따라서, 이 경우, 제8도의 배치는 양호하게 재설계된다.

제9도는 기준 회로(9)를 포함하는 칩(1000 또는 2000) 중 어느 하나 상에 채택될 수 있는 “X16” 구조의 다른 배치를 도시한다. 이 경우, 제8도에 제시된 싱글 기준 회로(9) 대신에, 2개의 기준 회로(9)들이 라인 RWBR을 단축시키기 위해서 칩(1000 또는 2000) 상에 제공된다. 따라서, 라인 RWBT1-RWBTJ 및 라인 RWBR은 동일한 길이를 가지며, 기생 캐패시턴스 CR 및 C는 동일한 값을 갖는다. 따라서, 제9도의 배치를 갖는 디바이스는 제8도의 배치를 갖는 디바이스보다 빠르게 데이타를 출력할 수 있다.

상술한 바와 같이, J 및 I는 메모리 시스템 디자인에 좌우된다. 따라서, J는 “X16” 구조에 대해 16이지만, 대안적으로는 이는“X32” 구조에 대해서는 32이다.

본 발명의 유일하고 복잡한 구조에 있어서, 모든 제2데이타 증폭기는 기준 전압 회로의 출력을 수신한다. 따라서, 종래의(관련 기술) 메모리 시스템에 비해, 버스 라인 수는 감소될 수 있고, 시스템 사이즈는 작게 만들어질 수 있다.

또한, 본 발명의 메모리 시스템은 제2데이타 증폭기가 기준 전압 회로와 제1데이타 증폭기의 출력들의 레벨들을 서로 비교하기 때문에 데이타를 빠르게 출력할 수 있다. 따라서, 제1데이타 증폭기의 출력은 접지 레벨에서 제1전압 레벨 V㏄로 변환될 필요가 없으며, 작은 진폭을 가질 수 있다.

본 발명이 몇몇 양호한 실시예를 참조하여 기술되었더라도, 본 분야에 통상의 지식을 가진 자라면 첨부된 청구범위를 벗어나지 않는 한도에서 변형될 수 있음을 알 수 있다.

Claims

메모리 시스템에 있어서, 복수의 비트 라인쌍을 갖는 복수의 메모리 셀 어레이; 상기 복수의 메모리 셀 어레이에 대응하는 복수의 제1버스 라인; 상기 대응하는 비트 라인쌍들의 데이타를 각각 증폭시키고, 증폭된 데이타를 상기 제1버스 라인들 중 대응하는 버스 라인들에 출력하기 위한 복수의 제1데이타 증폭기; 상기 제1버스 라인들 중 대응하는 버스 라인들에 각각 접속된 복수의 제2데이타 증폭기; 및 상기 복수의 제2데이타 증폭기에 결합되는 기준 버스 라인에 기준 전압 레벨을 출력하기 위한 기준 전압회로를 포함하고, 상기 제2데이타 증폭기는 대응하는 제1데이타 증폭기의 출력 및 상기 기준 전압 레벨을 수신하며, 상기 대응하는 제1데이타 증폭기의 출력과 상기 기준 전압 레벨 사이에서 어느 전압 레벨이 더 높은 지를 판정하며, 더 높은 전압 레벨을 증폭하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 제1버스 라인들 각각 및 상기 기준 버스 라인은 동일 길이를 갖는 것을 특징으로 하는 메모리 시스템.
제2항에 있어서, 복수의 제1활성 신호들 중 하나의 신호를 어드레스 신호에 대응하는 비활성 레벨로부터 활성 레벨로 변환하기 위한 신호 발생기; 및 상기 제1데이타 증폭기들에 대응하며 상기 신호 발생기에 결합되어, 활성 레벨을 갖는 대응하는 제1활성 신호에 응답하여 상기 제1데이타 증폭기들 중 대응하는 증폭기를 활성화시키며, 비활성 레벨을 갖는 상기 제1활성 신호에 응답하여 상기 제1데이타 증폭기들 중 상기 대응하는 증폭기를 비활성화시키기 위한 복수의 제1제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
제3항에 있어서, 상기 신호 발생기는 제2활성 신호를 출력하고, 상기 제2활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키므로써, 상기 어드레스 신호에 응답하여 상기 기준 전압 회로 및 상기 제2데이타 증폭기들을 활성화시키는 것을 특징으로 하는 메모리 시스템.
제4항에 있어서, 활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 제2데이타 증폭기들 전부를 활성화시키고, 비활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 제2데이타 증폭기들 전부를 비활성화시키기 위한 제2제어기; 및 활성 레벨을 갖는 제2활성 신호에 응답하여 상기 기준 전압 회로를 비활성화시키기 위한 기준 제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
제5항에 있어서, 상기 복수의 제1제어기는 제3활성 신호를 각각 출력하고, 상기 대응하는 제1활성 신호가 활성 레벨을 가질 때 상기 대응하는 제1데이타 증폭기를 활성화시키기 위해 상기 제3활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키는 것을 특징으로 하는 메모리 시스템.
제6항에 있어서, 상기 제1데이타 증폭기들 각각은 대응하는 비트 라인쌍에 접속되어, 상기 대응하는 제1활성 신호가 활성 레벨을 가질 때 상기 비트 라인쌍의 데이타를 증폭시키기 위한 차동 증폭기; 상기 대응하는 제3활성 신호를 반전시키기 위한 인버터; 상기 비트 라인쌍 사이에 소스-드레인 경로를 갖는 제1금속 산화물 반도체(MOS) 트랜지스터; 상기 비트 라인쌍 중 한 비트 라인과 제1기준 전압 사이에 소스-드레인 경로를 갖는 제2MOS 트랜지스터; 상기 비트 라인쌍 중 다른 비트 라인과 상기 제1기준 전압 사이에 소스-드레인 경로를 갖는 제3MOS 트랜지스터; 상기 대응하는 제2데이타 증폭기에 접속된 드레인을 갖는 제4MOS 트랜지스터; 제2기준 전압에 접속된 소스, 및 상기 제4MOS 트랜지스터의 소스에 접속된 드레인을 갖는 제5MOS 트랜지스터; 및 상기 제2기준 전압에 접속된 소스 및 드레인을 갖는 제6MOS 트랜지스터를 포함하고, 상기 제1, 제2 및 제3MOS 트랜지스터들의 게이트들이 상기 인버터의 출력에 접속되며, 상기 제5MOS 트랜지스터의 게이트가 상기 대응하는 제3활성 신호를 수신하며, 상기 제6MOS 트랜지스터의 게이트가 상기 비트 라인쌍 중 상기 다른 비트 라인에 접속되며, 상기 제4MOS 트랜지스터의 게이트가 상기 비트 라인쌍 중 상기 한 비트 라인에 접속되는 것을 특징으로 하는 메모리 시스템.
제7항에 있어서, 상기 기준 제어기는 제4활성 신호를 출력하고, 상기 제2활성 신호가 활성 레벨을 가질 때 상기 기준 전압 회로를 활성화시키기 위해 상기 제4활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키는 것을 특징으로 하는 메모리 시스템.
제8항에 있어서, 상기 기준 전압 회로는 상기 제1기준 전압과 상기 기준 전압 레벨을 출력하기 위한 노드와의 사이에 있는 소스-드레인 경로, 및 상기 제2기준 전압에 접속된 게이트를 갖는 제7MOS 트랜지스터; 상기 노드에 접속된 드레인을 갖는 제8MOS 트랜지스터; 상기 제8MOS 트랜지스터의 소스에 접속된 드레인, 상기 제2기준 전압에 접속된 소스, 및 상기 제4활성 신호를 수신하는 게이트를 갖는 제9MOS 트랜지스터; 및 상기 제1기준 전압과 상기 제8MOS 트랜지스터의 게이트와의 사이에 있는 소스-드레인 경로, 및 상기 제1기준 전압에 접속된 게이트를 갖는 제10MOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
제9항에 있어서, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제8, 제9 및 제10MOS 트랜지스터들은 제1도전형 트랜지스터들을 포함하고, 상기 제7MOS 트랜지스터는 제2도전형 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
제10항에 있어서, 상기 제1도전형 트랜지스터들은 N-형 MOS 트랜지스터들을 포함하고, 상기 제2도전형 트랜지스터는 P-형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
제11항에 있어서, 상기 메모리 시스템은 싱글 반도체 칩 상에 형성되는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 메모리 시스템은 싱글 반도체 칩 상에 형성되는 것을 특징으로 하는 메모리 시스템.
제12항에 있어서, 상기 메모리 시스템은 오프-칩 중앙 처리 장치(CPU)에 의해 동작되는 것을 특징으로 하는 메모리 시스템.
제13항에 있어서, 상기 메모리 시스템은 오프-칩 중앙처리 장치(CPU)에 의해 동작되는 것을 특징으로 하는 메모리 시스템.
제12항에 있어서, 상기 싱글 반도체 칩 상에 중앙 처리 장치(CPU)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
제13항에 있어서, 상기 싱글 반도체 칩 상에 중앙 처리 장치(CPU)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
메모리 시스템에 있어서, 복수의 비트 라인쌍을 갖는 메모리 셀 어레이; 상기 비트 라인쌍들 중 대응하는 비트 라인들의 데이타를 증폭시키기 위한 복수의 제1데이타 증폭기; 상기 제1데이타 증폭기들에 동작적으로 결합되어, 기준 전압 레벨을 출력하기 위한 기준 전압 회로; 및 대응하는 제1데이타 증폭기의 출력 및 상기 기준 전압 레벨을 수신하며, 상기 대응하는 제1데이타 증폭기의 출력과 상기 기준 전압 레벨 사이에서 어느 전압 레벨이 더 높은 지를 판정하며, 더 높은 전압 레벨을 증폭하기 위한 제2데이타 증폭기를 포함하는 것을 특징으로 하는 메모리 시스템.
제18항에 있어서, 복수의 제1활성 신호들 중 하나의 신호를 어드레스 신호에 대응하는 비활성 레벨로부터 활성 레벨로 변환하기 위한 신호 발생기; 및 상기 제1데이타 증폭기들에 대응하며 상기 신호 발생기에 결합되어, 활성 레벨을 갖는 상기 제1활성 신호에 응답하여 상기 제1데이타 증폭기들 중 대응하는 증폭기를 활성화시키며, 비활성 레벨을 갖는 상기 제1활성 신호에 응답하여 상기 제1데이타 증폭기들 중 상기 대응하는 증폭기를 비활성화시키기 위한 복수의 제1제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
제19항에 있어서, 상기 신호 발생기는 제2활성 신호를 출력하고, 상기 제2활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키므로써, 상기 어드레스 신호에 응답하여 상기 기준 전압 회로 및 상기 제2데이타 증폭기들을 활성화시키는 것을 특징으로 하는 메모리 시스템.
제20항에 있어서, 활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 제2데이타 증폭기들 전부를 활성화시키고, 비활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 제2데이타 증폭기들 전부를 비활성화시키기 위한 제2제어기; 및 상기 제2활성 신호가 활성 레벨을 가질 때 상기 기준 전압 회로를 활성화시키고, 상기 제2활성 신호가 비활성 레벨을 가질 때 상기 기준 전압 회로를 비활성화시키기 위한 기준 제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
제21항에 있어서, 상기 복수의 제1제어기는 제3활성 신호를 각각 출력하고, 상기 대응하는 제1활성 신호가 활성 레벨을 가질 때 상기 대응하는 제1데이타 증폭기를 활성화시키기 위해 상기 제3활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키는 것을 특징으로 하는 메모리 시스템.
제22항에 있어서, 상기 제1데이타 증폭기들 각각은 대응하는 비트 라인쌍에 접속되어, 상기 대응하는 제1활성 신호가 활성 레벨을 가질 때 상기 비트 라인쌍의 데이타를 증폭시키기 위한 차동 증폭기; 상기 대응하는 제3활성 신호를 반전시키기 위한 인버터; 상기 비트 라인쌍 사이에 소스-드레인 경로를 갖는 제1금속 산화물 반도체(MOS) 트랜지스터; 상기 비트 라인쌍 중 한 비트 라인과 제1기준 전압 사이에 소스-드레인 경로를 갖는 제2MOS 트랜지스터; 상기 비트 라인쌍 중 다른 비트 라인과 상기 제1기준 전압 사이에 소스-드레인 경로를 갖는 제3MOS 트랜지스터; 상기 대응하는 제2데이타 증폭기에 접속된 드레인을 갖는 제4MOS 트랜지스터; 제2기준 전압에 접속된 소스, 및 상기 제4MOS 트랜지스터의 소스에 접속된 드레인을 갖는 제5MOS 트랜지스터; 및 상기 제2기준 전압에 접속된 소스 및 드레인을 갖는 제6MOS 트랜지스터를 포함하고, 상기 제1, 제2 및 제3MOS 트랜지스터들의 게이트들이 상기 인버터의 출력에 접속되며, 상기 제5MOS 트랜지스터의 게이트가 상기 대응하는 제3활성 신호를 수신하며, 상기 제6MOS 트랜지스터의 게이트가 상기 비트 라인쌍 중 상기 다른 비트 라인에 접속되며, 상기 제4MOS 트랜지스터의 게이트가 상기 비트 라인쌍 중 상기 한 비트 라인에 접속되는 것을 특징으로 하는 메모리 시스템.
제23항에 있어서, 상기 기준 제어기는 제4활성 신호를 출력하고, 상기 제2활성 신호가 활성 레벨을 가질 때 상기 기준 전압 회로를 활성화시키기 위해 상기 제4활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키는 것을 특징으로 하는 메모리 시스템.
제24항에 있어서, 상기 기준 전압 회로는 상기 제1기준 전압과 상기 기준 전압 레벨을 출력하기 위한 노드와의 사이에 있는 소스-드레인 경로, 및 상기 제2기준 전압에 접속된 게이트를 갖는 제7MOS 트랜지스터; 상기 노드에 접속된 드레인을 갖는 제8MOS 트랜지스터; 상기 제8MOS 트랜지스터의 소스에 접속된 드레인, 상기 제2기준 전압에 접속된 소스, 및 상기 제4활성 신호를 수신하는 게이트를 갖는 제9MOS 트랜지스터; 및 상기 제1기준 전압과 상기 제8MOS 트랜지스터의 게이터와의 사이에 있는 소스-드레인 경로, 및 상기 제1기준 전압에 접속된 게이트를 갖는 제10MOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
제25항에 있어서, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제8, 제9 및 제10MOS 트랜지스터들은 제1도전형 트랜지스터들을 포함하고, 상기 제7MOS 트랜지스터는 제2도전형 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
제26항에 있어서, 상기 제1도전형 트랜지스터들은 N-형 MOS 트랜지스터들을 포함하고, 상기 제2도전형 트랜지스터는 P-형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.