JP2000076858A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ信号の伝送時間を短縮化し、メモリセ
ルの記憶情報を読み出す時間や書き込む時間を短くする
ことができる半導体装置を提供し、さらにこの半導体装
置を用いたシステムの高速化を図る。 【解決手段】 複数のメモリセルを配置するメモリセル
アレイ、この直接周辺回路、間接周辺回路からなるＤＲ
ＡＭであって、データ信号を受信する受信回路を、クロ
スカップル形の電圧増幅器ＣＡの一対の入出力ノードに
直列回路ＧＬＴとＧＬＢが結合されたレベル変換回路に
構成し、グローバルＩＯ線を介したデータ信号が小振幅
のうちに電圧増幅することにより、伝送時間の短縮化を
図ることができる。また、レベル変換回路に複数のデー
タ信号を入力し、選択的に電圧増幅することにより、デ
ータ選択回路を兼用し、レイアウト面積の低減や遅延時
間の低減を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データを受信する
回路を有する半導体装置に関し、特に半導体装置内のデ
ータ伝送時間を短縮化する半導体メモリなどの回路方式
に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体メモリの大容量化は、メモリセルとデータ入
出力回路との距離を長くし、従来、その間の配線はビッ
ト線とメイン入出力（ＩＯ：Ｉｎｐｕｔ／Ｏｕｔｐｕ
ｔ）線を用いていたが、最近では大規模化に伴いメイン
ＩＯ線以後にグローバルＩＯ線を介し、データをやり取
りするような技術が考えられる。

【０００３】このグローバルＩＯ線は、メモリセルアレ
イの近くに配置するメインアンプと、ボンディングパッ
ドの近くに配置する入出力回路を結ぶため、配線長はチ
ップ長辺の半分近くになるものもある。そこで、グロー
バルＩＯ線にＢｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｂｕｆｆ
ｅｒを接続し、データ伝送の高速化を図る回路構成が開
示されている。これについては、たとえばＩＳＳＣＣ９
５／ＳＥＳＳＩＯＮ１４／ＤＲＡＭ／ＰＡＰＥＲ ＦＡ
１4.４などに示されている。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
な回路方式においては、グローバルＩＯ線をバッファを
介して分割するため、メインアンプの負荷となるグロー
バルＩＯ線の配線抵抗と容量を減少させる効果がある。
しかし、この方式でもバッファ回路自身の遅延、さらに
チップの大規模化が進むことによる配線抵抗と容量の増
大のため、高速化が望めなくなる。ここで発生する問題
は、半導体メモリの大容量化により、グローバルＩＯ線
の寄生抵抗と容量の増大がデータ信号の伝送時間を増大
することである。

【０００５】以上のように、半導体メモリの大規模化に
伴い、メモリセルから入出力回路までの配線距離が長く
なっている。また、この配線に寄生する抵抗と容量も増
大し、データ信号の伝送時間を遅らせる。この信号の遅
延時間は、半導体メモリのデータを書き込む時間や読み
出す時間を遅らせる。つまり、アクセス時間を遅らせる
要因と考えられる。

【０００６】そこで、本発明の目的は、上記データ信号
の伝送時間を短縮化し、メモリセルの記憶情報を読み出
す時間や書き込む時間を短くすることができるＤＲＡＭ
などの半導体メモリを含む半導体装置を提供し、さらに
この半導体装置を用いたシステムの高速化を図るもので
ある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】すなわち、上記目的を達成するために、本
発明による半導体記憶装置は少なくとも、メインアンプ
と入出力回路との間に１本以上のデータ入出力線とレベ
ル変換回路を有し、データ入出力線を介した信号を小振
幅のうちに増幅するレベル変換回路で構成するものであ
る。

【００１０】また、上記レベル変換回路は、３個のＮ形
ＭＯＳトランジスタを直列に接続した直列回路を構成
し、２個の直列回路をクロスカップル形の電圧増幅器に
接続し、直列回路の２段目のＮ形ＭＯＳトランジスタの
ゲートにはデータを相補信号にしたデータ入出力線をそ
れぞれ接続し、直列回路の１段目のＮ形ＭＯＳトランジ
スタを電流遮断用、３段目を電流源にし、クロスカップ
ル形の電圧増幅器の出力線にはプリチャージ回路および
イコライザ回路を接続した構成にするものである。

【００１１】また、クロスカップル形の電圧増幅器に複
数の直列回路を並列に接続し、それぞれの直列回路には
それぞれのデータ入出力線を接続し、レベル変換するデ
ータを選択できる構成にしたものである。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図１
〜図６の図面に基づいて詳細に説明する。なお、実施の
形態を説明するための全図において同一の部材には同一
の符号を付し、その繰り返しの説明は省略する。

【００１３】まず、本発明に係る半導体装置の一例とし
て、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）について説明する。

【００１４】図１は、ＤＲＡＭの回路構成の概略を示し
たものである。図１を用いて、本発明がＤＲＡＭの回路
構成上で適用している箇所について説明する。なお、説
明のためにＤＲＡＭを例にしているが、本発明はＤＲＡ
Ｍ以外にも半導体装置内のデータ信号を受けてレベル変
換する半導体装置に適用してもよい。同図の各ブロック
を構成する回路素子は特に制限されないが、公知のＣＭ
ＯＳ（相補ＭＯＳ）やバイポーラトランジスタなどの集
積回路技術によって、単結晶シリコンのような１個の半
導体基板上に形成される。

【００１５】図１において、全体を囲む太線の枠は半導
体チップＣｈｉｐを示し、この半導体チップＣｈｉｐ
は、メモリセルＭＣ、ワード線ＷＬ、ビット線Ｂおよび
／Ｂ、複数のメモリセルＭＣをマトリクス状に配置する
メモリセルアレイＭＣＡ、ワードドライバＸＤ、センス
アンプＳＡ、列選択線ＹＬ、列選択線ＹＬを駆動する列
ドライバＹＤ、メインＩＯ線ＭＩＯ、グローバルＩＯ線
ＧＩＯ（Ｕ）またはＧＩＯ（Ｄ）、メインアンプＭＡ
（Ｕ）およびＭＡ（Ｄ）、書き込み回路ＷＤ（Ｕ）およ
びＷＤ（Ｄ）、レベル変換回路ＧＡ（Ｕ）およびＧＡ
（Ｄ）、書き込みデータ送信回路ＷＳ（Ｕ）およびＷＳ
（Ｄ）、データ選択回路ＳＬＲ（Ｕ）およびＳＬＲ
（Ｄ）、データ出力回路ＯＣ、データ出力バッファＯ
Ｂ、アドレスバッファ群ＡＡ、プリデコーダ群ＡＢ、行
デコーダＲＤ、列デコーダＣＤ、タイミング発生回路Ｔ
Ｃなどから構成されている。

【００１６】この半導体チップＣｈｉｐには、チップ外
部からの入力信号として、行アドレスストローブ信号／
ＲＡＳ（以降参照符号の前に付けた、／は反転を表
す）、列アドレスストローブ信号／ＣＡＳ、アドレス信
号Ａｅ、データ書き込みイネーブル信号／ＷＥ、データ
入力信号Ｄｉｎが入力され、チップ外部への出力信号と
してデータ出力信号Ｄｏｕｔが出力される。また、チッ
プ外部から電源電圧Ｖｃｃ，Ｖｓｓが供給されている。

【００１７】ＤＲＡＭの主要な動作は、メモリセルＭＣ
に記憶情報を書き込むこと、または記憶情報を読み出す
ことである。そのために、入力信号の行アドレスストロ
ーブ信号／ＲＡＳと列アドレスストローブ信号／ＣＡＳ
は外部からの入力アドレス信号Ａｅに同期をとり、メモ
リセルアレイＭＣＡ内のどのメモリセルＭＣに情報のや
り取りをするのかを決定する。アドレスバッファ群ＡＡ
から出力した信号つまりアドレス信号はプリデコーダ群
ＡＢによりデコードされる。これにより発生したアドレ
スプリデコード信号Ａｉ（ｘ）またはＡｉ（ｙ）はそれ
ぞれ行系の行デコーダＲＤ、列系の列デコーダＣＤに入
力される。

【００１８】行系の行デコーダＲＤはワードドライバＸ
Ｄに選択信号を送り、ワードドライバＸＤは１本または
複数のワード線ＷＬを選択的に活性化する。ワード線Ｗ
Ｌにより、メモリセルＭＣが選択されるとビット線Ｂに
は記憶情報に応じてメモリセル信号を出力する。ビット
線Ｂと対をなすビット線／Ｂには記憶情報“０”，
“１”に応じるメモリセル信号の中間信号が出力され
る。センスアンプＳＡはそのビット線Ｂと／Ｂに出力さ
れた信号を差動増幅する。以上の動作の終了時期に合わ
せて信号ＹＥは出力される。

【００１９】一方、列系のアドレスバッファ群ＡＡによ
り取り込まれたアドレス信号はプリデコーダ群ＡＢによ
りアドレスプリデコード信号Ａｉ（ｙ）を出力し、列デ
コーダＣＤによりデコードされる。デコードされた選択
信号は列ドライバＹＤに出力される。また他方では、外
部からの列アドレスストローブ信号／ＣＡＳを基に作ら
れた信号ＯＥにより、信号ＹＥと同期をとった信号ＣＹ
が列ドライバＹＤを活性化し、データ出力回路ＯＣを活
性化する。列ドライバＹＤは列選択線ＹＬを選択的に活
性化する。列選択線ＹＬにより選ばれたビット線Ｂと／
Ｂの増幅信号はメインＩＯ線ＭＩＯに微少信号として出
力され、メインアンプＭＡ（Ｕ）またはＭＡ（Ｄ）によ
り増幅される。この信号はグローバルＩＯ線ＧＩＯ
（Ｕ）またはＧＩＯ（Ｄ）を介してレベル変換回路ＧＡ
（Ｕ）またはＧＡ（Ｄ）に入力される。次のデータ選択
回路ＳＬＲ（Ｕ）とＳＬＲ（Ｄ）によりデータを選択し
データ出力回路ＯＣに送られる。データはシリアル化さ
れデータ出力バッファＯＢによりチップ外部に出力され
る。

【００２０】本発明では、図１に示した破線内の受信回
路ＲＲについて適用したものである。つまり、データ信
号を受信する受信回路ＲＲをレベル変換回路に構成し、
グローバルＩＯ線ＧＩＯ（Ｕ）またはＧＩＯ（Ｄ）を介
したデータ信号が小振幅のうちに電圧増幅し、次の段の
回路へ送信する。さらに、データ選択回路ＳＬＲ（Ｕ）
またはＳＬＲ（Ｄ）をレベル変換回路と共用することに
より遅延時間の短縮化を図る。

【００２１】次に、本発明に係る半導体装置のさらに具
体的な実施の形態について、図２〜図６を参照しながら
以下に詳細に説明する。

【００２２】（実施の形態１）図２は、本発明に係る半
導体装置の実施の形態１を示す受信回路の回路図であ
る。本実施の形態では、グローバルＩＯ線を介したデー
タ信号を一旦ＭＯＳトランジスタのゲートで受けて、ク
ロスカップル形の電圧増幅器を用いて信号増幅するレベ
ル変換回路の例を示す。

【００２３】図２において、受信回路は、一対の直列回
路（入力回路）ＧＬＴとＧＬＢ、クロスカップル形の電
圧増幅器ＣＡ、対となる出力線をプリチャージおよびイ
コライズするプリチャージ回路ＥＱＬＲ、インバータＩ
Ｒ１などから構成されている。クロスカップル形の電圧
増幅器ＣＡの一対の入出力ノードに直列回路ＧＬＴとＧ
ＬＢが結合されている。

【００２４】直列回路ＧＬＴ，ＧＬＢはそれぞれ、ドレ
インが出力線ＯＴ，ＯＢに接続され、電流遮断用の信号
Ｓ０がゲートに入力された電流遮断用Ｎ形ＭＯＳトラン
ジスタＮＴＳ０，ＮＢＳ０、この各ソースにドレインが
接続され、ゲートに相補データ信号Ｄ０，／Ｄ０が入力
されたデータ入力用Ｎ形ＭＯＳトランジスタＮＴ０，Ｎ
Ｂ０、この各ソースにドレインが接続され、ゲートが電
源電圧Ｖｄｄに接続され、ソースが接地された電流源用
Ｎ形ＭＯＳトランジスタＭＮＴ０，ＭＮＢ０からなる。

【００２５】クロスカップル形の電圧増幅器ＣＡは、ソ
ースが電源電圧Ｖｄｄに接続され、ゲートにインバータ
ＩＲ１を介して起動信号ＯＰが入力されたＰ形ＭＯＳト
ランジスタＭＰ１、このドレインにソースが共通に接続
されたＰ形ＭＯＳトランジスタＭＰ２，ＭＰ３、この各
ドレインにドレインが接続されたＮ形ＭＯＳトランジス
タＭＮ２，ＭＮ３、この各ソースに共通にドレインが接
続され、ゲートに起動信号ＯＰが入力され、ソースが接
地されたＮ形ＭＯＳトランジスタＭＮ１からなる。Ｐ形
ＭＯＳトランジスタＭＰ２とＮ形ＭＯＳトランジスタＭ
Ｎ２のゲートは、Ｐ形ＭＯＳトランジスタＭＰ３とＮ形
ＭＯＳトランジスタＭＮ３の共通に接続されたドレイン
に接続されるとともに、一方の出力線ＯＴに接続されて
いる。Ｐ形ＭＯＳトランジスタＭＰ３とＮ形ＭＯＳトラ
ンジスタＭＮ３のゲートは、Ｐ形ＭＯＳトランジスタＭ
Ｐ２とＮ形ＭＯＳトランジスタＭＮ２の共通に接続され
たドレインに接続されるとともに、他方の出力線ＯＢに
接続されている。

【００２６】プリチャージ回路ＥＱＬＲは、各ソースが
共通に電源電圧Ｖｄｄに接続され、各ゲートにプリチャ
ージ信号／ＥＱが入力され、各ドレインが各出力線Ｏ
Ｔ，ＯＢに接続されたＰ形ＭＯＳトランジスタＭＰ４，
ＭＰ５、ゲートにプリチャージ信号／ＥＱが入力され、
ドレイン、ソースが各出力線ＯＴ，ＯＢに接続されたＰ
形ＭＯＳトランジスタＭＰ６からなる。

【００２７】ここで、Ｄ０と／Ｄ０は互いに相補となる
データ信号でありグローバルＩＯ線を介して入力してい
る。本実施の形態では説明のため／Ｄ０を電源電圧Ｖｄ
ｄとし、Ｄ０をそれよりも低い電位信号とする。実際に
は、Ｄ０を電源電圧Ｖｄｄ、／Ｄ０がそれよりも低い電
位信号の場合もある。また、Ｓ０は電流遮断用の信号で
あり、クロスカップル形の電圧増幅器ＣＡが高電位に増
幅するときに直列回路ＧＬＴもしくはＧＬＢに電流が流
れないようにしている。

【００２８】本実施の形態では、Ｄ０と／Ｄ０はグロー
バルＩＯ線の遠端のデータ信号であり、信号の送信端よ
りも伝送遅延があり過渡的にも遷移時間が遅い。そこ
で、受信端ではデータ信号が小振幅のうちに電流遮断信
号Ｓ０を高電位に遷移し、Ｎ形ＭＯＳトランジスタＮＴ
Ｓ０とＮＢＳ０を導通状態にする。ところで、直列回路
ＧＬＴとＧＬＢは同じ回路であり、３個の直列Ｎ形ＭＯ
ＳトランジスタのＯＮ抵抗を十分高くしている。そのた
め、出力線ＯＢはＯＴよりもわずかに電位の低下が起こ
る。この信号差をクロスカップル形の電圧増幅器ＣＡは
増幅し、次段の回路へ出力する。

【００２９】本実施の形態では、グローバルＩＯ線上の
データ信号を遠端では小振幅のうちにレベル変換回路で
受信するため遅延時間を短縮することができるという特
徴がある。

【００３０】図３は、図２の実施の形態におけるタイミ
ングチャート図である。図３を用いて、図２の実施の形
態の動作を説明する。

【００３１】図３において、／ＥＱはプリチャージ回路
ＥＱＬＲを起動するプリチャージ信号、Ｄ０，／Ｄ０は
互いに相補となるデータ信号、Ｓ０は電流遮断用の信
号、ＯＰはクロスカップル形の電圧増幅器ＣＡを起動す
る信号、／ＯＰは起動信号ＯＰを反転した信号、ＯＴ，
ＯＢはレベル変換回路の出力信号である。また、これら
の信号はそのノードも同時に示している。

【００３２】まず、プリチャージ信号／ＥＱが低電位の
とき出力線の出力信号ＯＴとＯＢの電位は電源電圧Ｖｄ
ｄに充電されている。その後、プリチャージ信号／ＥＱ
が高電位になり、プリチャージ回路ＥＱＬＲは遮断され
る。次に、データ信号／Ｄ０は電源電圧Ｖｄｄを保持
し、相補となるデータ信号Ｄ０は電源電圧Ｖｄｄよりも
電位を下げる。このとき、電流遮断信号Ｓ０が高電位に
なると直列回路ＧＬＴとＧＬＢは導通状態となり、出力
信号ＯＴとＯＢの電位を下げる。ところが、このときの
Ｎ形ＭＯＳトランジスタＮＴ０とＮＢ０のＯＮ抵抗には
ゲート電位分の差があり、出力線ＯＴよりも低い電位差
が出力線ＯＢに生じる。

【００３３】次に、起動信号ＯＰが低電位から高電位に
遷移するとＮ形ＭＯＳトランジスタＭＮ１が導通状態に
変化する。この遷移に合わせて出力線ＯＴとＯＢの充電
電荷はＮ形ＭＯＳトランジスタＭＮ３とＭＮ１またはＮ
形ＭＯＳトランジスタＭＮ２とＭＮ１を介して放電す
る。事前に、出力線ＯＴよりも出力線ＯＢの方が低い電
位であるため、Ｎ形ＭＯＳトランジスタＭＮ３はＮ形Ｍ
ＯＳトランジスタＭＮ２よりも先に非導通状態となる。
また、起動信号ＯＰとほぼ同時期に起動信号／ＯＰが高
電位から低電位に変化するためＰ形ＭＯＳトランジスタ
ＭＰ３とＭＰ１を介して出力線ＯＴを電源電圧Ｖｄｄに
充電する。

【００３４】本実施の形態では、データ信号のＨｉｇｈ
レベルまたはクロスカップル形の電圧増幅器ＣＡの電源
電圧を電源電圧Ｖｄｄとしたが、それ以外の電源電位を
用いてもよい。また、クロスカップル形の電圧増幅器Ｃ
Ａの低電位側の電圧を接地電位としたが、これ以外の電
源電圧を用いてもよい。

【００３５】以上のように、本実施の形態では、データ
信号Ｄ０と／Ｄ０はレベル変換回路により小振幅の信号
を反転増幅することができる。また、本実施の形態を用
いた半導体装置では、ＩＯ線を介したデータ信号を、小
振幅のうちに増幅し信号の伝送遅延を短縮化することが
できる。さらに、半導体装置のアクセス時間を短縮し、
この半導体装置を用いたシステムの高速化を図ることが
できる。

【００３６】（実施の形態２）図４は、本発明に係る半
導体装置の実施の形態２を示す受信回路の回路図であ
る。本実施の形態では、それぞれの直列回路の電流源を
共通にしてレイアウト面積を低減する特徴がある。

【００３７】図４において、ＧＬＴとＧＬＢは直列回路
（入力回路）であり、データ入力用Ｎ形ＭＯＳトランジ
スタＮＴ０とＮＢ０のソースを共通にして、電流源であ
るＮ形ＭＯＳトランジスタＭＮ００を接続する。他は前
記図２に示した実施の形態１と同様である。

【００３８】本実施の形態の回路動作は前記図２および
図３で示した実施の形態１と同様であるが、クロスカッ
プル形の電圧増幅器が起動を開始した後に、電流遮断信
号Ｓ０を早い時期に低電位にする必要がある。これは、
２個の直列回路のソースが共通であるため、出力線ＯＴ
とＯＢが最終的には短絡状態になることを防いでいる。

【００３９】従って、本実施の形態では、電流源の共通
化によって回路のレイアウト面積を低減することができ
る。

【００４０】（実施の形態３）図５は、本発明に係る半
導体装置の実施の形態３を示す受信回路の回路図であ
る。本実施の形態では、前記図４に示した実施の形態２
の直列回路を複数個用いて、複数のグローバルＩＯ線か
ら入力した複数のデータ信号を選択的にレベル変換する
ことが特徴がある。

【００４１】図５において、ＧＬＴ０〜ＧＬＴｎとＧＬ
Ｂ０〜ＧＬＢｎは直列回路（入力回路）であり、同じ回
路である。また、Ｄ０と／Ｄ０は相補のデータ信号であ
り、以下Ｄｎと／Ｄｎまで同様の関係にある。また、そ
れら以外は前記図４に示した実施の形態２と同じであ
る。つまり本実施の形態は、Ｄ０からＤｎまでの複数の
データ信号を相補信号として入力したレベル変換回路で
ある。これらのデータ信号は、電流遮断信号Ｓ０〜Ｓｎ
の１つが低電位から高電位になることにより１組だけ選
択する。これにより、次段のデータ選択回路と兼用した
レベル変換回路を実現している。

【００４２】本実施の形態は、グローバルＩＯ線を介し
たデータ信号を小振幅のうちに電圧増幅するため、伝送
時間の短縮化を可能とする。また、複数のデータ信号か
ら１つを選択できるため、次段のデータ選択回路が不要
となりレイアウト面積の低減が可能となる。また、これ
らの優位性から半導体装置のアクセス時間の短縮化、チ
ップ面積の低減に寄与する。さらに、この半導体装置を
用いたシステムの高速化を可能にする。

【００４３】図６は、図５の実施の形態におけるタイミ
ングチャート図である。図６を用いて、図５の実施の形
態の動作を説明する。

【００４４】図６では説明のため、４組の相補なデータ
信号を仮定している。また、データ信号／Ｄ０〜／Ｄ３
は電源電圧Ｖｄｄ、データ信号Ｄ０〜Ｄ３は電源電圧Ｖ
ｄｄより低い電位の信号とする。本実施の形態を適用す
る際の、データ信号の個数とデータの正負は前記の限り
ではない。図６において、プリチャージ信号／ＥＱと起
動信号ＯＰと起動信号ＯＰを反転した信号／ＯＰとレベ
ル変換回路の出力信号ＯＴ，ＯＢは前記図２と同じであ
る。ここでは、Ｄ０〜Ｄ３と／Ｄ０〜／Ｄ３は互いに相
補となるデータ信号、Ｓ０〜Ｓ３は電流遮断信号であ
る。また、これらの信号はそのノードも同時に示してい
る。

【００４５】前記図３と同様に、プリチャージ信号／Ｅ
Ｑは出力線の出力信号ＯＴとＯＢの電位を電源電圧Ｖｄ
ｄに充電し、その後プリチャージ回路ＥＱＬＲを遮断す
る。次に、データ信号／Ｄ０〜／Ｄ３は電源電圧Ｖｄｄ
を保持し、相補となるデータ信号Ｄ０〜Ｄ３は電源電圧
Ｖｄｄよりも電位を下げる。このとき、電流遮断信号Ｓ
０〜Ｓ３が１組のデータ信号を選択する。ここでは、デ
ータ信号Ｄ０と／Ｄ０を選択するために、電流遮断信号
Ｓ０は低電位から高電位に遷移する。このため、直列回
路ＧＬＴ０とＧＬＢ０は導通状態となり、出力信号ＯＴ
よりもＯＢが低下した電位に下がる。

【００４６】その後は、前記図３の実施の形態１と同様
に、起動信号ＯＰによりクロスカップル形の電圧増幅器
ＣＡが動作し、出力線ＯＴは電源電圧Ｖｄｄになり、出
力線ＯＢは接地電位になる。この一連の増幅動作の後、
起動信号ＯＰが高電位から低電位に遷移し、またプリチ
ャージ信号／ＥＱは低電位となり出力線ＯＴとＯＢの電
位を電源電圧Ｖｄｄに充電する。

【００４７】以上の動作を、次のサイクルでデータ信号
Ｄ１と／Ｄ１、さらに次のサイクルでデータ信号Ｄ２と
／Ｄ２、さらに次のサイクルでデータ信号Ｄ３と／Ｄ３
を選択し、電圧増幅する。実際には、データ信号を選択
する順番は任意でよい。

【００４８】つまり、複数のデータ信号Ｄ０〜Ｄｎと／
Ｄ０〜／Ｄｎを、電流遮断信号Ｓ０〜Ｓｎが低電位から
高電位に遷移することにより、選択を可能とする。

【００４９】従って、本実施の形態では、グローバルＩ
Ｏ線を介したデータ信号を小振幅のうちに電圧増幅する
ため、伝送時間の短縮化を可能とすることができる。ま
た、複数のデータ信号から１つを選択できるため、次段
のデータ選択回路が不要となりレイアウト面積の低減が
可能になるとともに、遅延時間が短縮できる。また、こ
れらの優位性から前記実施の形態１に比べてさらなる半
導体装置のアクセス時間の短縮化、チップ面積の低減に
寄与することができる。さらに、この半導体装置を用い
たシステムの高速化を可能にすることができる。

【００５０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００５１】たとえば、前記実施の形態においては、Ｄ
ＲＡＭを例に説明したが、本発明はＤＲＡＭに限られる
ものではなく、半導体装置内のデータ信号を受けてレベ
ル変換する他の半導体メモリなどについても適用するこ
とができる。

【００５２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５３】本発明によれば、半導体装置内のデータ伝
送時間を短縮し、レベル変換回路とデータ選択回路を兼
用できるため、レイアウト面積の低減や遅延時間の短縮
ができる。このため、半導体装置のアクセス時間の短縮
化およびレイアウト面積の低減が可能となり、この半導
体装置を用いたシステムの高速化が実現できる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一例であるＤＲＡＭ
の構成を示す概略図である。

【図２】本発明に係る半導体装置の実施の形態１を示す
受信回路の回路図である。

【図３】図２に示す実施の形態１におけるタイミングチ
ャート図である。

【図４】本発明に係る半導体装置の実施の形態２を示す
受信回路の回路図である。

【図５】本発明に係る半導体装置の実施の形態３を示す
受信回路の回路図である。

【図６】図５に示す実施の形態３におけるタイミングチ
ャート図である。

【符号の説明】 Ｃｈｉｐ 半導体チップ ＭＣ メモリセル ＷＬ ワード線 Ｂ，／Ｂ ビット線 ＭＣＡ メモリセルアレイ ＸＤ ワードドライバ ＳＡ センスアンプ ＹＬ 列選択線 ＹＤ 列ドライバ ＭＩＯ メインＩＯ線 ＧＩＯ（Ｕ），ＧＩＯ（Ｄ） グローバルＩＯ線 ＭＡ（Ｕ），ＭＡ（Ｄ） メインアンプ ＷＤ（Ｕ），ＷＤ（Ｄ） 書き込み回路 ＧＡ（Ｕ），ＧＡ（Ｄ） レベル変換回路 ＷＳ（Ｕ），ＷＳ（Ｄ） 書き込みデータ送信回路 ＳＬＲ（Ｕ），ＳＬＲ（Ｄ） データ選択回路 ＯＣ データ出力回路 ＯＢ データ出力バッファ ＡＡ アドレスバッファ群 ＡＢ プリデコーダ群 ＲＤ 行デコーダ ＣＤ 列デコーダ ＴＣ タイミング発生回路 ／ＲＡＳ 行アドレスストローブ信号 ／ＣＡＳ 列アドレスストローブ信号 Ａｅ アドレス信号 ／ＷＥ データ書き込みイネーブル信号 Ｄｉｎ データ入力信号 Ｄｏｕｔ データ出力信号 Ｖｃｃ，Ｖｓｓ 電源電圧 Ａｉ（ｘ），Ａｉ（ｙ） アドレスプリデコード信号 ＲＲ 受信回路 ＧＬＴ，ＧＬＴ０〜ＧＬＴｎ 直列回路（入力回路） ＧＬＢ，ＧＬＢ０〜ＧＬＢｎ 直列回路（入力回路） ＣＡ クロスカップル形の電圧増幅器 ＥＱＬＲ プリチャージ回路 ＩＲ１ インバータ ＮＴＳ０〜ＮＴＳｎ，ＮＢＳ０〜ＮＢＳｎ電流遮断用Ｎ
形ＭＯＳトランジスタ ＮＴ０〜ＮＴｎ，ＮＢ０〜ＮＢｎ データ入力用Ｎ形Ｍ
ＯＳトランジスタ ＭＮＴ０，ＭＮＢ０，ＭＮ００ 電流源用Ｎ形ＭＯＳト
ランジスタ ＭＰ１〜ＭＰ６ Ｐ形ＭＯＳトランジスタ ＭＮ１〜ＭＮ３ Ｎ形ＭＯＳトランジスタ Ｄ０〜Ｄｎ データ信号 ／Ｄ０〜／Ｄｎ 相補となるデータ信号 Ｓ０〜Ｓｎ 電流遮断信号 ＯＰ 起動信号 ／ＯＰ ＯＰの反転信号 ／ＥＱ プリチャージ信号 ＯＴ，ＯＢ レベル変換回路の出力信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 礒田 正典 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 JJ21 KB09 KB12 KB93 QQ01 5B024 AA15 BA09 BA29 CA07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入出力線対を介して伝送される相補デー
   タ信号を受信する受信回路を有する半導体装置であっ
   て、 前記受信回路は、クロスカップル形電圧増幅器の一対の
   入出力ノードに結合された入力回路と、 プリチャージ回路とを有し、 前記入力回路は、前記入出力線対にゲートが接続される
   第１ＭＯＳトランジスタ対と、 前記第１ＭＯＳトランジスタ対のドレインにそのソース
   が接続される第２ＭＯＳトランジスタ対と、 前記第１ＭＯＳトランジスタ対のソースに接続された電
   流源とを含み、 前記第２ＭＯＳトランジスタ対のゲートには電流遮断信
   号が入力され、そのドレインには前記クロスカップル形
   電圧増幅器の前記一対の入出力ノードが接続されること
   を特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置であって、前
   記相補データ信号が前記受信回路の入力端で全振幅より
   も小さいときに、前記受信回路を動作させて、前記入出
   力線対で生じる前記相補データ信号の伝送遅延を短縮す
   ることを特徴とする半導体装置。
3. 【請求項３】 請求項１または２記載の半導体装置であ
   って、前記電流源は、前記第１ＭＯＳトランジスタ対の
   ソースに接続されたソース・ドレイン経路を持つ第３Ｍ
   ＯＳトランジスタであることを特徴とする半導体装置。
4. 【請求項４】 請求項１、２または３記載の半導体装置
   であって、 第２入出力線対をさらに有し、 前記受信回路は、前記クロスカップル形電圧増幅器の前
   記一対の入出力ノードに結合され、前記第２入出力線対
   に対応して設けられる第２入力回路をさらに有すること
   を特徴とする半導体装置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   装置であって、前記半導体装置は、ＤＲＡＭの半導体メ
   モリであることを特徴とする半導体装置。