JP2000076858A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000076858A JP2000076858A JP10244824A JP24482498A JP2000076858A JP 2000076858 A JP2000076858 A JP 2000076858A JP 10244824 A JP10244824 A JP 10244824A JP 24482498 A JP24482498 A JP 24482498A JP 2000076858 A JP2000076858 A JP 2000076858A
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Abstract
(57)【要約】
【課題】 データ信号の伝送時間を短縮化し、メモリセ
ルの記憶情報を読み出す時間や書き込む時間を短くする
ことができる半導体装置を提供し、さらにこの半導体装
置を用いたシステムの高速化を図る。 【解決手段】 複数のメモリセルを配置するメモリセル
アレイ、この直接周辺回路、間接周辺回路からなるDR
AMであって、データ信号を受信する受信回路を、クロ
スカップル形の電圧増幅器CAの一対の入出力ノードに
直列回路GLTとGLBが結合されたレベル変換回路に
構成し、グローバルIO線を介したデータ信号が小振幅
のうちに電圧増幅することにより、伝送時間の短縮化を
図ることができる。また、レベル変換回路に複数のデー
タ信号を入力し、選択的に電圧増幅することにより、デ
ータ選択回路を兼用し、レイアウト面積の低減や遅延時
間の低減を図ることができる。
ルの記憶情報を読み出す時間や書き込む時間を短くする
ことができる半導体装置を提供し、さらにこの半導体装
置を用いたシステムの高速化を図る。 【解決手段】 複数のメモリセルを配置するメモリセル
アレイ、この直接周辺回路、間接周辺回路からなるDR
AMであって、データ信号を受信する受信回路を、クロ
スカップル形の電圧増幅器CAの一対の入出力ノードに
直列回路GLTとGLBが結合されたレベル変換回路に
構成し、グローバルIO線を介したデータ信号が小振幅
のうちに電圧増幅することにより、伝送時間の短縮化を
図ることができる。また、レベル変換回路に複数のデー
タ信号を入力し、選択的に電圧増幅することにより、デ
ータ選択回路を兼用し、レイアウト面積の低減や遅延時
間の低減を図ることができる。
Description
【0001】
【発明の属する技術分野】本発明は、データを受信する
回路を有する半導体装置に関し、特に半導体装置内のデ
ータ伝送時間を短縮化する半導体メモリなどの回路方式
に適用して有効な技術に関する。
回路を有する半導体装置に関し、特に半導体装置内のデ
ータ伝送時間を短縮化する半導体メモリなどの回路方式
に適用して有効な技術に関する。
【0002】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体メモリの大容量化は、メモリセルとデータ入
出力回路との距離を長くし、従来、その間の配線はビッ
ト線とメイン入出力(IO:Input/Outpu
t)線を用いていたが、最近では大規模化に伴いメイン
IO線以後にグローバルIO線を介し、データをやり取
りするような技術が考えられる。
て、半導体メモリの大容量化は、メモリセルとデータ入
出力回路との距離を長くし、従来、その間の配線はビッ
ト線とメイン入出力(IO:Input/Outpu
t)線を用いていたが、最近では大規模化に伴いメイン
IO線以後にグローバルIO線を介し、データをやり取
りするような技術が考えられる。
【0003】このグローバルIO線は、メモリセルアレ
イの近くに配置するメインアンプと、ボンディングパッ
ドの近くに配置する入出力回路を結ぶため、配線長はチ
ップ長辺の半分近くになるものもある。そこで、グロー
バルIO線にBi−Directional Buff
erを接続し、データ伝送の高速化を図る回路構成が開
示されている。これについては、たとえばISSCC9
5/SESSION14/DRAM/PAPER FA
14.4などに示されている。
イの近くに配置するメインアンプと、ボンディングパッ
ドの近くに配置する入出力回路を結ぶため、配線長はチ
ップ長辺の半分近くになるものもある。そこで、グロー
バルIO線にBi−Directional Buff
erを接続し、データ伝送の高速化を図る回路構成が開
示されている。これについては、たとえばISSCC9
5/SESSION14/DRAM/PAPER FA
14.4などに示されている。
【0004】
【発明が解決しようとする課題】ところで、前記のよう
な回路方式においては、グローバルIO線をバッファを
介して分割するため、メインアンプの負荷となるグロー
バルIO線の配線抵抗と容量を減少させる効果がある。
しかし、この方式でもバッファ回路自身の遅延、さらに
チップの大規模化が進むことによる配線抵抗と容量の増
大のため、高速化が望めなくなる。ここで発生する問題
は、半導体メモリの大容量化により、グローバルIO線
の寄生抵抗と容量の増大がデータ信号の伝送時間を増大
することである。
な回路方式においては、グローバルIO線をバッファを
介して分割するため、メインアンプの負荷となるグロー
バルIO線の配線抵抗と容量を減少させる効果がある。
しかし、この方式でもバッファ回路自身の遅延、さらに
チップの大規模化が進むことによる配線抵抗と容量の増
大のため、高速化が望めなくなる。ここで発生する問題
は、半導体メモリの大容量化により、グローバルIO線
の寄生抵抗と容量の増大がデータ信号の伝送時間を増大
することである。
【0005】以上のように、半導体メモリの大規模化に
伴い、メモリセルから入出力回路までの配線距離が長く
なっている。また、この配線に寄生する抵抗と容量も増
大し、データ信号の伝送時間を遅らせる。この信号の遅
延時間は、半導体メモリのデータを書き込む時間や読み
出す時間を遅らせる。つまり、アクセス時間を遅らせる
要因と考えられる。
伴い、メモリセルから入出力回路までの配線距離が長く
なっている。また、この配線に寄生する抵抗と容量も増
大し、データ信号の伝送時間を遅らせる。この信号の遅
延時間は、半導体メモリのデータを書き込む時間や読み
出す時間を遅らせる。つまり、アクセス時間を遅らせる
要因と考えられる。
【0006】そこで、本発明の目的は、上記データ信号
の伝送時間を短縮化し、メモリセルの記憶情報を読み出
す時間や書き込む時間を短くすることができるDRAM
などの半導体メモリを含む半導体装置を提供し、さらに
この半導体装置を用いたシステムの高速化を図るもので
ある。
の伝送時間を短縮化し、メモリセルの記憶情報を読み出
す時間や書き込む時間を短くすることができるDRAM
などの半導体メモリを含む半導体装置を提供し、さらに
この半導体装置を用いたシステムの高速化を図るもので
ある。
【0007】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0009】すなわち、上記目的を達成するために、本
発明による半導体記憶装置は少なくとも、メインアンプ
と入出力回路との間に1本以上のデータ入出力線とレベ
ル変換回路を有し、データ入出力線を介した信号を小振
幅のうちに増幅するレベル変換回路で構成するものであ
る。
発明による半導体記憶装置は少なくとも、メインアンプ
と入出力回路との間に1本以上のデータ入出力線とレベ
ル変換回路を有し、データ入出力線を介した信号を小振
幅のうちに増幅するレベル変換回路で構成するものであ
る。
【0010】また、上記レベル変換回路は、3個のN形
MOSトランジスタを直列に接続した直列回路を構成
し、2個の直列回路をクロスカップル形の電圧増幅器に
接続し、直列回路の2段目のN形MOSトランジスタの
ゲートにはデータを相補信号にしたデータ入出力線をそ
れぞれ接続し、直列回路の1段目のN形MOSトランジ
スタを電流遮断用、3段目を電流源にし、クロスカップ
ル形の電圧増幅器の出力線にはプリチャージ回路および
イコライザ回路を接続した構成にするものである。
MOSトランジスタを直列に接続した直列回路を構成
し、2個の直列回路をクロスカップル形の電圧増幅器に
接続し、直列回路の2段目のN形MOSトランジスタの
ゲートにはデータを相補信号にしたデータ入出力線をそ
れぞれ接続し、直列回路の1段目のN形MOSトランジ
スタを電流遮断用、3段目を電流源にし、クロスカップ
ル形の電圧増幅器の出力線にはプリチャージ回路および
イコライザ回路を接続した構成にするものである。
【0011】また、クロスカップル形の電圧増幅器に複
数の直列回路を並列に接続し、それぞれの直列回路には
それぞれのデータ入出力線を接続し、レベル変換するデ
ータを選択できる構成にしたものである。
数の直列回路を並列に接続し、それぞれの直列回路には
それぞれのデータ入出力線を接続し、レベル変換するデ
ータを選択できる構成にしたものである。
【0012】
【発明の実施の形態】以下、本発明の実施の形態を図1
〜図6の図面に基づいて詳細に説明する。なお、実施の
形態を説明するための全図において同一の部材には同一
の符号を付し、その繰り返しの説明は省略する。
〜図6の図面に基づいて詳細に説明する。なお、実施の
形態を説明するための全図において同一の部材には同一
の符号を付し、その繰り返しの説明は省略する。
【0013】まず、本発明に係る半導体装置の一例とし
て、DRAM(Dynamic Random Acc
ess Memory)について説明する。
て、DRAM(Dynamic Random Acc
ess Memory)について説明する。
【0014】図1は、DRAMの回路構成の概略を示し
たものである。図1を用いて、本発明がDRAMの回路
構成上で適用している箇所について説明する。なお、説
明のためにDRAMを例にしているが、本発明はDRA
M以外にも半導体装置内のデータ信号を受けてレベル変
換する半導体装置に適用してもよい。同図の各ブロック
を構成する回路素子は特に制限されないが、公知のCM
OS(相補MOS)やバイポーラトランジスタなどの集
積回路技術によって、単結晶シリコンのような1個の半
導体基板上に形成される。
たものである。図1を用いて、本発明がDRAMの回路
構成上で適用している箇所について説明する。なお、説
明のためにDRAMを例にしているが、本発明はDRA
M以外にも半導体装置内のデータ信号を受けてレベル変
換する半導体装置に適用してもよい。同図の各ブロック
を構成する回路素子は特に制限されないが、公知のCM
OS(相補MOS)やバイポーラトランジスタなどの集
積回路技術によって、単結晶シリコンのような1個の半
導体基板上に形成される。
【0015】図1において、全体を囲む太線の枠は半導
体チップChipを示し、この半導体チップChip
は、メモリセルMC、ワード線WL、ビット線Bおよび
/B、複数のメモリセルMCをマトリクス状に配置する
メモリセルアレイMCA、ワードドライバXD、センス
アンプSA、列選択線YL、列選択線YLを駆動する列
ドライバYD、メインIO線MIO、グローバルIO線
GIO(U)またはGIO(D)、メインアンプMA
(U)およびMA(D)、書き込み回路WD(U)およ
びWD(D)、レベル変換回路GA(U)およびGA
(D)、書き込みデータ送信回路WS(U)およびWS
(D)、データ選択回路SLR(U)およびSLR
(D)、データ出力回路OC、データ出力バッファO
B、アドレスバッファ群AA、プリデコーダ群AB、行
デコーダRD、列デコーダCD、タイミング発生回路T
Cなどから構成されている。
体チップChipを示し、この半導体チップChip
は、メモリセルMC、ワード線WL、ビット線Bおよび
/B、複数のメモリセルMCをマトリクス状に配置する
メモリセルアレイMCA、ワードドライバXD、センス
アンプSA、列選択線YL、列選択線YLを駆動する列
ドライバYD、メインIO線MIO、グローバルIO線
GIO(U)またはGIO(D)、メインアンプMA
(U)およびMA(D)、書き込み回路WD(U)およ
びWD(D)、レベル変換回路GA(U)およびGA
(D)、書き込みデータ送信回路WS(U)およびWS
(D)、データ選択回路SLR(U)およびSLR
(D)、データ出力回路OC、データ出力バッファO
B、アドレスバッファ群AA、プリデコーダ群AB、行
デコーダRD、列デコーダCD、タイミング発生回路T
Cなどから構成されている。
【0016】この半導体チップChipには、チップ外
部からの入力信号として、行アドレスストローブ信号/
RAS(以降参照符号の前に付けた、/は反転を表
す)、列アドレスストローブ信号/CAS、アドレス信
号Ae、データ書き込みイネーブル信号/WE、データ
入力信号Dinが入力され、チップ外部への出力信号と
してデータ出力信号Doutが出力される。また、チッ
プ外部から電源電圧Vcc,Vssが供給されている。
部からの入力信号として、行アドレスストローブ信号/
RAS(以降参照符号の前に付けた、/は反転を表
す)、列アドレスストローブ信号/CAS、アドレス信
号Ae、データ書き込みイネーブル信号/WE、データ
入力信号Dinが入力され、チップ外部への出力信号と
してデータ出力信号Doutが出力される。また、チッ
プ外部から電源電圧Vcc,Vssが供給されている。
【0017】DRAMの主要な動作は、メモリセルMC
に記憶情報を書き込むこと、または記憶情報を読み出す
ことである。そのために、入力信号の行アドレスストロ
ーブ信号/RASと列アドレスストローブ信号/CAS
は外部からの入力アドレス信号Aeに同期をとり、メモ
リセルアレイMCA内のどのメモリセルMCに情報のや
り取りをするのかを決定する。アドレスバッファ群AA
から出力した信号つまりアドレス信号はプリデコーダ群
ABによりデコードされる。これにより発生したアドレ
スプリデコード信号Ai(x)またはAi(y)はそれ
ぞれ行系の行デコーダRD、列系の列デコーダCDに入
力される。
に記憶情報を書き込むこと、または記憶情報を読み出す
ことである。そのために、入力信号の行アドレスストロ
ーブ信号/RASと列アドレスストローブ信号/CAS
は外部からの入力アドレス信号Aeに同期をとり、メモ
リセルアレイMCA内のどのメモリセルMCに情報のや
り取りをするのかを決定する。アドレスバッファ群AA
から出力した信号つまりアドレス信号はプリデコーダ群
ABによりデコードされる。これにより発生したアドレ
スプリデコード信号Ai(x)またはAi(y)はそれ
ぞれ行系の行デコーダRD、列系の列デコーダCDに入
力される。
【0018】行系の行デコーダRDはワードドライバX
Dに選択信号を送り、ワードドライバXDは1本または
複数のワード線WLを選択的に活性化する。ワード線W
Lにより、メモリセルMCが選択されるとビット線Bに
は記憶情報に応じてメモリセル信号を出力する。ビット
線Bと対をなすビット線/Bには記憶情報“0”,
“1”に応じるメモリセル信号の中間信号が出力され
る。センスアンプSAはそのビット線Bと/Bに出力さ
れた信号を差動増幅する。以上の動作の終了時期に合わ
せて信号YEは出力される。
Dに選択信号を送り、ワードドライバXDは1本または
複数のワード線WLを選択的に活性化する。ワード線W
Lにより、メモリセルMCが選択されるとビット線Bに
は記憶情報に応じてメモリセル信号を出力する。ビット
線Bと対をなすビット線/Bには記憶情報“0”,
“1”に応じるメモリセル信号の中間信号が出力され
る。センスアンプSAはそのビット線Bと/Bに出力さ
れた信号を差動増幅する。以上の動作の終了時期に合わ
せて信号YEは出力される。
【0019】一方、列系のアドレスバッファ群AAによ
り取り込まれたアドレス信号はプリデコーダ群ABによ
りアドレスプリデコード信号Ai(y)を出力し、列デ
コーダCDによりデコードされる。デコードされた選択
信号は列ドライバYDに出力される。また他方では、外
部からの列アドレスストローブ信号/CASを基に作ら
れた信号OEにより、信号YEと同期をとった信号CY
が列ドライバYDを活性化し、データ出力回路OCを活
性化する。列ドライバYDは列選択線YLを選択的に活
性化する。列選択線YLにより選ばれたビット線Bと/
Bの増幅信号はメインIO線MIOに微少信号として出
力され、メインアンプMA(U)またはMA(D)によ
り増幅される。この信号はグローバルIO線GIO
(U)またはGIO(D)を介してレベル変換回路GA
(U)またはGA(D)に入力される。次のデータ選択
回路SLR(U)とSLR(D)によりデータを選択し
データ出力回路OCに送られる。データはシリアル化さ
れデータ出力バッファOBによりチップ外部に出力され
る。
り取り込まれたアドレス信号はプリデコーダ群ABによ
りアドレスプリデコード信号Ai(y)を出力し、列デ
コーダCDによりデコードされる。デコードされた選択
信号は列ドライバYDに出力される。また他方では、外
部からの列アドレスストローブ信号/CASを基に作ら
れた信号OEにより、信号YEと同期をとった信号CY
が列ドライバYDを活性化し、データ出力回路OCを活
性化する。列ドライバYDは列選択線YLを選択的に活
性化する。列選択線YLにより選ばれたビット線Bと/
Bの増幅信号はメインIO線MIOに微少信号として出
力され、メインアンプMA(U)またはMA(D)によ
り増幅される。この信号はグローバルIO線GIO
(U)またはGIO(D)を介してレベル変換回路GA
(U)またはGA(D)に入力される。次のデータ選択
回路SLR(U)とSLR(D)によりデータを選択し
データ出力回路OCに送られる。データはシリアル化さ
れデータ出力バッファOBによりチップ外部に出力され
る。
【0020】本発明では、図1に示した破線内の受信回
路RRについて適用したものである。つまり、データ信
号を受信する受信回路RRをレベル変換回路に構成し、
グローバルIO線GIO(U)またはGIO(D)を介
したデータ信号が小振幅のうちに電圧増幅し、次の段の
回路へ送信する。さらに、データ選択回路SLR(U)
またはSLR(D)をレベル変換回路と共用することに
より遅延時間の短縮化を図る。
路RRについて適用したものである。つまり、データ信
号を受信する受信回路RRをレベル変換回路に構成し、
グローバルIO線GIO(U)またはGIO(D)を介
したデータ信号が小振幅のうちに電圧増幅し、次の段の
回路へ送信する。さらに、データ選択回路SLR(U)
またはSLR(D)をレベル変換回路と共用することに
より遅延時間の短縮化を図る。
【0021】次に、本発明に係る半導体装置のさらに具
体的な実施の形態について、図2〜図6を参照しながら
以下に詳細に説明する。
体的な実施の形態について、図2〜図6を参照しながら
以下に詳細に説明する。
【0022】(実施の形態1)図2は、本発明に係る半
導体装置の実施の形態1を示す受信回路の回路図であ
る。本実施の形態では、グローバルIO線を介したデー
タ信号を一旦MOSトランジスタのゲートで受けて、ク
ロスカップル形の電圧増幅器を用いて信号増幅するレベ
ル変換回路の例を示す。
導体装置の実施の形態1を示す受信回路の回路図であ
る。本実施の形態では、グローバルIO線を介したデー
タ信号を一旦MOSトランジスタのゲートで受けて、ク
ロスカップル形の電圧増幅器を用いて信号増幅するレベ
ル変換回路の例を示す。
【0023】図2において、受信回路は、一対の直列回
路(入力回路)GLTとGLB、クロスカップル形の電
圧増幅器CA、対となる出力線をプリチャージおよびイ
コライズするプリチャージ回路EQLR、インバータI
R1などから構成されている。クロスカップル形の電圧
増幅器CAの一対の入出力ノードに直列回路GLTとG
LBが結合されている。
路(入力回路)GLTとGLB、クロスカップル形の電
圧増幅器CA、対となる出力線をプリチャージおよびイ
コライズするプリチャージ回路EQLR、インバータI
R1などから構成されている。クロスカップル形の電圧
増幅器CAの一対の入出力ノードに直列回路GLTとG
LBが結合されている。
【0024】直列回路GLT,GLBはそれぞれ、ドレ
インが出力線OT,OBに接続され、電流遮断用の信号
S0がゲートに入力された電流遮断用N形MOSトラン
ジスタNTS0,NBS0、この各ソースにドレインが
接続され、ゲートに相補データ信号D0,/D0が入力
されたデータ入力用N形MOSトランジスタNT0,N
B0、この各ソースにドレインが接続され、ゲートが電
源電圧Vddに接続され、ソースが接地された電流源用
N形MOSトランジスタMNT0,MNB0からなる。
インが出力線OT,OBに接続され、電流遮断用の信号
S0がゲートに入力された電流遮断用N形MOSトラン
ジスタNTS0,NBS0、この各ソースにドレインが
接続され、ゲートに相補データ信号D0,/D0が入力
されたデータ入力用N形MOSトランジスタNT0,N
B0、この各ソースにドレインが接続され、ゲートが電
源電圧Vddに接続され、ソースが接地された電流源用
N形MOSトランジスタMNT0,MNB0からなる。
【0025】クロスカップル形の電圧増幅器CAは、ソ
ースが電源電圧Vddに接続され、ゲートにインバータ
IR1を介して起動信号OPが入力されたP形MOSト
ランジスタMP1、このドレインにソースが共通に接続
されたP形MOSトランジスタMP2,MP3、この各
ドレインにドレインが接続されたN形MOSトランジス
タMN2,MN3、この各ソースに共通にドレインが接
続され、ゲートに起動信号OPが入力され、ソースが接
地されたN形MOSトランジスタMN1からなる。P形
MOSトランジスタMP2とN形MOSトランジスタM
N2のゲートは、P形MOSトランジスタMP3とN形
MOSトランジスタMN3の共通に接続されたドレイン
に接続されるとともに、一方の出力線OTに接続されて
いる。P形MOSトランジスタMP3とN形MOSトラ
ンジスタMN3のゲートは、P形MOSトランジスタM
P2とN形MOSトランジスタMN2の共通に接続され
たドレインに接続されるとともに、他方の出力線OBに
接続されている。
ースが電源電圧Vddに接続され、ゲートにインバータ
IR1を介して起動信号OPが入力されたP形MOSト
ランジスタMP1、このドレインにソースが共通に接続
されたP形MOSトランジスタMP2,MP3、この各
ドレインにドレインが接続されたN形MOSトランジス
タMN2,MN3、この各ソースに共通にドレインが接
続され、ゲートに起動信号OPが入力され、ソースが接
地されたN形MOSトランジスタMN1からなる。P形
MOSトランジスタMP2とN形MOSトランジスタM
N2のゲートは、P形MOSトランジスタMP3とN形
MOSトランジスタMN3の共通に接続されたドレイン
に接続されるとともに、一方の出力線OTに接続されて
いる。P形MOSトランジスタMP3とN形MOSトラ
ンジスタMN3のゲートは、P形MOSトランジスタM
P2とN形MOSトランジスタMN2の共通に接続され
たドレインに接続されるとともに、他方の出力線OBに
接続されている。
【0026】プリチャージ回路EQLRは、各ソースが
共通に電源電圧Vddに接続され、各ゲートにプリチャ
ージ信号/EQが入力され、各ドレインが各出力線O
T,OBに接続されたP形MOSトランジスタMP4,
MP5、ゲートにプリチャージ信号/EQが入力され、
ドレイン、ソースが各出力線OT,OBに接続されたP
形MOSトランジスタMP6からなる。
共通に電源電圧Vddに接続され、各ゲートにプリチャ
ージ信号/EQが入力され、各ドレインが各出力線O
T,OBに接続されたP形MOSトランジスタMP4,
MP5、ゲートにプリチャージ信号/EQが入力され、
ドレイン、ソースが各出力線OT,OBに接続されたP
形MOSトランジスタMP6からなる。
【0027】ここで、D0と/D0は互いに相補となる
データ信号でありグローバルIO線を介して入力してい
る。本実施の形態では説明のため/D0を電源電圧Vd
dとし、D0をそれよりも低い電位信号とする。実際に
は、D0を電源電圧Vdd、/D0がそれよりも低い電
位信号の場合もある。また、S0は電流遮断用の信号で
あり、クロスカップル形の電圧増幅器CAが高電位に増
幅するときに直列回路GLTもしくはGLBに電流が流
れないようにしている。
データ信号でありグローバルIO線を介して入力してい
る。本実施の形態では説明のため/D0を電源電圧Vd
dとし、D0をそれよりも低い電位信号とする。実際に
は、D0を電源電圧Vdd、/D0がそれよりも低い電
位信号の場合もある。また、S0は電流遮断用の信号で
あり、クロスカップル形の電圧増幅器CAが高電位に増
幅するときに直列回路GLTもしくはGLBに電流が流
れないようにしている。
【0028】本実施の形態では、D0と/D0はグロー
バルIO線の遠端のデータ信号であり、信号の送信端よ
りも伝送遅延があり過渡的にも遷移時間が遅い。そこ
で、受信端ではデータ信号が小振幅のうちに電流遮断信
号S0を高電位に遷移し、N形MOSトランジスタNT
S0とNBS0を導通状態にする。ところで、直列回路
GLTとGLBは同じ回路であり、3個の直列N形MO
SトランジスタのON抵抗を十分高くしている。そのた
め、出力線OBはOTよりもわずかに電位の低下が起こ
る。この信号差をクロスカップル形の電圧増幅器CAは
増幅し、次段の回路へ出力する。
バルIO線の遠端のデータ信号であり、信号の送信端よ
りも伝送遅延があり過渡的にも遷移時間が遅い。そこ
で、受信端ではデータ信号が小振幅のうちに電流遮断信
号S0を高電位に遷移し、N形MOSトランジスタNT
S0とNBS0を導通状態にする。ところで、直列回路
GLTとGLBは同じ回路であり、3個の直列N形MO
SトランジスタのON抵抗を十分高くしている。そのた
め、出力線OBはOTよりもわずかに電位の低下が起こ
る。この信号差をクロスカップル形の電圧増幅器CAは
増幅し、次段の回路へ出力する。
【0029】本実施の形態では、グローバルIO線上の
データ信号を遠端では小振幅のうちにレベル変換回路で
受信するため遅延時間を短縮することができるという特
徴がある。
データ信号を遠端では小振幅のうちにレベル変換回路で
受信するため遅延時間を短縮することができるという特
徴がある。
【0030】図3は、図2の実施の形態におけるタイミ
ングチャート図である。図3を用いて、図2の実施の形
態の動作を説明する。
ングチャート図である。図3を用いて、図2の実施の形
態の動作を説明する。
【0031】図3において、/EQはプリチャージ回路
EQLRを起動するプリチャージ信号、D0,/D0は
互いに相補となるデータ信号、S0は電流遮断用の信
号、OPはクロスカップル形の電圧増幅器CAを起動す
る信号、/OPは起動信号OPを反転した信号、OT,
OBはレベル変換回路の出力信号である。また、これら
の信号はそのノードも同時に示している。
EQLRを起動するプリチャージ信号、D0,/D0は
互いに相補となるデータ信号、S0は電流遮断用の信
号、OPはクロスカップル形の電圧増幅器CAを起動す
る信号、/OPは起動信号OPを反転した信号、OT,
OBはレベル変換回路の出力信号である。また、これら
の信号はそのノードも同時に示している。
【0032】まず、プリチャージ信号/EQが低電位の
とき出力線の出力信号OTとOBの電位は電源電圧Vd
dに充電されている。その後、プリチャージ信号/EQ
が高電位になり、プリチャージ回路EQLRは遮断され
る。次に、データ信号/D0は電源電圧Vddを保持
し、相補となるデータ信号D0は電源電圧Vddよりも
電位を下げる。このとき、電流遮断信号S0が高電位に
なると直列回路GLTとGLBは導通状態となり、出力
信号OTとOBの電位を下げる。ところが、このときの
N形MOSトランジスタNT0とNB0のON抵抗には
ゲート電位分の差があり、出力線OTよりも低い電位差
が出力線OBに生じる。
とき出力線の出力信号OTとOBの電位は電源電圧Vd
dに充電されている。その後、プリチャージ信号/EQ
が高電位になり、プリチャージ回路EQLRは遮断され
る。次に、データ信号/D0は電源電圧Vddを保持
し、相補となるデータ信号D0は電源電圧Vddよりも
電位を下げる。このとき、電流遮断信号S0が高電位に
なると直列回路GLTとGLBは導通状態となり、出力
信号OTとOBの電位を下げる。ところが、このときの
N形MOSトランジスタNT0とNB0のON抵抗には
ゲート電位分の差があり、出力線OTよりも低い電位差
が出力線OBに生じる。
【0033】次に、起動信号OPが低電位から高電位に
遷移するとN形MOSトランジスタMN1が導通状態に
変化する。この遷移に合わせて出力線OTとOBの充電
電荷はN形MOSトランジスタMN3とMN1またはN
形MOSトランジスタMN2とMN1を介して放電す
る。事前に、出力線OTよりも出力線OBの方が低い電
位であるため、N形MOSトランジスタMN3はN形M
OSトランジスタMN2よりも先に非導通状態となる。
また、起動信号OPとほぼ同時期に起動信号/OPが高
電位から低電位に変化するためP形MOSトランジスタ
MP3とMP1を介して出力線OTを電源電圧Vddに
充電する。
遷移するとN形MOSトランジスタMN1が導通状態に
変化する。この遷移に合わせて出力線OTとOBの充電
電荷はN形MOSトランジスタMN3とMN1またはN
形MOSトランジスタMN2とMN1を介して放電す
る。事前に、出力線OTよりも出力線OBの方が低い電
位であるため、N形MOSトランジスタMN3はN形M
OSトランジスタMN2よりも先に非導通状態となる。
また、起動信号OPとほぼ同時期に起動信号/OPが高
電位から低電位に変化するためP形MOSトランジスタ
MP3とMP1を介して出力線OTを電源電圧Vddに
充電する。
【0034】本実施の形態では、データ信号のHigh
レベルまたはクロスカップル形の電圧増幅器CAの電源
電圧を電源電圧Vddとしたが、それ以外の電源電位を
用いてもよい。また、クロスカップル形の電圧増幅器C
Aの低電位側の電圧を接地電位としたが、これ以外の電
源電圧を用いてもよい。
レベルまたはクロスカップル形の電圧増幅器CAの電源
電圧を電源電圧Vddとしたが、それ以外の電源電位を
用いてもよい。また、クロスカップル形の電圧増幅器C
Aの低電位側の電圧を接地電位としたが、これ以外の電
源電圧を用いてもよい。
【0035】以上のように、本実施の形態では、データ
信号D0と/D0はレベル変換回路により小振幅の信号
を反転増幅することができる。また、本実施の形態を用
いた半導体装置では、IO線を介したデータ信号を、小
振幅のうちに増幅し信号の伝送遅延を短縮化することが
できる。さらに、半導体装置のアクセス時間を短縮し、
この半導体装置を用いたシステムの高速化を図ることが
できる。
信号D0と/D0はレベル変換回路により小振幅の信号
を反転増幅することができる。また、本実施の形態を用
いた半導体装置では、IO線を介したデータ信号を、小
振幅のうちに増幅し信号の伝送遅延を短縮化することが
できる。さらに、半導体装置のアクセス時間を短縮し、
この半導体装置を用いたシステムの高速化を図ることが
できる。
【0036】(実施の形態2)図4は、本発明に係る半
導体装置の実施の形態2を示す受信回路の回路図であ
る。本実施の形態では、それぞれの直列回路の電流源を
共通にしてレイアウト面積を低減する特徴がある。
導体装置の実施の形態2を示す受信回路の回路図であ
る。本実施の形態では、それぞれの直列回路の電流源を
共通にしてレイアウト面積を低減する特徴がある。
【0037】図4において、GLTとGLBは直列回路
(入力回路)であり、データ入力用N形MOSトランジ
スタNT0とNB0のソースを共通にして、電流源であ
るN形MOSトランジスタMN00を接続する。他は前
記図2に示した実施の形態1と同様である。
(入力回路)であり、データ入力用N形MOSトランジ
スタNT0とNB0のソースを共通にして、電流源であ
るN形MOSトランジスタMN00を接続する。他は前
記図2に示した実施の形態1と同様である。
【0038】本実施の形態の回路動作は前記図2および
図3で示した実施の形態1と同様であるが、クロスカッ
プル形の電圧増幅器が起動を開始した後に、電流遮断信
号S0を早い時期に低電位にする必要がある。これは、
2個の直列回路のソースが共通であるため、出力線OT
とOBが最終的には短絡状態になることを防いでいる。
図3で示した実施の形態1と同様であるが、クロスカッ
プル形の電圧増幅器が起動を開始した後に、電流遮断信
号S0を早い時期に低電位にする必要がある。これは、
2個の直列回路のソースが共通であるため、出力線OT
とOBが最終的には短絡状態になることを防いでいる。
【0039】従って、本実施の形態では、電流源の共通
化によって回路のレイアウト面積を低減することができ
る。
化によって回路のレイアウト面積を低減することができ
る。
【0040】(実施の形態3)図5は、本発明に係る半
導体装置の実施の形態3を示す受信回路の回路図であ
る。本実施の形態では、前記図4に示した実施の形態2
の直列回路を複数個用いて、複数のグローバルIO線か
ら入力した複数のデータ信号を選択的にレベル変換する
ことが特徴がある。
導体装置の実施の形態3を示す受信回路の回路図であ
る。本実施の形態では、前記図4に示した実施の形態2
の直列回路を複数個用いて、複数のグローバルIO線か
ら入力した複数のデータ信号を選択的にレベル変換する
ことが特徴がある。
【0041】図5において、GLT0〜GLTnとGL
B0〜GLBnは直列回路(入力回路)であり、同じ回
路である。また、D0と/D0は相補のデータ信号であ
り、以下Dnと/Dnまで同様の関係にある。また、そ
れら以外は前記図4に示した実施の形態2と同じであ
る。つまり本実施の形態は、D0からDnまでの複数の
データ信号を相補信号として入力したレベル変換回路で
ある。これらのデータ信号は、電流遮断信号S0〜Sn
の1つが低電位から高電位になることにより1組だけ選
択する。これにより、次段のデータ選択回路と兼用した
レベル変換回路を実現している。
B0〜GLBnは直列回路(入力回路)であり、同じ回
路である。また、D0と/D0は相補のデータ信号であ
り、以下Dnと/Dnまで同様の関係にある。また、そ
れら以外は前記図4に示した実施の形態2と同じであ
る。つまり本実施の形態は、D0からDnまでの複数の
データ信号を相補信号として入力したレベル変換回路で
ある。これらのデータ信号は、電流遮断信号S0〜Sn
の1つが低電位から高電位になることにより1組だけ選
択する。これにより、次段のデータ選択回路と兼用した
レベル変換回路を実現している。
【0042】本実施の形態は、グローバルIO線を介し
たデータ信号を小振幅のうちに電圧増幅するため、伝送
時間の短縮化を可能とする。また、複数のデータ信号か
ら1つを選択できるため、次段のデータ選択回路が不要
となりレイアウト面積の低減が可能となる。また、これ
らの優位性から半導体装置のアクセス時間の短縮化、チ
ップ面積の低減に寄与する。さらに、この半導体装置を
用いたシステムの高速化を可能にする。
たデータ信号を小振幅のうちに電圧増幅するため、伝送
時間の短縮化を可能とする。また、複数のデータ信号か
ら1つを選択できるため、次段のデータ選択回路が不要
となりレイアウト面積の低減が可能となる。また、これ
らの優位性から半導体装置のアクセス時間の短縮化、チ
ップ面積の低減に寄与する。さらに、この半導体装置を
用いたシステムの高速化を可能にする。
【0043】図6は、図5の実施の形態におけるタイミ
ングチャート図である。図6を用いて、図5の実施の形
態の動作を説明する。
ングチャート図である。図6を用いて、図5の実施の形
態の動作を説明する。
【0044】図6では説明のため、4組の相補なデータ
信号を仮定している。また、データ信号/D0〜/D3
は電源電圧Vdd、データ信号D0〜D3は電源電圧V
ddより低い電位の信号とする。本実施の形態を適用す
る際の、データ信号の個数とデータの正負は前記の限り
ではない。図6において、プリチャージ信号/EQと起
動信号OPと起動信号OPを反転した信号/OPとレベ
ル変換回路の出力信号OT,OBは前記図2と同じであ
る。ここでは、D0〜D3と/D0〜/D3は互いに相
補となるデータ信号、S0〜S3は電流遮断信号であ
る。また、これらの信号はそのノードも同時に示してい
る。
信号を仮定している。また、データ信号/D0〜/D3
は電源電圧Vdd、データ信号D0〜D3は電源電圧V
ddより低い電位の信号とする。本実施の形態を適用す
る際の、データ信号の個数とデータの正負は前記の限り
ではない。図6において、プリチャージ信号/EQと起
動信号OPと起動信号OPを反転した信号/OPとレベ
ル変換回路の出力信号OT,OBは前記図2と同じであ
る。ここでは、D0〜D3と/D0〜/D3は互いに相
補となるデータ信号、S0〜S3は電流遮断信号であ
る。また、これらの信号はそのノードも同時に示してい
る。
【0045】前記図3と同様に、プリチャージ信号/E
Qは出力線の出力信号OTとOBの電位を電源電圧Vd
dに充電し、その後プリチャージ回路EQLRを遮断す
る。次に、データ信号/D0〜/D3は電源電圧Vdd
を保持し、相補となるデータ信号D0〜D3は電源電圧
Vddよりも電位を下げる。このとき、電流遮断信号S
0〜S3が1組のデータ信号を選択する。ここでは、デ
ータ信号D0と/D0を選択するために、電流遮断信号
S0は低電位から高電位に遷移する。このため、直列回
路GLT0とGLB0は導通状態となり、出力信号OT
よりもOBが低下した電位に下がる。
Qは出力線の出力信号OTとOBの電位を電源電圧Vd
dに充電し、その後プリチャージ回路EQLRを遮断す
る。次に、データ信号/D0〜/D3は電源電圧Vdd
を保持し、相補となるデータ信号D0〜D3は電源電圧
Vddよりも電位を下げる。このとき、電流遮断信号S
0〜S3が1組のデータ信号を選択する。ここでは、デ
ータ信号D0と/D0を選択するために、電流遮断信号
S0は低電位から高電位に遷移する。このため、直列回
路GLT0とGLB0は導通状態となり、出力信号OT
よりもOBが低下した電位に下がる。
【0046】その後は、前記図3の実施の形態1と同様
に、起動信号OPによりクロスカップル形の電圧増幅器
CAが動作し、出力線OTは電源電圧Vddになり、出
力線OBは接地電位になる。この一連の増幅動作の後、
起動信号OPが高電位から低電位に遷移し、またプリチ
ャージ信号/EQは低電位となり出力線OTとOBの電
位を電源電圧Vddに充電する。
に、起動信号OPによりクロスカップル形の電圧増幅器
CAが動作し、出力線OTは電源電圧Vddになり、出
力線OBは接地電位になる。この一連の増幅動作の後、
起動信号OPが高電位から低電位に遷移し、またプリチ
ャージ信号/EQは低電位となり出力線OTとOBの電
位を電源電圧Vddに充電する。
【0047】以上の動作を、次のサイクルでデータ信号
D1と/D1、さらに次のサイクルでデータ信号D2と
/D2、さらに次のサイクルでデータ信号D3と/D3
を選択し、電圧増幅する。実際には、データ信号を選択
する順番は任意でよい。
D1と/D1、さらに次のサイクルでデータ信号D2と
/D2、さらに次のサイクルでデータ信号D3と/D3
を選択し、電圧増幅する。実際には、データ信号を選択
する順番は任意でよい。
【0048】つまり、複数のデータ信号D0〜Dnと/
D0〜/Dnを、電流遮断信号S0〜Snが低電位から
高電位に遷移することにより、選択を可能とする。
D0〜/Dnを、電流遮断信号S0〜Snが低電位から
高電位に遷移することにより、選択を可能とする。
【0049】従って、本実施の形態では、グローバルI
O線を介したデータ信号を小振幅のうちに電圧増幅する
ため、伝送時間の短縮化を可能とすることができる。ま
た、複数のデータ信号から1つを選択できるため、次段
のデータ選択回路が不要となりレイアウト面積の低減が
可能になるとともに、遅延時間が短縮できる。また、こ
れらの優位性から前記実施の形態1に比べてさらなる半
導体装置のアクセス時間の短縮化、チップ面積の低減に
寄与することができる。さらに、この半導体装置を用い
たシステムの高速化を可能にすることができる。
O線を介したデータ信号を小振幅のうちに電圧増幅する
ため、伝送時間の短縮化を可能とすることができる。ま
た、複数のデータ信号から1つを選択できるため、次段
のデータ選択回路が不要となりレイアウト面積の低減が
可能になるとともに、遅延時間が短縮できる。また、こ
れらの優位性から前記実施の形態1に比べてさらなる半
導体装置のアクセス時間の短縮化、チップ面積の低減に
寄与することができる。さらに、この半導体装置を用い
たシステムの高速化を可能にすることができる。
【0050】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【0051】たとえば、前記実施の形態においては、D
RAMを例に説明したが、本発明はDRAMに限られる
ものではなく、半導体装置内のデータ信号を受けてレベ
ル変換する他の半導体メモリなどについても適用するこ
とができる。
RAMを例に説明したが、本発明はDRAMに限られる
ものではなく、半導体装置内のデータ信号を受けてレベ
ル変換する他の半導体メモリなどについても適用するこ
とができる。
【0052】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0053】本発明によれば、半導体装置内のデータ伝
送時間を短縮し、レベル変換回路とデータ選択回路を兼
用できるため、レイアウト面積の低減や遅延時間の短縮
ができる。このため、半導体装置のアクセス時間の短縮
化およびレイアウト面積の低減が可能となり、この半導
体装置を用いたシステムの高速化が実現できる。
送時間を短縮し、レベル変換回路とデータ選択回路を兼
用できるため、レイアウト面積の低減や遅延時間の短縮
ができる。このため、半導体装置のアクセス時間の短縮
化およびレイアウト面積の低減が可能となり、この半導
体装置を用いたシステムの高速化が実現できる。
【図1】本発明に係る半導体装置の一例であるDRAM
の構成を示す概略図である。
の構成を示す概略図である。
【図2】本発明に係る半導体装置の実施の形態1を示す
受信回路の回路図である。
受信回路の回路図である。
【図3】図2に示す実施の形態1におけるタイミングチ
ャート図である。
ャート図である。
【図4】本発明に係る半導体装置の実施の形態2を示す
受信回路の回路図である。
受信回路の回路図である。
【図5】本発明に係る半導体装置の実施の形態3を示す
受信回路の回路図である。
受信回路の回路図である。
【図6】図5に示す実施の形態3におけるタイミングチ
ャート図である。
ャート図である。
【符号の説明】 Chip 半導体チップ MC メモリセル WL ワード線 B,/B ビット線 MCA メモリセルアレイ XD ワードドライバ SA センスアンプ YL 列選択線 YD 列ドライバ MIO メインIO線 GIO(U),GIO(D) グローバルIO線 MA(U),MA(D) メインアンプ WD(U),WD(D) 書き込み回路 GA(U),GA(D) レベル変換回路 WS(U),WS(D) 書き込みデータ送信回路 SLR(U),SLR(D) データ選択回路 OC データ出力回路 OB データ出力バッファ AA アドレスバッファ群 AB プリデコーダ群 RD 行デコーダ CD 列デコーダ TC タイミング発生回路 /RAS 行アドレスストローブ信号 /CAS 列アドレスストローブ信号 Ae アドレス信号 /WE データ書き込みイネーブル信号 Din データ入力信号 Dout データ出力信号 Vcc,Vss 電源電圧 Ai(x),Ai(y) アドレスプリデコード信号 RR 受信回路 GLT,GLT0〜GLTn 直列回路(入力回路) GLB,GLB0〜GLBn 直列回路(入力回路) CA クロスカップル形の電圧増幅器 EQLR プリチャージ回路 IR1 インバータ NTS0〜NTSn,NBS0〜NBSn電流遮断用N
形MOSトランジスタ NT0〜NTn,NB0〜NBn データ入力用N形M
OSトランジスタ MNT0,MNB0,MN00 電流源用N形MOSト
ランジスタ MP1〜MP6 P形MOSトランジスタ MN1〜MN3 N形MOSトランジスタ D0〜Dn データ信号 /D0〜/Dn 相補となるデータ信号 S0〜Sn 電流遮断信号 OP 起動信号 /OP OPの反転信号 /EQ プリチャージ信号 OT,OB レベル変換回路の出力信号
形MOSトランジスタ NT0〜NTn,NB0〜NBn データ入力用N形M
OSトランジスタ MNT0,MNB0,MN00 電流源用N形MOSト
ランジスタ MP1〜MP6 P形MOSトランジスタ MN1〜MN3 N形MOSトランジスタ D0〜Dn データ信号 /D0〜/Dn 相補となるデータ信号 S0〜Sn 電流遮断信号 OP 起動信号 /OP OPの反転信号 /EQ プリチャージ信号 OT,OB レベル変換回路の出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 礒田 正典 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 大石 司 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 5B015 JJ21 KB09 KB12 KB93 QQ01 5B024 AA15 BA09 BA29 CA07
Claims (5)
- 【請求項1】 入出力線対を介して伝送される相補デー
タ信号を受信する受信回路を有する半導体装置であっ
て、 前記受信回路は、クロスカップル形電圧増幅器の一対の
入出力ノードに結合された入力回路と、 プリチャージ回路とを有し、 前記入力回路は、前記入出力線対にゲートが接続される
第1MOSトランジスタ対と、 前記第1MOSトランジスタ対のドレインにそのソース
が接続される第2MOSトランジスタ対と、 前記第1MOSトランジスタ対のソースに接続された電
流源とを含み、 前記第2MOSトランジスタ対のゲートには電流遮断信
号が入力され、そのドレインには前記クロスカップル形
電圧増幅器の前記一対の入出力ノードが接続されること
を特徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置であって、前
記相補データ信号が前記受信回路の入力端で全振幅より
も小さいときに、前記受信回路を動作させて、前記入出
力線対で生じる前記相補データ信号の伝送遅延を短縮す
ることを特徴とする半導体装置。 - 【請求項3】 請求項1または2記載の半導体装置であ
って、前記電流源は、前記第1MOSトランジスタ対の
ソースに接続されたソース・ドレイン経路を持つ第3M
OSトランジスタであることを特徴とする半導体装置。 - 【請求項4】 請求項1、2または3記載の半導体装置
であって、 第2入出力線対をさらに有し、 前記受信回路は、前記クロスカップル形電圧増幅器の前
記一対の入出力ノードに結合され、前記第2入出力線対
に対応して設けられる第2入力回路をさらに有すること
を特徴とする半導体装置。 - 【請求項5】 請求項1、2、3または4記載の半導体
装置であって、前記半導体装置は、DRAMの半導体メ
モリであることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10244824A JP2000076858A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10244824A JP2000076858A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000076858A true JP2000076858A (ja) | 2000-03-14 |
Family
ID=17124507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10244824A Withdrawn JP2000076858A (ja) | 1998-08-31 | 1998-08-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000076858A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004259429A (ja) * | 2003-02-26 | 2004-09-16 | Samsung Electronics Co Ltd | センスアンプ回路及びこれを備えたビット比較回路 |
US6920068B2 (en) | 2003-05-30 | 2005-07-19 | Hynix Semiconductor Inc. | Semiconductor memory device with modified global input/output scheme |
KR100631174B1 (ko) | 2005-03-31 | 2006-10-02 | 주식회사 하이닉스반도체 | 글로벌 입출력 라인의 데이터 출력장치 및 그 데이터출력방법 |
CN111614346A (zh) * | 2020-06-11 | 2020-09-01 | 电子科技大学 | 基于延时信号的ai处理器的处理单元及累积单元 |
-
1998
- 1998-08-31 JP JP10244824A patent/JP2000076858A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004259429A (ja) * | 2003-02-26 | 2004-09-16 | Samsung Electronics Co Ltd | センスアンプ回路及びこれを備えたビット比較回路 |
JP4485224B2 (ja) * | 2003-02-26 | 2010-06-16 | 三星電子株式会社 | センスアンプ回路及びこれを備えたビット比較回路 |
US6920068B2 (en) | 2003-05-30 | 2005-07-19 | Hynix Semiconductor Inc. | Semiconductor memory device with modified global input/output scheme |
KR100631174B1 (ko) | 2005-03-31 | 2006-10-02 | 주식회사 하이닉스반도체 | 글로벌 입출력 라인의 데이터 출력장치 및 그 데이터출력방법 |
US7339397B2 (en) | 2005-03-31 | 2008-03-04 | Hynix Semiconductor Inc. | Data output apparatus and method |
CN111614346A (zh) * | 2020-06-11 | 2020-09-01 | 电子科技大学 | 基于延时信号的ai处理器的处理单元及累积单元 |
CN111614346B (zh) * | 2020-06-11 | 2023-06-30 | 电子科技大学 | 基于延时信号的ai处理器的处理单元及累积单元 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
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