KR100847761B1 - 전류차를 감지하기 위한 감지증폭기 - Google Patents

전류차를 감지하기 위한 감지증폭기 Download PDF

Info

Publication number
KR100847761B1
KR100847761B1 KR1020020017265A KR20020017265A KR100847761B1 KR 100847761 B1 KR100847761 B1 KR 100847761B1 KR 1020020017265 A KR1020020017265 A KR 1020020017265A KR 20020017265 A KR20020017265 A KR 20020017265A KR 100847761 B1 KR100847761 B1 KR 100847761B1
Authority
KR
South Korea
Prior art keywords
sensing
sense amplifier
drain terminal
unit
pmos transistor
Prior art date
Application number
KR1020020017265A
Other languages
English (en)
Other versions
KR20030078306A (ko
Inventor
권기섭
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020017265A priority Critical patent/KR100847761B1/ko
Publication of KR20030078306A publication Critical patent/KR20030078306A/ko
Application granted granted Critical
Publication of KR100847761B1 publication Critical patent/KR100847761B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 입력되는 두 신호의 전류차를 감지 증폭하는 전류센스앰프를 제공하기 위한 것으로, 이를 위한 본 발명은 두 입력신호의 전류차를 감지하여 증폭하기 위한 제1 감지부; 상기 제1 감지부에서 감지, 증폭된 신호를 다시 증폭하기 위한 제2 감지부; 상기 제1 감지부 및 제2 감지부의 연결 또는 분리를 제어하고, 분리시에는 상기 제1 감지부를 프리차지시키기 위한 센싱 제어부; 및 상기 제1 및 제2 감지부에 의해 증폭된 신호를 출력하기 위한 센스앰프 출력부를 구비하는 감지증폭기를 구비한다.
반도체, 메모리, 센스앰프, 전류, 전압

Description

전류차를 감지하기 위한 감지증폭기{Sence Amplifier for sencing current}
도1은 메모리 소자에서 비트라인 센스앰프와 데이터버스 센스앰프의 통상적인 배치를 보여주는 블럭도.
도2은 종래기술에 의해 전압을 감지 증폭하는 데이터버스 센스앰프부의 일실시예를 나타내는 회로도.
도3는 도2의 데이터버스 센스앰프부의 동작파형을 나타내는 도.
도4는 본 발명의 바람직한 실시예에 따른 감지증폭기를 나타내는 블럭구성도.
도5는 도4의 감지증폭기의 일실시예를 나타내는 구체적인 회로도이다.
도6은 도5의 감지증폭기의 동작을 나타내는 파형도이다.
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 입력되는 두 데이터(DB, /DB)의 차를 감지하여 증폭해서 출력하는 데이터 버스 감지증폭기(Data Bus Sense Amplifier, 이하 데이터버스 센스앰프라 함)에 관한 것이다.
일반적으로, 데이터버스 센스앰프는 비트라인 센스앰프에 의해 증폭된 셀 어레이(cell array)에 저장되어 있는 데이터가 데이터 라인에 실리게 되면 이를 감지, 증폭한 후에 데이터 출력버퍼로 전달하기 위한 회로로서, 셀에서 전달된 데이타의 작은 전위차를 정확히 감지하여 단시간 내에 증폭하여 다음 회로로 전달해 주도록 설계된다.
참고로, 반도체 메모리의 셀에 저장된 데이터가 밖으로 독출되는 과정을 살펴보면, 먼저 로우 어드레스가 입력되면 이 어드레스에 해당하는 워드라인이 액티브되고 일정한 시간후에 비트라인 센스앰프가 동작하여 액티브된 워드라인의 셀 데이터를 래치(latch)시킨다. 이후 컬럼 어드레스가 입력되면 하나의 비트라인을 선택하고, 선택된 비트라인 센스앰프의 정보를 데이터 라인을 통해서 데이터버스 센스앰프로 보내고 데이터버스 센스앰프는 입력된 신호를 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다.
특히, 디램(DRAM)의 경우 컬럼 어드레스가 입력되어 데이타라인 센스앰프가 동작하여 데이터를 출력시키는데 소요되는 시간이 칩의 동작속도에 중요한 부분이다.
도1은 메모리 소자에서 비트라인 센스앰프와 데이터버스 센스앰프의 통상적인 배치를 보여주는 블럭도이다.
도1을 참고하여 설명하면, 통상적으로 메모리 소자는 일정한 갯수의 단위셀로 구성된 셀 어레이(Cell Array)(10)가 있고, 셀 어레이(10) 상, 하부에 비트라인 센스앰프(BLSA)가 셀 어레이(10)의 비트라인과 연결되면서 배치되어 있으며, 다수개의 비트라인(BLSA)은 공통으로 데이터버스(DB1, /DB1...)에 연결되고 데이터버스는 데이터버스 센스앰프(DBSA)에 연결되어 있다. 데이터버스 센스앰프(DBSA)의 출력은 RD 라인(RD1,..)에 연결되어 있으며, RD 라인까지 전달된 셀 데이터는 RD 라인 드라이버 및 데이터 출력버퍼를 통해 메모리 소자 외부로 출력하게 된다.
따라서 데이터버스 센스앰프는 1개의 셀어레이(10)내의 연결된 모든 비트라인 센스앰프(BLSA)가 공통으로 연결되어 있기 때문에 배선의 길이가 길어지게 되고, 이에 따라 고속으로 동작하기가 매우 어렵다. 그러므로 배선의 기생 용량과 저항을 감소시키는 배선 구조와 함께, 데이터버스 센스앰프를 작은 신호도 확실하게 고속으로 감지해 낼 수 있도록 설계하는 것이 필요하다.
도2은 종래기술에 의해 전압을 감지 증폭하는 데이터버스 센스앰프부의 일실시예를 나타내는 회로도이다.
도2을 참조하여 설명하면, 데이터버스 센스앰프부는 데이터라인(DB,/DB)과 연결시켜주는 연결부(20)와, 센싱동작전에 프리차지 동작을 수행하는 프리차지부(30)와, 연결된 데이터라인(DB,/DB)의 전압차를 증폭하는 센스앰프(40)와, 센스앰프(40)에 의해 센싱된 전압차를 출력하는 센스앰프 출력부(50)로 구성된다.
도3는 도2의 데이터버스 센스앰프부의 동작파형을 나타내는 도이다.
이하 도2 내지 도3을 참조하여 전술한 데이터버스 센스앰프부의 동작에 대해 서 설명한다.
먼저 비트라인 센스앰프에 의해 증폭된 신호가 데이터라인(DB,/DB)에 실리게 되고, 이 때에 프리차지부(30)의 제어신호(MAPCB)가 로우로 되어 있을 때 센스앰프부의 두라인(A,B)는 내부동작전원(Vperi)로 프리차지되어 있다.
이어서 연결부(20)의 제어신호(MATRB)의 신호가 로우로 되어 센스앰프(40)가 데이터라인(DB,/DB)에 연결되어, 센스앰프(40)가 데이터라인(DB,/DB)의 신호차를 감지 증폭한다. 이때 프리차지부(30)의 제어신호(MAPCP)는 하이상태를 유지하고 센스앰프(40) 및 센스앰프 출력부(50)의 제어신호(MAE)는 하이로 되어 있다.
센스앰프가 센싱을 하고 난 값은 센스앰프 출력부(50)을 통해 출력하게 된다.
그러나, 도2에 도시된 바와 같은 입력되는 전압의 차이를 증폭하여 출력하는 데이터버스 센스앰프는 입력되는 두 신호의 전압차이가 일정한 크기 이상이 되어야 그 차이값을 증폭하여 출력할 수 있는 단점을 가지고 있어, 보다 고집적된 메모리 소자에서 사용하기에는 적합하지 못하다.
본 발명은 입력되는 두 신호의 전류차를 감지 증폭하는 전류센스앰프를 제공함을 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 두 입력신호의 전류차를 감지하여 증폭하기 위한 제1 감지부; 상기 제1 감지부에서 감지, 증폭된 신호를 다시 증폭하기 위한 제2 감지부; 상기 제1 감지부 및 제2 감지부의 연결 또는 분리를 제어하고, 분리시에는 상기 제1 감지부를 프리차지시키기 위한 센싱 제어부; 및 상기 제1 및 제2 감지부에 의해 증폭된 신호를 출력하기 위한 센스앰프 출력부를 구비하는 감지증폭기를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 실시예에 따른 감지증폭기를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 감지증폭기는 두 입력신호(DB,/DB)의 전류차를 감지하여 증폭하기 위한 제1 감지부(100)와, 제1 감지부(100)에서 감지, 증폭된 신호를 다시 증폭하기 위한 제2 감지부(200)와, 제1 감지부(100) 및 제2 감지부(200)의 연결 또는 분리를 제어하고, 분리시에는 제1 감지부(100)를 프리차지시키기 위한 센싱 제어부(300)와, 제1 및 제2 감지부(100,200)에 의해 증폭된 신호를 출력하기 위한 센스앰프 출력부(400)로 구성된다.
도5는 도4의 감지증폭기의 일실시예를 나타내는 구체적인 회로도이다.
도5를 참조하여 살펴보면, 제1 감지부(100)는 두 입력신호(DB, /DB)를 소스측으로 입력받고, 각각의 게이트와 서로의 드레인단이 크로스 커플된 제1 및 제2 피모스 트랜지스터(P1,P2)로 구성된다.
제2 감지부(200)는 제1 피모스트랜지스터(P1)의 드레인단과 직렬로 드레인단이 연결되고, 게이트로 상기 제2 피모스트랜지스터(P2)의 드레이단과 연결되며, 소스측은 접지로 연결되는 제1 앤모스트랜지스터(N1)와, 제2 피모스트랜지스터(P2)의 드레인단과 직렬로 드레인단이 연결되고, 게이트로 상기 제1 피모스 트랜지스터의 드레이단과 연결되며, 소스측은 접지로 연결되는 제2 앤모스트랜지스터(N2)로 구성된다.
센싱 제어부(300)는 제1 피모스트랜지스터(P1) 및 제1 앤모스트랜지스터(N1)의 공통 드레인단에 구비된 제1 전송게이트(TG1)와, 제2 피모스트랜지스터(P2) 및 제2 앤모스트랜지스터(N2))의 공통 드레인단에 구비된 제2 전송게이트(TG2)와, 센싱 제어신호(SEN)를 입력받아 제1 및 제2 전송게이트(TG1, TG2)를 인에이블 시키기 위한 인버터 체인(I1,I2)와, 센싱 제어신호(SEN)를 게이트로 입력받아 제1 및 제2 피모스트랜지스(P2)의 드레인 노드(노드 A,B)를 프리차지시키기 위한 제3 및 제4 피모스트랜지스터(P3,P4)로 구성된다.
센스앰프 출력부(400)은 제1 및 제2 앤모스트랜지스터의 드레인 노드(C,D)에 연결된 제1 및 제2 인버터(I3,I4)로 구성된다.
도6은 도5의 감지증폭기의 동작을 나타내는 파형도이다.
이하 도4 내지 도5를 참조하여 전술한 실시시예의 동작을 살펴본다.
먼저 데이터라인(DB,/DB)에 신호의 차가 입력되고 있지 않는 상태에서는 데이터라인(DB,/DB)는 동작전압으로 프리차지 되어 있는 상태이다.
한편, 센싱 제어신호(SEN)이 로우레벨일 때에는 제3 및 제4 피모스트랜지스터(P3,P4)는 턴온상태이며, 이에 따라 노드(A,B)는 동작전압으로 프리차지되어 있는 상태이다. 따라서 노드(A,B)에 게이트가 연결된 제1 및 제2 앤모스트랜지스터(N1,N2)는 턴온상태이어서 노드(C,D)는 로우레벨이 되고, 드레인과 게이트 양단의 전압차가 없는 제1 및 제2 피모스트랜지스터(P1,P2)는 턴오프상태이다.
이어서 센싱동작시에 센싱 제어신호(SEN)가 하이 레벨로 반전되는데, 이에 따라 제1 및 제2 전송게이트(TG1,TG2)가 턴온되어 노드간(A와 C, B와 D)에 차치쉐어링(charge sharing)이 일어나 노드(A,B)에 전압이 강하되어 최종적으로 제1 및 제2 앤모스트랜지스터의 문턱전압(Vt)까지 된다. 이 때 데이터라인(DB,/DB)에는 제1 피모스트랜지터 및 제1 앤모스트랜지스터(또는 제1 피모스트랜지터 및 제1 앤모스트랜지스터)의 문턱전압(2Vtp+Vtn)보다 큰 전압으로 프리차지되어 있으므로 제1 및 제2 피모스 트랜지스터(P1,P2)가 턴온된다.
계속해서, 비트라인 센스앰프에 의해 증폭된 신호가 데이터라인(DB,/DB)에 인가되면, 노드(A,B)로 전류가 차이를 가지고 흐르게 되게 되는데, 상대적으로 많은 전류가 흐르게 되는 노드(A 또는 B)의 전압은 상승하고, 상대적으로 적은 전류가 흐르는 노드(A 또는 B)의 전압은 하강하게 된다.
이로서 노드(C,D)의 전압레벨에 차이를 가지게 되어 센싱동작이 완료되고, 노드(C,D)의 전압레벨에 차이가 센스앰프의 출력부(400)를 통해 출력된다. 이 때 데이터라인(DB,/DB)에 프리차지된 전압으로 통상 메모리 소자의 셀 구동전압(Vcore)을 이용하는데, 셀 구동전압이 높을 수록 센싱스피드가 향상된다.
전술한 센스앰프는 제어신호가 종래에 비해 하나의 제어신호(센싱제어신호(SEN) 만을 이용하기 때문에 제어 로직이 종래보다 간단해 지며, 센스앰프부를 구성하는 모스트랜지스터의 갯수가 줄어듦에 따라 레이아웃 면적 및 파워소모가 줄어든다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 간단한 제어로직을 사용하고 레이아웃면적이 감소되며, 파워소모가 줄어든 센스앰프를 구현할 수 있어 반도체 메모리 소자의 동작성능향상을 기대할 수 있다.

Claims (5)

  1. 두 입력신호의 전류차를 감지하여 증폭하기 위한 제1 감지부;
    상기 제1 감지부에서 감지 및 증폭된 신호를 다시 증폭하기 위한 제2 감지부;
    상기 제1 감지부 및 제2 감지부의 전기적인 연결 또는 분리를 제어하고, 분리시에는 상기 제1 감지부를 프리차지시키기 위한 센싱 제어부; 및
    상기 제1 및 제2 감지부에 의해 증폭된 신호를 출력하기 위한 센스앰프 출력부
    를 구비하는 감지증폭기.
  2. 제 1 항에 있어서,
    상기 제1 감지부는
    상기 두 입력신호를 각각 소스측으로 입력받고, 각각의 게이트와 서로의 드레인단이 크로스 커플된 제1 및 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 감지증폭기.
  3. 제 2 항에 있어서,
    상기 제2 감지부는
    상기 제1 피모스트랜지스터의 드레인단과 직렬로 드레인단이 연결되고, 게이트로 상기 제2 피모스 트랜지스터의 드레이단과 연결되며, 소스측은 접지로 연결되는 제1 앤모스트랜지스터; 및
    상기 제2 피모스트랜지스터의 드레인단과 직렬로 드레인단이 연결되고, 게이트로 상기 제1 피모스 트랜지스터의 드레이단과 연결되며, 소스측은 접지로 연결되는 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 감지증폭기.
  4. 제 3 항에 있어서,
    상기 센싱 제어부는,
    상기 제1 피모스트랜지스터 및 상기 제1 앤모스트랜지스터의 공통 드레인단에 구비된 제1 전송게이트;
    상기 제2 피모스트랜지스터 및 상기 제2 앤모스트랜지스터의 공통 드레인단에 구비된 제2 전송게이트;
    센싱 제어신호를 입력받아 상기 제1 및 제2 전송게이트를 인에이블 시키기 위한 인버터 체인;
    상기 센싱 제어신호를 게이트로 입력받아 상기 제1 및 제2 피모스트랜지스터의 드레인 노드를 프리차지시키기 위한 제3 및 제4 피모스트랜지스터를 구비하는 것을 특징으로 하는 감지증폭기.
  5. 제 4 항에 있어서,
    상기 센스앰프 출력부는
    상기 제1 및 제2 앤모스트랜지스터의 드레인 노드에 각각 연결된 제1 및 제2 인버터를 구비하는 것을 특징으로 하는 감지증폭기.
KR1020020017265A 2002-03-29 2002-03-29 전류차를 감지하기 위한 감지증폭기 KR100847761B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020017265A KR100847761B1 (ko) 2002-03-29 2002-03-29 전류차를 감지하기 위한 감지증폭기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020017265A KR100847761B1 (ko) 2002-03-29 2002-03-29 전류차를 감지하기 위한 감지증폭기

Publications (2)

Publication Number Publication Date
KR20030078306A KR20030078306A (ko) 2003-10-08
KR100847761B1 true KR100847761B1 (ko) 2008-07-23

Family

ID=32377118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020017265A KR100847761B1 (ko) 2002-03-29 2002-03-29 전류차를 감지하기 위한 감지증폭기

Country Status (1)

Country Link
KR (1) KR100847761B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6076090A (ja) * 1983-10-03 1985-04-30 Nec Corp センスアンプ回路
KR19980037918A (ko) * 1996-11-22 1998-08-05 김광호 불휘발성 반도체 메모리 장치의 비트라인 감지증폭
KR19980037503A (ko) * 1996-11-22 1998-08-05 김영환 반도체 메모리장치의 저전력 감지증폭기
KR19980066899A (ko) * 1997-01-29 1998-10-15 김광호 저전압용 전류 센스 앰프 회로
KR20010061379A (ko) * 1999-12-28 2001-07-07 박종섭 센스앰프 구동 제어장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6076090A (ja) * 1983-10-03 1985-04-30 Nec Corp センスアンプ回路
KR19980037918A (ko) * 1996-11-22 1998-08-05 김광호 불휘발성 반도체 메모리 장치의 비트라인 감지증폭
KR19980037503A (ko) * 1996-11-22 1998-08-05 김영환 반도체 메모리장치의 저전력 감지증폭기
KR19980066899A (ko) * 1997-01-29 1998-10-15 김광호 저전압용 전류 센스 앰프 회로
KR20010061379A (ko) * 1999-12-28 2001-07-07 박종섭 센스앰프 구동 제어장치

Also Published As

Publication number Publication date
KR20030078306A (ko) 2003-10-08

Similar Documents

Publication Publication Date Title
US7038962B2 (en) Semiconductor integrated circuit
US10672435B2 (en) Sense amplifier signal boost
EP1554731A2 (en) Cascode sense amp and column select circuit and method of operation
US8189413B2 (en) Semiconductor memory device, test method thereof and semiconductor device
JP3924107B2 (ja) 半導体集積回路
KR100434515B1 (ko) 전류감지 회로용 능동 부하 회로를 구비하는 반도체메모리장치
US5982692A (en) Bit line boost amplifier
KR100847761B1 (ko) 전류차를 감지하기 위한 감지증폭기
KR20130135703A (ko) 반도체 장치 및 반도체 메모리 장치
US6392940B2 (en) Semiconductor memory circuit
KR100505454B1 (ko) 반도체 장치의 데이터 출력 회로 및 방법
KR100265261B1 (ko) 반도체 기억장치
US7031200B2 (en) Data output apparatus for memory device
US6667912B1 (en) Timing scheme for semiconductor memory devices
KR0164386B1 (ko) 부하트랜지스터 제어회로 및 그 제어방법
US6493274B2 (en) Data transfer circuit and semiconductor integrated circuit having the same
KR100546284B1 (ko) 반도체 메모리 장치의 데이터 감지 회로
KR100373350B1 (ko) 저전력 내장형 에스램
KR100412990B1 (ko) 감지 증폭기
KR100680949B1 (ko) 메모리 장치용 내부전압 발생장치
KR200204911Y1 (ko) 반도체메모리소자의감지증폭기
EP0459297B1 (en) Semiconductor memory device having transfer gate array associated with monitoring circuit for bit line pair
KR100200913B1 (ko) 엔형 센스앰프의 접지노이즈 제거 장치
KR19990004937A (ko) 반도체 메모리 소자의 지연 회로
KR19990048855A (ko) 데이터를 입출력시키기 위한 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee