KR100265261B1 - 반도체 기억장치 - Google Patents

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Abstract

데이터 증폭기의 감도에 관한 상보 판독 데이터 사이의 차전위를 증가함으로서 판독 속도를 증가하고 프리차지 시간을 단축할 수 있는 반도체 기억장치가 개시되어 있다. 상기 반도체 기억장치에는, 판독 신호선쌍의 프리차지 동작을 제어하기 위한 프리차지 인에이블 신호를 수신하고 판독 신호선쌍 상에 발생된 제 1 및 제 2 판독 신호의 전위를 검출하며, 상기 판독 신호선쌍을 위한 프리차지 동작을 제어하는 제 1 및 제 2 의 턴온/턴오프를 제어하는 프리차지 제어 회로를 구비한다.

Description

반도체 기억장치
본 발명은 반도체 장치에 관한 것이며, 특히 판독 버스내에 다이나믹형(dynamic type) 데이터 증폭기를 갖는 DRAM(Dynamic Randam Access Memory) 등의 반도체 장치에 관한 것이다.
종래의 반도체 기억장치의 판독 회로는 다수의 칼럼 선택 회로에서 데이터 증폭기로 상보 비트 데이터를 전송하는 상보 판독 신호선을 가지며, 상기 상보 비트 데이터는 센스 증폭되고 컬럼 선택된다. 프리차지(precharging)용 P 채널 트랜지스터는 이들 판독 신호선의 데이터 증폭기측 상에 설치되며, 이것은 프리차지시 전원전위에 클램프되게 설계한다. 판독 동작시, 상술된 P 채널 트랜지스터는 인에이블 되어서, 소정의 프리차지가 실행되며, 판독선 사이에 발생된 비트 데이터 전위차는 데이터 증폭기로 인가되어 증폭된다.
P 채널 트랜지스터는 판독 동작시에 상술된 방법으로 동작된다. 상기 P 채널 트랜지스터의 동작 전류를 감소하기 위하여, P 채널 트랜지스터의 크기를 감소하는 것이 효과적이다. 그러나, P 채널 트랜지스터의 동작 전류의 감소가 수행될 때, 거기에는 프리차지 속도가 감소되어서 판독 속도가 느려지게 된다는 문제점이 있다.
도 1 에서는, 상술된 종래의 반도체 기억장치의 판독회로의 블록을 포함하는 회로도가 도시되어 있다. 도 1 에 관하여, 종래의 반도체 기억장치는 각각이 컬럼 선택 신호 (CS) 의 공급에 응답하는 상보 비트선 (B1 및 B2) 을 선택하며, 데이터 r1 및 r2 를 상보 판독 신호선 (R1 및 R2) 으로 출력하는 다수의 컬럼 선택 회로(1) 와, 데이터 증폭 인에이블 신호 (DA) 의 공급에 응답하여 데이터 r1 및 r2 를 활성화시켜서 그들을 증폭하여 판독 데이터 DO 를 출력하는 데이터 증폭기 (2) 와, 각각이 판독 신호선 R1 및 R2 중 대응하는 하나에 접속된 드래인과 전원에 접속된 소오스를 가지며, 프리차지 인에이블 신호 P 가 공급되는 게이트를 갖는 P 채널 트랜지스터 P1 및 P2 와, 소오스와 드래인의 일단이 판독 신호선 R1 및 R2 의 대응하는 일단에 접속되며 드래인 및 소오스의 타단은 데이터 증폭기 (2) 의 대응하는 상보 입력단에 접속되며, 이들 각각의 게이트는 전송 게이트 인에이블 신호 (GA) 가 공급되어서 전송 게이트로서 동작하는 N 채널 트랜지스터 (N1 및 N2) 를 구비한다.
컬럼 선택 회로 (1) 는 상보 비트선 (B1 및 B2) 의 비트 데이터 (b1 및 b2) 의 차전위를 증폭하는 센스 증폭기 (11) 와, 각각이 컬럼 선택 신호 (CS) 가 공급되는 게이트를 가지며, 판독신호선 (R1 및 R2) 중 대응하는 신호선에 접속된 드래인을 갖는 N 채널 트랜지스터 (N11 및 N12) 와, 각각이 비트선 (B1 및 B2) 중 대응하는 한 비트선에 접속된 게이트, 트랜지스터 (N11 및 N12) 의 소오스 중 대응하는 하나에 접속된 드래인, 접지전위에 접속된 소오스를 갖는 N 채널 트랜지스터 (N13 및 N14) 를 구비한다.
다음, 반도체 기억장치의 동작은 도 2 를 참조하여 설명될 것이며, 도 1 의 신호파형의 각각은 타이밍도에 의해서 설명될 것이다.
도 2 에 도시되어 있는 것처럼, 프리차지 인에이블 신호 (P) 가 하이 (H) 레벨이 될 때, 트랜지스터 P1 및 P2 는 하이 (H) 레벨인 이들 신호 P 의 변화에 응답하여 도통상태로 된다. 트랜지스터 (P1 및 P2) 가 도통상태로 변화될 때, 트랜지스터 (N11 내지 N14) 를 통하여 접지와 접속됨에 의해서 접지전위가 되는 판독 신호선 (R1 및 R2) 은 전원전위에 클램프된다.
한편, 비트선 (B1 및 B2) 에는 비트 데이터 b1 및 b2 가 공급되며, 각각은 상호 차전위에 있게 된다. 설명의 편리를 위하여, 데이터 b1 은 전원전위로 증폭되며 데이터 b2 는 접지전위로 증폭된다. 한 비트 데이터 b1 은 전원전위로 증폭되며 다른 비트 데이터 b2 는 센스 증폭기 (11) 에 의해서 접지 전위로 각각 증폭된다. 그런후 비트 데이터 b1 및 b2 의 차전위는 점차적으로 증가된다. 여기서, 컬럼 선택 신호 (CS) 가 하이 (H) 레벨로 되어서 인에이블될 때, 트랜지스터 N11 및 N12 는 턴온될 것이며, 비트 데이터 b1 및 b2 의 차전위에 의해서 도통저항을 변화할 때 트랜지스터 N13 및 N14 은 턴온될 것이다. 여기서, 직렬 트랜지스터 N11 및 N13 은 완전하게 턴온될 것이며 트랜지스터 N12 및 N14 는 완전하게 턴오프될 것이다.
상술된 방법에서처럼, 센스 증폭기 (11) 에 의해서 증폭된 비트 데이터 b1 및 b2 의 차전위는 상기 선들 중 대응하는 하나를 통하여 판독 신호선 R1 및 R2 의 각각으로 전송된다. 한 선은 트랜지스터 N11 및 N13 에 직렬로 접속되며 다른 선은 트랜지스터 N12 및 N14 에 직렬로 접속된다. 동시에, 프리차지 인에이블 신호 P 는 디스에이블되며, 즉 신호 P 는 로우 (L) 레벨이 되어서, 트랜지스터 P1 및 P2 는 턴오프된다. 판독 신호선 R1 및 R2 로 전송된 상기 비트 데이터 b1 및 b2 는 전위차를 유지하면서 소정의 전위로 승압시켜서, 비트 데이터 b1 및 b2 는 판독 데이터 r1 및 r2 로서 데이터 증폭기 (2) 로 공급된다. 여기서, 전송 게이트 인에이블 신호 (GA) 와 데이터 증폭기 인에이블 신호 (DA) 가 인에이블될 때, 판독 출력 데이터 r1 및 r2 데이터 증폭기 (2) 로 공급된다. 데이터 증폭기 (2) 는 판독 데이터 r1 및 r2 의 차전위를 증폭하여서 판독 신호 DO 를 출력한다.
상술된 판독 회로에서, 판독 데이터 r1 및 r2 의 차전위는 트랜지스터 P1 및 P2 의 크기, 즉 그들의 채널 길이 (W) 를 조정함으로서 결정된다. 여기서, 트랜지스터 P1 및 P2 의 채널 길이 (W) 가 작을 때, 판독 데이터 r1 및 r2 의 차전위는 커지게 되어서, 데이터 증폭기 (2) 의 감도를 증가시키는 것이 가능하다. 그러나, 데이터 증폭기 (2) 의 작동을 위하여 요구되는 전위를 얻을 때까지 시간이 연장되며, 특히, 접속 시간 (ta) 이 연장되어서, 프리차지 속도를 감소시킨다. 반대로, 채널 길이 (W) 가 커질 때, 액세스 시간 (ta) 은 감소되어서, 프리차지 속도는 증가된다. 그러나 데이터 증폭기 (2) 의 감도는 감소된다.
상술된 것처럼, 데이터 증폭기의 감도에 영향을 받는 상보 판독 데이터의 차전위와 프리차지 시간에 관한 액세스 시간은 프리차지 P 채널 트랜지스터의 채널 길이 (W) 에 의존한다. 이러한 이유로, 종래의 반도체 기억 장치에서는 채널 길이가 프리차지 시간과 데이터 증폭기의 감도 사이의 교체에 의해서 설계되어서, 프리차지 시간의 단축과 판독의 고속화를 제한한다는 단점을 가지고 있다.
본 발명의 목적은 데이터 증폭기의 감도에 관하여 상보 판독 데이터의 차전위를 증가함으로서 프리차지 시간의 단축과 판독 속도 증가를 가능하게 하는 반도체 기억장치에 관한 것이다.
도 1 은 종래의 반도체 기억장치의 예를 보여주는 블록도이다.
도 2 는 종래의 반도체 기억장치의 동작의 예를 보여주는 타이밍도이다.
도 3 은 본 발명의 반도체 기억장치의 제 1 실시예를 보여주는 블록도이다.
도 4 는 본 발명의 제 1 실시예의 반도체 기억장치의 동작의 예를 보여주는 타이밍도이다.
도 5 는 본 발명의 반도체 기억장치의 제 2 실시예를 보여주는 블록도이다.
* 도면의주요부분에대한부호의설명 *
1 : 컬럼 선택 회로 2 : 데이터 증폭기
3 : 프리차지 제어회로 11 : 센스 증폭기
G31 내지 G34 : NAND 게이트 N1, N2, P1-P2, N11-N14 : 트랜지스터
상술된 목적을 얻기 위하여, 본 발명의 반도체 기억장치는
각각이 컬럼 선택 신호의 공급에 응답하여 상보 비트선쌍을 선택하며 상보 제 1 및 제 2 판독 데이터를 대응하는 상보 제 1 및 제 2 판독 신호선으로 출력하는 다수의 컬럼 선택 회로와,
데이터 증폭기 인에이블 신호의 공급에 응답하여 인에이블 되어서 상기 제 1 및 제 2 판독 데이터를 증폭하며 판독 데이터를 출력하는 데이터 증폭기와,
각각이 전원 소오스에 접속된 소오스와 상기 제 1 및 제 2 판독 신호선중 대응하는 하나에 접속된 드래인을 갖는 한 도전형의 제 1 및 제 2 트랜지스터와,
상기 한 도전형에 역 도전형인 제 3 및 제 4 트랜지스터로서, 한 전류 경로가 상기 제 1 및 제 2 판독 신호선 중 대응하는 하나에 접속되며, 다른 전류 경로는 상기 데이터 증폭기의 상보 입력단의 대응하는 하나에 접속되며, 전송 게이트 인에이블 신호를 각 게이트로 공급함에 응답하여 턴온되는 제 3 및 제 4 트랜지스터와,
상기 판독 신호선의 프리차지 동작을 제어하기 위한 프리차지 인에이블 신호를 수신하고 상기 제 1 및 제 2 판독 데이터의 각각의 전위를 검출하여서 제 1 및 제 2 트랜지스터의 각각의 게이트를 구동하기 위한 제 1 및 제 2 구동 신호의 공급을 제어하는 프리차지 제어 회로를 구비한다.
본 발명의 반도체 기억장치에서, 프리차지 제어 회로는
상기 제 1 판독 데이터를 수신하는 한 입력단과 제 2 논리 신호를 수신하는 다른 입력단을 가지며, 제 1 논리 신호를 출력하는 제 1 NAND 게이트와,
상기 제 2 판독 데이터를 수신하는 한 입력단과 상기 제 1 논리 신호를 수신하는 다른 입력단을 가지며, 상기 제 2 논리 신호를 출력하는 제 2 NAND 게이트와,
각각이 상기 제 1 및 제 2 논리 신호중 하나를 수신하는 한 입력단과 상기 프리차지 인에이블 신호를 수신하는 다른 입력단을 가지며, 상기 제 1 및 제 2 구동 신호를 출력하는 제 3 및 제 4 NAND 게이트를 구비한다.
또한, 상기 반도체 기억장치는
제 1 도전형의 제 5 및 제 6 트랜지스터로서, 각각은 상기 전원에 접속된 소오스와 상기 제 1 및 제 2 판독선 중 대응하는 하나에 접속된 드래인을 가지며, 각각의 게이트에서 상기 프리차지 인에이블 신호의 수신시에 턴온되며 상기 제 1 및 제 2 트랜지스터 보다 짧은 채널 길이를 갖는 제 5 및 제 6 트랜지스터를 또한 구비한다.
본 발명의 반도체 기억장치는, 프리차지 인에이블 신호를 수신하며, 프리차지를 위하여 제 1 및 제 2 의 P 채널 트랜지스터로 게이트 구동 신호의 공급을 제어하기 위하여 상보 판독 데이터의 각각의 전위를 검출하는, 프리차지 제어 회로를 구비하기 때문에, 상기 프리차지 시간은 감소될 수 있으며, 상기 P 채널 트랜지스터의 채널의 길이를 길게 함으로서, 판독 신호선의 차전위를 크게할 수 있다. 그러므로, 데이터 증폭기의 판독 속도는 증가될 수 있다.
본 발명의 좀 더 완전한 이해와 장점을 이해하기 위하여, 참고로 동봉된 도면과 함께 다음의 설명이 진행될 것이다.
다음, 본 발명의 반도체 기억장치의 실시예는 동봉된 도면을 참조로하여 상세하게 설명될 것이다.
도 3 에서, 본 발명의 제 1 실시예의 반도체 기억장치에서 판독 회로의 블록을 포함하는 회로도이다. 상기 회로 구성에서, 도 1 과 공통인 구성 요소는 동일한 문자와 동일한 도면 부호에 의해서 설명되었다.
도 3 에 관하여, 본 실시예의 반도체 기억장치는 프리차지를 위하여 종래의 트랜지스터 P1 및 P2 보다 더 큰 채널 길이를 갖는 P 채널 트랜지스터 P3 및 P4 와, 도 1 에 도시된 종래의 반도체 기억장치내의 것과 동일한, 컬럼 선택 신호 (1), 데이터 증폭기 (2) 와 트랜지스터 (N1 및 N2) 에 부가하여, P 형 트랜지스터 P3 및 P4 의 게이트를 구동하는 프리차지 인에이블 신호의 공급을 제어하기 위하여 판독 신호 (r1 및 r2) 의 전위를 검출하는 프리차지 제어 회로 (3) 를 구비한다.
프리차지 제어 회로 (3) 는 각각이 한 입력단에서 판독 신호 r1 및 r2 중 대응하는 하나를 수신하며 다른 입력단에서 다른 NAND 게이트로부터의 출력을 수신하도록 신호 접속되며, 신호 g31 및 g32 를 출력하는 두 개의 입력 NAND 게이트 G31 및 G32 와, 각각은 한 입력단에서 신호 g31 및 g32 중 대응하는 하나를 수신하며, 다른 입력단에서 프리차지 인에이블 신호 (P) 를 수신하고, 트랜지스터 P3 및 P4 의 게이트의 구동을 위하여 신호 g33 및 g34 를 출력하는 두 개의 인력 NAND 게이트 G33 및 G34 를 각각 구비한다.
다음, 본 실시예의 반도체 기억장치의 동작은 시간에 따른 신호파형을 보여주는 도 3 및 도4 에 대하여 설명할 것이다.
우선, 프리차지 인에이블 신호 P 가 하이 (H) 레벨로 변환되며, 트랜지스터 P3 및 P4 는 프리차지 인에이블 신호의 하이 (H) 레벨에 응답하여 턴온된다. 판독선 R1 및 R2 는 트랜지스터 N11 및 N14 를 통하여 우선 접지되며, 트랜지스터 P3 및 P4 가 턴온될 때까지 판독선 R1 및 R2 는 접지전위에 있다. 트랜지스터 P3 및 P4 가 턴온 상태에 있을 때, 판독선 R1 및 R2 는 전원으로부터 전하가 공급된다. 상기 선들 R1 및 R2 는 전원전위에서 클램프된다.
한편, 비트선 B1 및 B2 에는 비트 데이터 b1 및 b2 가 공급되며, 각각은 상호 차전위에 있다. 설명의 편리를 위하여, 데이터 b1 은 전원전위로 증폭되며 데이터 b2 는 접지전위로 각각 증폭된다. 특히, 한 비트 데이터 b1 은 전원전위로 증폭되며 다른 비트 데이터 b2 는 센스 증폭기 (11) 에 의해서 접지 전위로 증폭되어서, 비트 데이터 b1 과 b2 의 차전위는 점차로 증가된다. 여기서, 컬럼 선택 신호 CS 는 하이 (H) 레벨이되도록 신호 CS 를 변환함으로서 인에이블 될 때, 트랜지스터 N11 및 N12 는 턴온되며, 트랜지스터 N13 및 N14 는 비트 데이터 b1 및 b2 의 전위차에 대응하는 턴온 저항을 변환할 때 턴온된다. 본 실시예의 반도체 기억장치의 회로에 있어서, 직렬로 연결된 트랜지스터 N11 및 N12 는 완전하게 턴온되며 트랜지스터 N12 및 N14 는 완전하게 턴오프된다.
상술된 방법에서, 센스 증폭기 (11) 에 의해서 증폭된 비트 데이터 b1 및 b2 의 전위차는 트랜지스터 N11 및 N13 과 직렬로 접속된 선과 트랜지스터 N12 및 N14 에 직렬로 접속된 선을 통하여 판독 신호선 R1 및 R2 의 각각으로 전송된다. 이들 판독 신호선 R1 및 R2 는 선 R1 및 R2 가 전원전위에 있도록 충전되어서, 차전위를 유지하면서, 판독신호 r1 및 r2 가 발생되게 한다. 여기, 본 실시예에서, 트랜지스터 P3 및 P4 의 채널 길이는 종래의 반도체 기억장치에서 트랜지스터 P1 및 P2 보다 충분히 크게 되도록 설정하여서, 핀독 신호선 R1 및 R2 가 빠르게 충전될 것이다. 더욱이, 판독 신호선 R1 및 R2 중, 트랜지스터 N12 보다 큰 턴온 저항을 갖는 트랜지스터 N14 에 접속된 판독 신호선 R2 는 판독 신호선 R1 보다 좀 더 빠르게 충전될 것이다.
그러므로, 본 실시예에서, 판독 신호 r2 는 신호 r1 보다 좀 더 빠르게 증가되며, 이것은 프리차지 제어 회로 (3) 의 NAND 게이트 G32 의 한계 전위를 초과할 것이다. 판독 신호 r2 가 NAND 게이트의 한계 전위를 초과할 때, NAND 게이트 G32 로부터의 출력 신호 g32 는 로우 (L) 레벨로되며, 신호 g32 를 로우 (L) 레벨로 변환하는 것에 응답하여, NAND 게이트 G34 로부터의 출력신호 g34 는 하이 (H) 레벨로 된다. 출력 신호 g34 가 하이 (H) 레벨로 변환할 때, 트랜지스터 P3 는 차단되어서, 판독 신호선 R1 은 그의 충전을 중단하며, 이것은 좀 더 느리게 충전될 것이다.
본 실시예의 경우에, 선 R1 보다 좀 더 빠르게 충전된 판독 신호선 R2 은 중단없이 충전되며, 판독 신호선 R1 은 충전을 중단하는 동안 트랜지스터 N13 및 N14 를 경유하여 접지전위로 방전된다. 특히, 상기 실시예에서, 트랜지스터 P3 및 P4 의 채널 길이를 크게 설정함으로서, 판독 신호선 R1 및 R2 의 프리차지 속도가 증가될 수 있다. 판독 신호선 R1 및 R2 의 전위 중 하나는 프리차지 제어회로 (3) 의 NAND 게이트 G31 및 G32 의 한계 전위를 초과할 때, 신호 r1 및 r2 사이의 차전위는 또한 증가된다. 그러므로, 데이터 증폭기 (2) 의 판독 동작은 좀 더 빠르게 실행될 수 있다.
다음, 본 발명의 제 2 실시예의 반도체 기억장치는 다음에서 설명될 것이다. 도 5 에서, 본 발명의 제 2 실시예의 반도체 기억장치에서의 판독 회로의 블록을 포함하는 회로도가 도시되어 있다. 도 5 에 도시된 회로도의 구성에서, 도 3 에 도시된 이전의 회로도와 공동인 구성 요소는 동일한 문자와 동일한 도면 부호에 의해서 설명된다.
제 2 실시예의 반도체 기억장치는 종래의 반도체 기억장치를 위하여 사용된 프리차지 트랜지스터 P1 과 P2 가 또한 설치된다는 점에서 제 1 실시예와 다르다. 그런 구성으로는, 트랜지스터 P3 및 P4 에 의해서 프리차지 동작이 완성된 후, 판독시의 동작 전류는 신호 r1 과 r2 사이의 차전위를 거의 일정하게 유지하면서 감소될 수 있다.
본 발명에 따른 반도체 기억장치는 데이터 증폭기의 감도에 관하여 상보 판독 데이터의 차전위를 증가함으로서 프리차지 시간의 단축과 판독 속도 증가를 가능하게 한다.

Claims (3)

  1. 각각이 컬럼 선택 신호의 공급에 응답하여 상보 비트선쌍을 선택하며 상보 제 1 및 제 2 판독 데이터를 대응하는 상보 제 1 및 제 2 판독 신호선으로 출력하는 다수의 컬럼 선택 회로와,
    데이터 증폭기 인에이블 신호의 공급에 응답하여 인에이블 되어서 상기 제 1 및 제 2 판독 데이터를 증폭하며 상기 제 1 및 제 2 판독 데이터를 출력하는 데이터 증폭기와,
    각각이 전원에 접속된 소오스와 상기 제 1 및 제 2 판독 신호선 중 대응하는 하나에 접속된 드래인을 갖는 일 도전형의 제 1 및 제 2 트랜지스터와,
    상기 일 도전형에 역 도전형인 제 3 및 제 4 트랜지스터로서, 그의 한 전류 경로가 상기 제 1 및 제 2 판독 신호선 중 대응하는 하나에 접속되며, 그의 다른 전류 경로는 상기 데이터 증폭기의 상보 입력단의 대응하는 하나에 접속되며, 전송 게이트 인에이블 신호를 각 게이트로 공급하는 것에 응답하여 턴온되는 제 3 및 제 4 트랜지스터와,
    상기 판독 신호선의 프리차지 동작을 제어하기 위한 프리차지 인에이블 신호를 수신하고, 상기 제 1 및 제 2 판독 데이터의 각각의 전위를 검출하여서 상기 제 1 및 제 2 트랜지스터의 각 게이트를 구동하기 위한 제 1 및 제 2 구동 신호의 공급을 제어하는, 프리차지 제어 회로
    를 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 프리차지 제어 회로는,
    상기 제 1 판독 데이터를 수신하는 한 입력단과 제 2 논리 신호를 수신하는 다른 입력단을 가지며, 제 1 논리 신호를 출력하는, 제 1 NAMD 게이트와,
    상기 제 2 판독 데이터를 수신하는 한 입력단과 상기 제 1 논리 신호를 수신하는 다른 입력단을 가지며, 상기 제 2 논리 신호를 출력하는, 제 2 NAND 게이트와,
    각각은 상기 제 1 및 제 2 논리 신호 중 하나를 수신하는 한 입력단과 상기 프리차지 인에이블 신호를 수신하는 다른 입력단을 가지며, 상기 제 1 및 제 2 구동 신호를 출력하는, 제 3 및 제 4 NAND 게이트
    를 구비하는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서, 제 1 도전형의 제 5 및 제 6 트랜지스터로서, 그들 각각은 상기 전원에 접속된 소오스와 상기 제 1 및 제 2 판독 신호선에 접속된 드래인을 가지며, 턴온하기 위해 상기 프리차지 인에이블 신호를 공급받으며, 상기 제 1 및 제 2 트랜지스터 보다 작은 채널 길이를 갖는, 제 5 및 제 6 트랜지스터
    를 더 구비하는 것을 특징으로 하는 반도체 기억장치.
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