DE19744438A1 - Halbleiterspeichervorrichtung - Google Patents

Description

Die Erfindung betrifft eine Halbleitervorrichtung, genauer gesagt eine Halbleiterspeichervorrichtung, wie einen DRAM (Dynamic Random Access Memory - Freizugriffsspeicher) mit einem Datenverstärker vom dynamischen Typ im Lesebus.

Eine Ausleseschaltung einer bekannten Halbleiterspeicher­ vorrichtung hat komplementäre Auslesesignalleitungen, die komplementäre Bitdaten von einer Mehrzahl Spaltenauswahl­ schaltungen an einen Datenverstärker übertragen, wobei die komplementären Bitdaten einer Leseverstärkung und einer Spaltenauswahl ausgesetzt waren. Ein P-Kanal-Vorladetransi­ stor ist auf einer Datenverstärkerseite der Ausleseschal­ tungen vorgesehen, wobei er so ausgestaltet ist, daß er ein Leistungspotential zum Vorladezeitpunkt hält. Zum Zeitpunkt des Auslesebetriebs schaltet der oben beschriebene P-Kanal-Tran­ sistor frei, wobei eine vorgegebene Vorladung durchge­ führt wird und die zwischen den Ausleseleitungen erzeugten Bitdatenpotentiale für das Zuführen an den Datenverstärker verstärkt werden.

Der P-Kanal-Transistor arbeitet in der vorangehend be­ schriebenen Art zum Zeitpunkt des Auslesebetriebs. Um einen Betriebsstrom des P-Kanal-Transistors zu verringern, ist es wirksam, die Größe des P-Kanal-Transistors zu verringern. Wenn jedoch die Verringerung des Betriebsstroms des P-Ka­ nal-Transistors ausgeführt wird, trat das Problem auf, daß die Vorladegeschwindigkeit verringert wurde, so daß die Auslesegeschwindigkeit langsam wurde.

In Fig. 1 ist ein Schaltdiagramm der vorangehend beschrie­ benen Ausleseschaltung der bekannten Halbleiterschaltung beschrieben, die einen Block enthält. In Fig. 1 enthält die bekannte Halbleiterspeichervorrichtung; eine Mehrzahl Spal­ tenauswahlschaltungen 1, die jeweils komplementäre Bitlei­ tungen B1 und B2 in Abhängigkeit von einer Zufuhr eines Spaltenauswahlsignals CS auswählen und Daten r1 und r2 an komplementäre Auslesesignalleitungen R1 und R2 ausgeben; einen Datenverstärker 2, der die Daten r1 und r2 mit Ener­ gie versorgt, um sie in Abhängigkeit von einer Zufuhr eines Verstärkungsfreigabesignals DA zu verstärken, und der Aus­ lesedaten D0 ausgibt; P-Kanal-Transistoren P1 und P2, die jeweils einen mit einer Leistungsquelle verbundenen Source­ anschluß und einen mit einer entsprechenden der Auslesesi­ gnalleitungen R1 und R2 verbundenen Drainanschluß haben und dessen Gateanschluß mit einem Vorladefreigabesignal P ver­ sorgt wird; und N-Kanal-Transistoren N1 und N2, von denen ein Sourceanschluß und ein Drainanschluß mit dem entspre­ chenden Anschluß der Auslesesignalleitungen R1 und R2 ver­ bunden ist, wobei der andere Sourceanschluß und Drainan­ schluß mit einem entsprechenden komplementären Eingabean­ schluß des Datenverstärkers 2 verbunden ist, und wobei je­ der ihrer Gateanschlüsse mit einem Übertragungsgate-Freiga­ besignal GA versorgt wird, um als ein Übertragungsgate zu arbeiten.

Die Spaltenauswahlschaltung 1 enthält einen Leseverstärker 11, der das Differenzpotential der Bitdaten b1 und b2 der komplementären Bitleitungen B1 und B2 verstärkt, N-Kanal-Tran­ sistoren N11 und N12, deren Gateanschlüsse jeweils mit einem Spaltenauswahlsignal CS versorgt werden und deren Drainanschlüsse mit einer der entsprechenden Auslesesignal­ leitungen R1 und R2 verbunden sind, und N-Kanal-Transisto­ ren N13 und N14, deren Gateanschlüsse jeweils mit einer der entsprechenden Bitleitungen B1 und B2, deren Drainan­ schlüsse mit einem der entsprechenden Sourceanschlüsse der Transistoren N11 und N12 und deren Sourceanschlüsse mit dem Massepotential verbunden sind.

Als nächstes wird der Betrieb der Halbleiterspeichervor­ richtung unter Bezug auf Fig. 2 beschrieben, in der die Si­ gnalverlaufsformen entsprechend Fig. 1 in einer Zeittafel dargestellt sind.

Wie in Fig. 2 gezeigt wird, gelangen, wenn das Vorladefrei­ gabesignal P auf den hohen Pegel H gebracht wird, die Tran­ sistoren P1 und P2 in einen leitfähigen Zustand in Abhän­ gigkeit einer Änderung dieses Signals P auf den hohen Pegel H. Bei diesem Wechsel der Transistoren P1 und P2 in den leitfähigen Zustand werden die Auslesesignalleitungen R1 und R2, die über die Verbindung mit den Transistoren N11 bis N14 mit dem Massepotential verbunden waren, auf dem Leistungspotential gehalten.

Andererseits werden die Bitleitungen B1 und B2 mit den Bit­ daten b1 und b2 versorgt, die jeweils unterschiedliche Po­ tentiale haben. Zur Einfachheit der Beschreibung sei ange­ nommen, daß die Daten b1 auf das Leistungsquellenpotential und die Daten b2 auf das Massepotential verstärkt werden. Die einen Bitdaten b1 werden auf das Leistungsquellenpoten­ tial bzw. die anderen Bitdaten b2 auf das Massepotential durch den Leseverstärker 11 verstärkt. Und dann wird das Differenzpotential der Bitdaten b1 und b2 allmählich er­ höht. Wenn hier das Spaltenauswahlsignal CS in den hohen Pegel gebracht wird, um freigeschaltet zu sein, schalten die Transistoren N11 und N12 AN, und die Transistoren N13 und N14 schalten AN, wobei sich ihr Leitfähigkeitswider­ stand durch das Differenzpotential der Bitdaten b1 und b2 ändert. Hier werden die Transistoren N11 und N13, die in Reihe geschaltet sind, vollständig AN-schalten, während die Transistoren N12 und N14 vollständig AUS-schalten.

In der vorangehend beschriebenen Art wird das Differenzpo­ tential der Bitdaten b1 und b2, das durch den Leseverstär­ ker 11 verstärkt wurde, an jede der Ausgabesignalleitungen R1 und R2 über die entsprechende Leitung übertragen. Eine der Leitungen ist in Reihe mit den Transistoren N11 und N13 und die andere Leitung in Reihe mit den Transistoren N12 und N14 geschaltet. Gleichzeitig wird das Vorladefreigabe­ signal P gesperrt, das heißt das Signal P wird auf den niedrigen Pegel gebracht, wodurch die Transistoren P1 und P2 AUS-schalten. Die Bitdaten b1 und b2, die an den Ausle­ sesignalleitungen R1 und R2 übertragen wurden, werden auf ein vorgegebenes Potential leistungsverstärkt, wobei die Potentialdifferenz beibehalten wird, und die Bitdaten b1 und b2 werden als Auslesedaten r1 und r2 erzeugt. Hier wer­ den, wenn ein Übertragungsgate-Freigabesignal GA und ein Datenverstärkerfreigabesignal DA freigegeben sind, die Aus­ lesedaten r1 und r2 dem Datenvestärker 2 zugeführt. Der Da­ tenverstärker 2 verstärkt das Differenzpotential der Ausle­ sedaten r1 und r2, um ein Auslesesignal D0 auszugeben.

Bei der vorangehend beschriebenen Ausleseschaltung wird das Differenzpotential der Auslesedaten r1 und r2 durch Ein­ stellen der Größe der Transistoren P1 und P2 bestimmt, näm­ lich durch deren Kanallänge W. Wenn hierbei die Kanallänge W der Transistoren P1 und P2 klein gemacht wird, wird das Differenzpotential der Auslesedaten r1 und r2 groß, so daß es möglich wird, die Empfindlichkeit des Datenverstärkers 2 zu erhöhen. Jedoch wird die Zeit, bis ein für einen Betrieb des Datenverstärkers 2 benötigtes Potential erhalten wird, erhöht, genauer gesagt, die Zugriffszeit ta verlängert sich, wodurch die Vorladegeschwindigkeit absinkt. Im Gegen­ satz dazu wird, wenn die Kanallänge W großgemacht wird, die Zugriffszeit ta verringert, so daß sich die Vorladgeschwin­ digkeit erhöht. Die Empfindlichkeit des Datenverstärkers 2 wird jedoch abgesenkt.

Wie vorangehend beschrieben wurde, hängen das Differenzpo­ tential der komplementären Auslesedaten, das einen Einfluß auf die Empfindlichkeit des Datenverstärkers und auf die Zugriffszeit bezüglich der Vorladezeit hat, von der Kanal­ länge W des P-Kanal-Vorladetransistors ab. Aus diesem Grund gab es bei der bekannten Halbleiterspeichervorrichtung, bei der die Kanallänge durch den Gegensatz zwischen der Vorla­ dezeit und der Empfindlichkeit des Datenverstärkers ausge­ staltet wurde, einen Nachteil dahingehend, daß eine Verkür­ zung der Vorladezeit und ein Erhöhen der Auslesegeschwin­ digkeit beschränkt waren.

Die Aufgaben der Erfindung sind es, eine Halbleiterspei­ chervorrichtung zu schaffen, die in der Lage ist, eine Vor­ ladezeit zu verkürzen und eine Auslesegeschwindigkeit zu erhöhen, indem ein Differenzpotential komplementärer Ausle­ sedaten für die Empfindlichkeit eines Datenverstärkers er­ höht wird.

Um die vorangehend genannten Aufgaben zu lösen, enthält eine erfindungsgemäße Halbleitervorrichtung:
eine Mehrzahl Spaltenauswahlschaltungen, von denen jede ein paar komplementärer Bitleitungen in Abhängigkeit von der Zufuhr eines Spaltenauswahlsignals auswählt und komplementäre erste und zweite Auslesedaten an entsprechen­ den komplementären ersten und zweiten Auslesesignalleitun­ gen ausgibt;
einen Datenverstärker, der in Abhängigkeit von der Zu­ fuhr eines Datenverstärkerfreigabesignals freischaltet, um die ersten und zweiten Auslesedaten zu verstärken, und der die ersten und zweiten Auslesedaten ausgibt;
erste und zweite Transistoren eines Leitfähigkeits­ typs, von denen jeder einen mit einer Leistungsquelle ver­ bundenen Sourceanschluß und einen mit der entsprechenden ersten oder zweiten Auslesesignalleitung verbundenen Drain­ anschluß hat;
dritte und vierte Transistoren eines entgegengesetzten Leitfähigkeitstyps, wobei deren einer Stromdurchlaßweg mit einer der entsprechenden ersten und zweiten Auslesesignal­ leitung verbunden ist, der andere Stromdurchlaßweg mit ei­ nem der entsprechenden komplementären Eingabeanschlüsse des Datenverstärkers verbunden ist, wobei der dritte und vierte Transistor in Abhängigkeit von einer Zufuhr eines Übertra­ gungs-Gate-Freigabesignals an jedes ihrer Gates AN-schal­ ten; und
ein Vorladesteuerschaltung, die ein Vorladefreigabesi­ gnal zum Steuern eines Vorladebetriebs der Auslesesignal­ leitungen empfängt und jedes Potential der ersten und zwei­ ten Auslesedaten detektiert, um das Zuführen erster und zweiter Treibersignale zum Treiben jedes der Gates der er­ sten und zweiten Transistoren zu steuern.

Bei der erfindungsgemäßen Halbleiterspeichervorrichtung enthält die Vorladesteuerschaltung:
ein erstes NAND-Gate, dessen einer Eingabeanschluß die ersten Auslesedaten und dessen anderer Eingabeschluß ein zweites Logik-Signal empfängt, wobei das erste NAND-Gate ein erstes Logik-Signal ausgibt;
ein zweites NAND-Gate, dessen einer Eingabeanschluß die zweiten Auslesedaten und dessen anderer Eingabeanschluß das erste Logik-Signal empfängt; und
dritte und vierte NAND-Gates, bei denen jeweils ein Eingabeanschluß eines der ersten und zweiten Logik-Signale und der andere Eingabeanschluß das Vorladefreigabesignal empfängt, wobei die dritten und vierten NAND-Gates die er­ sten und zweiten Treibersignale ausgeben.

Desweiteren enthält die Halbleiterspeichervorrichtung:
fünfte und sechste Transistoren des ersten Leitfähig­ keitstyps, die jeweils einen mit der Leistungsquelle ver­ bundenen Sourceanschluß und einen mit den ersten und zwei­ ten Auslesesignalleitungen verbundenen Drainanschluß haben, wobei die fünften und sechsten Transistoren das Vorlade­ freigabesignal zugeführt bekommen, um AN zu schalten, und eine kleinere Kanallänge als die der ersten und zweiten Transistoren haben.

Da die erfindungsgemäße Halbleitervorrichtung die Vorlade­ steuerschaltungen enthält, die das Vorladefreigabesignal empfangen und jedes der Potentiale der komplementären Aus­ lesedaten detektieren, um die Zufuhr der Gate-Treibersi­ gnale an die ersten und zweiten P-Kanal-Transistoren zum Vorladen zu steuern, kann die Vorladungszeit verkürzt wer­ den, und das Differenzpotential der Auslesesignalleitungen kann größer sein, indem die Kanallänge der P-Kanal-Transi­ storen größer wird. Somit kann die Auslesegeschwindigkeit des Datenverstärkers erhöht werden.

Für ein vollständigeres Verständnis der Erfindung und deren Vorteile wird nun auf die folgende Beschreibung im Zusam­ menhang mit den beiliegenden Zeichnungen Bezug genommen.

Fig. 1 ist ein Blockdiagramm, das ein Beispiel einer bekannten Halbleiterspeichervorrichtung zeigt;

Fig. 2 ist eine Zeittafel, die ein Beispiel eines Be­ triebs der bekannten Halbleiterspeichervorrich­ tung zeigt;

Fig. 3 ist ein Blockdiagramm, das eine erste Ausfüh­ rungsform einer erfindungsgemäßen Halbleiter­ speichervorrichtung zeigt;

Fig. 4 ist eine Zeittafel, die ein Beispiel eines Be­ triebs der Halbleiterspeichervorrichtung der ersten erfindungsgemäßen Ausführungsform zeigt;

Fig. 5 ist ein Blockdiagramm, das eine zweite Ausfüh­ rungsform einer erfindungsgemäßen Halbleiter­ speichervorrichtung zeigt.

Als nächstes werden Ausführungsformen der erfindungsgemäßen Halbleiterspeichervorrichtung unter Bezug auf die beilie­ genden Zeichnungen detailliert beschrieben.

In Fig. 3 ist ein Schaltdiagramm gezeigt, das einen Block aus einer Ausleseschaltung in einer Halbleiterspeichervor­ richtung der ersten erfindungsgemäßen Ausführungsform ent­ hält. Bei dieser Bauweise sind die gemeinsamen Bauteile zu Fig. 1 durch die gleichen Buchstaben und Bezugszahlen ge­ kennzeichnet.

In Fig. 3 umfaßt die Halbleiterspeichervorrichtung dieser Ausführungsform zusätzlich zu der Spaltenauswahlschaltung 1, dem Datenverstärker 2 und dem Transistor N1 und N2, die ähnlich jenen der bekannten in Fig. 1 gezeigten Halbleiter­ speichervorrichtung sind, zum Vorladen P-Kanal-Transistoren P3 und P4 mit einer Kanallänge größer als jene der bekann­ ten Transistoren P1 und P2; und eine Vorladesteuerschaltung 3, die die Potentiale der Auslesesignale r1 und r2 detek­ tiert, um eine Zufuhr eines Vorladungsfreigabesignals zu steuern, welches die Gateanschlüsse der P-Kanal-Transitoren P3 und P4 treibt.

Die Vorladungsteuerschaltung 3 umfaßt NAND-Gates G31 und G32 mit zwei Eingängen, die miteinander so verbunden sind, daß jedes eines der entsprechenden Auslesesignale r1 und r2 an einem Eingabeanschluß und eine Ausgabe des anderen NAND-Gates am anderen Eingabeanschluß empfängt, wobei die NAND-Gates Signale g31 bzw. g32 ausgeben; und NAND-Gates G33 und G34 mit zwei Eingängen, von denen jedes eines der entspre­ chenden Signale g31 und g32 an einem Eingabeanschluß und ein Vorladefreigabesignal P an dem anderen Eingabeanschluß empfängt, wobei die NAND-Gates G33 und G34 Signale g33 und g34 zum Antrieb der Gates der Transistoren P3 bzw. P4 aus­ geben.

Als nächstes wird der Betrieb der Halbleiterspeichervor­ richtung dieser Ausführungsform unter Bezug auf Fig. 3 und auf Fig. 4, die die Signalverlaufsformen mit einer Zeitta­ fel darstellt, beschrieben.

Zunächst schalten, wenn das Vorladefreigabesignal P auf den hohen Pegel H geändert wird, die Transistoren P3 und P4 in Abhängigkeit von dem hohen Pegel H des Vorladefreigabesi­ gnals AN. Die Ausleseleitungen R1 und R2 waren vorher über die Transistoren N11 bis N14 geerdet, und die Ausleselei­ tungen R1 und R2 lagen auf Massepotential, bis die Transi­ storen P3 und P4 AN-schalten. Den Ausleseleitungen R1 und R2 werden Ladungen von der Leistungsquelle zugeführt, wenn die Transistoren P3 und P4 in dem AN-Zustand sind. Die Lei­ tungen R1 und R2 werden auf dem Leistungsquellenpotential gehalten.

Andererseits werden die Bitleitungen B1 und B2 mit den Bit­ daten b1 und b2 versorgt, die jeweils auf einem unter­ schiedlichen Potential sind. Zur Vereinfachung der Be­ schreibung sei angenommen, daß die einen Daten b1 auf das Leistungsquellenpotential und die anderen Daten b2 auf das Massepotential jeweils verstärkt werden. Genauer gesagt, die einen Bitdaten b1 werden auf das Leistungsquellenpoten­ tial und die anderen Bitdaten b2 auf das Massepotential durch den Leseverstärker 11 verstärkt, wobei das Differenz­ potential der Bitdaten b1 und b2 allmählich erhöht wird. Wenn hier das Spaltenauswahlsignal CS durch Änderung des Signals CS auf den hohen Pegel H freischaltet, schalten die Transitoren N11 und N12 AN, und die Transistoren N13 und N14 schalten AN, wobei sich ihr Anschaltwiderstand entspre­ chend der Potentialdifferenz der Bitdaten b1 und b2 ändert. Bei der Schaltung der Halbleiterspeichervorrichtung dieser Ausführungsformen schalten die in Reihe verbundenen Transi­ storen N11 und N12 vollständig AN und die Transistoren N12 und N14 vollständig AUS.

Auf die oben beschriebene Art wird die Potentialdifferenz der Bitdaten b1 und b2, die durch den Leseverstärker 11 verstärkt wurde, zu jeder der Auslesesignalleitungen R1 und R2 über die in Reihe mit den Transistoren N11 und N13 ver­ bundene Leitung und über die mit den Transistoren N12 und N14 in Reihe verbundene Leitung übertragen. Die Signallei­ tungen R1 und R2 sind so geladen, daß die Leitungen R1 und R2 auf dem Leistungsquellenpotential liegen, während sie das Differenzpotential beibehalten, wodurch die Auslesesi­ gnale r1 und r2 erzeugt werden. Bei dieser Ausführungsform ist hier die Kanallänge der Transistoren P3 und P4 so ge­ setzt, daß sie hinreichend größer als jene der Transistoren P1 und P2 der bekannten Halbleiterspeichervorrichtung ist, wodurch die Auslesesignalleitungen R1 und R2 schnell gela­ den werden. Darüberhinaus werden zusätzlich zu den Auslese­ signalleitungen R1 und R2 die mit dem Transistor N14 ver­ bundene Auslesesignalleitung R2 mit einem größeren An­ schaltwiderstand als der Transistor N12 schneller geladen, als die Auslesesignalleitung R1.

Deshalb steigt bei dieser Ausführungsform das Auslesesignal r2 schneller als das Signal r1, wobei es das Schwellpoten­ tial des NAND-Gates G32 der Vorladesteuerschaltung 3 über­ steigt. Wenn das Auslesesignal r2 das Schwellpotential des NAND-Gates G32 übersteigt, wird das Ausgabesignal g33 des NAND-Gates G32 auf den niedrigen Pegel L gebracht, wobei das Ausgabesignal g34 des NAND-Gates 34 auf den hohen Pegel H in Abhängigkeit von der Änderung des Signals g32 auf den niedrigen Pegel gebracht wird. Wenn das Ausgabesignal g34 auf den hohen Pegel H übergeht, wird der Transistor P3 ab­ geschnitten, wodurch die Auslesesignalleitung R1, welche langsamer geladen wurde, den Ladevorgang unterbricht.

Im Fall dieser Ausführungsform wird die Signalleitung R2, die schneller als die Leitung R1 geladen wird, ohne Unter­ brechung geladen, wobei die Auslesesignalleitung R1 auf das Massepotential über die Transistoren N13 und N14 nach der Pause des Ladens entladen wird. Deshalb wird das Differenz­ potential zwischen den Signalen r1 und r2 steigend größer. Genauer gesagt, kann bei dieser Ausführungsform, indem die Kanallänge der Transistoren P3 und P4 groß gewählt wird, die Vorladegeschwindigkeit der Auslesesignalleitungen R1 und R2 erhöht werden. Wenn eines der Potentiale der Ausle­ sesignalleitungen R1 und R2 das Schwellpotential der NAND-Gates G31 und G32 der Vorladesteuerschaltung 3 übersteigt, wird das Differenzpotential zwischen den Signalen r1 und r2 weiter erhöht. Somit kann der Auslesebetrieb des Datenver­ stärkers 2 schneller durchgeführt werden.

Als nächstes wird eine Halbleiterspeichervorrichtung einer zweiten erfindungsgemäßen Ausführungsform im Anschluß be­ schrieben. In Fig. 5 ist ein Schaltdiagramm, das einen Block mit einer Ausleseschaltung in der Halbleiterspeicher­ vorrichtung der zweiten Ausführungsform der Erfindung ent­ hält, gezeigt. Bei der Bauweise entsprechend dem Schaltdia­ gramm der Fig. 5 sind die gemeinsamen Teile zu dem vorange­ henden Diagramm, das in Fig. 3 gezeigt ist, mit den glei­ chen Buchstaben und Bezugszahlen versehen.

Die Halbleiterspeichervorrichtung der zweiten Ausführungs­ form unterscheidet sich von jener der ersten Ausführungs­ form dahingehend, daß die Vorladetransistoren P1 und P2, die bei der bekannten Halbleiterspeichervorrichtung verwen­ det werden, zusätzlich vorgesehen sind. Mit einer solchen Bauweise kann, nachdem der Vorladebetrieb der Transistoren P3 und P4 vervollständigt ist, der Betriebsstrom beim Aus­ lesen verringert werden, während das Differenzpotential zwischen den Signalen r1 und r2 in etwa konstant gehalten wird.

Claims (3)

1. Halbleiterspeichervorrichtung mit:
einer Mehrzahl Spaltenauswahlschaltungen (1), von denen jede ein Paar komplementärer Bitleitungen in Abhän­ gigkeit von der Zufuhr eines Spaltenauswahlsignals (CS) auswählt und komplementäre erste und zweite Auslesedaten (r1, r2) an entsprechenden komplementären ersten und zwei­ ten Auslesesignalleitungen (R1, R2) ausgibt;
einem Datenverstärker (2), der in Abhängigkeit von der Zufuhr eines Datenverstärkerfreigabesignals (DA) freischal­ tet, um die ersten und zweiten Auslesedaten zu verstärken, und der die ersten und zweiten Auslesedaten ausgibt;
ersten und zweiten Transistoren (P3, P4) eines Leitfä­ higkeitstyps, von denen jeder einen mit einer Leistungs­ quelle verbundenen Sourceanschluß und einen mit der ent­ sprechenden ersten oder zweiten Auslesesignalleitung (R1, R2) verbundenen Drainanschluß hat;
dritten und vierten Transistoren (N1, N2) eines entge­ gengesetzten Leitfähigkeitstyps, wobei deren einer Strom­ durchlaßweg mit einer der entsprechenden ersten und zweiten Auslesesignalleitung (R1, R2) verbunden ist, der andere Stromdurchlaßweg mit einem der entsprechenden komplementä­ ren Eingabeanschlüsse des Datenverstärkers (2) verbunden ist, wobei der dritte und vierte Transistor in Abhängigkeit von einer Zufuhr eines Übertragungs-Gate-Freigabesignals (GA) an jedes ihrer Gates AN-schalten; und
einer Vorladesteuerschaltung (3), die ein Vorladefrei­ gabesignal (P) zum Steuern eines Vorladebetriebs der Ausle­ sesignalleitungen (R1, R2) empfängt und jedes Potential der ersten und zweiten Auslesedaten (r1, r2) detektiert, um das Zuführen erster und zweiter Treibersignale (g33, g34) zum Treiben jedes der Gates der ersten und zweiten Transistoren (P3, P4) zu steuern.

2. Halbleitervorrichtung nach Anspruch 1, bei der die Vor­ ladesteuerschaltung aufweist:
ein erstes NAND-Gate (G31), dessen einer Eingabean­ schluß die ersten Auslesedaten (r1) und dessen anderer Ein­ gabeanschluß ein zweites Logik-Signal (g32) empfängt, wobei das erste NAND-Gate (G31) ein erstes Logik-Signal (g31) ausgibt;
ein zweites NAND-Gate (G32), dessen einer Eingabean­ schluß die zweiten Auslesedaten (r2) und dessen anderer Eingabeanschluß das erste Logik-Signal (g31) empfängt; und
dritte und vierte NAND-Gates (G33, G34), bei denen je­ weils ein Eingabeanschluß eines der ersten und zweiten Lo­ gik-Signale (g31, g32) und der andere Eingabeanschluß das Vorladefreigabesignal (P) empfängt, wobei die dritten und vierten NAND-Gates (G33, G34) die ersten und zweiten Trei­ bersignale (g33, g34) ausgeben.

3. Halbleiterspeichervorrichtung nach Anspruch 1, die des­ weiteren aufweist:
fünfte und sechste Transistoren (P1, P2) des ersten Leitfähigkeitstyps, die jeweils einen mit der Leistungs­ quelle verbundenen Sourceanschluß und einen mit den ersten und zweiten Auslesesignalleitungen (r1, r2) verbundenen Drainanschluß haben, wobei die fünften und sechsten Transi­ storen (p1, P2) das Vorladefreigabesignal (P) zugeführt be­ kommen, um AN zu schalten, und kleinere Kanallängen als die der ersten und zweiten Transistoren (P3, P4) haben.