DE2739110C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Einstellen eines Schaltungspunkts auf eine Spannung nach dem Oberbegriff des Anspruchs 1.

Eine solche Schaltungsanordnung läßt sich z. B. in dynamischen MOS-Speichersystemen verwenden, um das Potential einer Adressenauswahlleitung einzustellen. Ein Problem bei derartigen Schaltungen besteht darin, daß das Potential der Adressenauswahlleitung nicht dichter als ein Schwellenwertpotential oberhalb des niedrigen Spannungswerts eines Spannungsimpulsgenerators eingestellt werden kann. Dadurch werden der Rauschspielraum und die Transistorabmessungen nachteilig beeinflußt.

Die US-PS 38 06 738 beschreibt eine Schaltungsanordnung der eingangs genannten Art, die dazu verwendet wird, das Steuersignal für einen der Ausgangstransistoren einer Gegentakt-Treiberschaltung zu bilden. Bei der bekannten Schaltungsanordnung umfaßt die erste Spannungseinstelleinrichtung eine Bootstrap-Invertierschaltung. Die Verzögerung zwischen dem Betrieb der ersten Spannungseinstelleinrichtung und dem der zweiten Spannungseinstelleinrichtung wird durch einen zweistufigen Verstärker geschaffen, der in der zweiten Spannungseinstelleinrichtung ausgebildet ist.

Nachteilig bei der bekannten Schaltungsanordnung ist der relativ hohe Schaltungsaufwand aufgrund der Bootstrap-Invertierschaltung.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der im Oberbegriff des Anspruchs 1 angegebenen Art zu schaffen, die eine im Vergleich zu der oben erläuterten Schaltung vereinfachte Bauweise aufweist, ohne daß dabei eine verringerte Leistungsfähigkeit der Schaltungsanordnung in Kauf genommen werden müßte.

Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst.

Erfindungsgemäß wurde herausgefunden, daß die oben erwähnte Bootstrap-Invertierschaltung in der ersten Spannungseinstelleinrichtung nicht notwendig ist, die Schaltung aber dennoch in der geforderten Weise arbeitet, obschon lediglich ein Paar von Schaltvorrichtungen (Transistoren) vorgesehen ist.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen. In einer speziellen Ausführungsform der Erfindung besteht die Möglichkeit, auch auf den oben erwähnten zweistufigen Verstärker zu verzichten. Für die zweite Spannungseinstelleinrichtung wird lediglich ein Paar von Schaltvorrichtungen benötigt. Die benötigte Verzögerung läßt sich dadurch erreichen, daß die Bauelemente sowie deren Verbindungsleitungen mit geeigneten Lade/Entlade-Zeitkonstanten ausgelegt werden (Anspruch 2).

Eine Ausführungsform der Erfindung wird nun näher erläutert. In den Zeichnungen zeigt

Fig. 1 eine bekannte Vorladeschaltung; und

Fig. 2 eine Ausführungsform einer erfindungsgemäßen Schaltungsanordnung.

Eine bekannte Vorladeschaltungsanordnung gemäß Fig. 1 umfaßt Transistoren T 1 A bis T 32 A, eine Adressendecodierschaltungsanordnung innerhalb eines gestrichelten Rechtecks 12 und eine Eingabe/Ausgabe-Schaltungsanordnung innerhalb eines gestrichelten Rechtecks 14. Eine solche Vorladeschaltungsanordnung ist zusammen mit einer dynamischen 1024-Bit-p-Kanal-MOS-Speicheranordnung, die in der US-PS 38 25 771 beschrieben ist, verwendet worden.

In der folgenden Beschreibung wird der Ausgangsanschluß eines p-Kanal-MOS-Transistors, der mit einer eine niedrige Spannung führenden Spannungsversorgungsleitung verbunden ist, als Drain bezeichnet. Demgegenüber wird ein Ausgangsanschluß, der mit einer eine hohe Spannung führenden Spannungsversorgungsleitung verbunden ist, als Source bezeichnet.

Eingangsanschlüssen A 4 bis A 8 zugeführte Adresseninformation wird von Invertern a 4 bis a 8 invertiert und führt zu komplementären Ausgaben bis . Die Adressendecodierschaltungsanordnung weist fünf MOS-Transistoren pro Reihe auf. Dies erlaubt die Auswahl einer von zweiunddreißig Datenselektionsleitungen (DSL'en). Der Source-Anschluß eines jeden der fünf Transistoren einer jeden Reihe ist mit einer separaten Datenselektionsleitung (DSL) und mit dem Source-Anschluß eines separaten von mehreren Vorladetransistoren verbunden. Gate und Drain eines jeden Vorladetransistors sind mit den Drain-Anschlüssen der fünf Transistoren der diesem zugeordneten Transistorreihe verbunden. Die Drain- und Gate-Anschlüsse der Vorladetransistoren T 1 A bis T 32 A sind in einem Anschluß zusammengeschaltet, der mit PRECH bezeichnet ist. Der PRECH-Anschluß ist mit einem (nicht dargestellten) Spannungsimpulsgenerator verbunden, der ein PRECH-Signal erzeugt. Der Source-Anschluß eines jeden Vorladetransistors ist mit einer separaten der DSL'en verbunden, die an die Eingabe/Ausgabe-Schaltungsanordnung innerhalb des gestrichelten Rechtecks 14 angeschlossen sind. Jede DSL ist mit den Gate-Anschlüssen eines separaten Transistorpaars, wie T 13 und T 14, der Eingabe/Ausgabe-Schaltungsanordnung in der dargestellten Weise verbunden.

Bei p-Kanal-MOS-Transistoren gibt ein niedriges Potential (beispielsweise 0 Volt) frei und sperrt ein hohes Potential (beispielsweise +10 Volt). Nimmt man an, daß alle MOS-Transistoren der Fig. 1 vom p-Kanal-Typ sind, gilt:

Wenn sich das PRECH-Signal auf niedrigem Wert befindet, sind alle DSL'en auf einen Wert geladen, der näherungsweise eine Schwellenwertspannung (etwa 1 bis 2 Volt) oberhalb 0 Volt liegt. Zu diesem Zeitpunkt befinden sich die Adresseneingangssignale, die den Anschlüssen A 4-A 8 zugeführt werden, alle typischerweise auf H (hohem Potential), und die Inverter a 4-a 8 sind typischerweise gesperrt, so daß sich die jeweiligen Ausgänge ebenfalls auf H befinden. Dies führt dazu, daß am (nicht dargestellten) Spannungsimpulsgenerator, der zur Erzeugung des PRECH-Signals verwendet wird, kein Gleichstromabfluß stattfindet. Das PRECH-Signal wird nun von 0 Volt impulsartig auf etwa +10 Volt gebracht. Dies sperrt alle Vorladetransistoren und erlaubt den DSL'en somit, mit ihrem Potential auf dem eingestellten Wert von etwa einer Schwellenwertspannung oberhalb 0 Volt zu schweben. Alle Transistorpaare der im gestrichelten Rechteck 14 enthaltenen Eingabe/Ausgabe-Schaltungsanordnung sind deshalb noch immer freigegeben, d. h., durchgeschaltet. In der Darstellung sind die DSL'en mit der Eingabe/Ausgabe-Schaltungsanordnung innerhalb des gestrichelten Rechtecks 14 verbunden. Dies macht die DSL'en zu Bitselektionsleitungen. Wenn die DSL'en anstatt mit der Eingabe/Ausgabe-Schaltungsanordnung mit einer Wortleitungstreiberschaltungsanordnung gekoppelt wären, wären die DSL'en als Wortselektionsleitungen zu betrachten.

Es wird nun Adressenlogikinformation an die Eingangsanschlüsse A 4-A 8 angelegt, und die Inverter a 4-a 8 werden aktiviert. Die Adresseneingangssignale können den Eingangsanschlüssen A 4-A 8 zugeführt werden, bevor das PRECH-Signal auf H gebracht wird, vorausgesetzt, daß sich die Signale bei ihren gültigen Logikwerten stabilisiert haben, bevor das PRECH-Signal auf H gebracht worden ist. Die Kombination aus Logikinformation und Adressendecodierschaltungskonfiguration erlaubt es, daß lediglich eine DSL gewählt bleibt. Wenigstens einer der fünf Transistoren einer jeden der nicht gewählten Reihen ist freigegeben oder durchgeschaltet. Alle nicht gewählten DSL'en werden somit auf +10 Volt geladen. Jeder der fünf Transistoren der gewählten Reihe bleibt gesperrt, und demgemäß bleibt das Potential der gewählten DSL auf einem Wert, der etwa eine Schwellenwertspannung oberhalb 0 Volt liegt. Dies wählt dasjenige Transistorpaar der Eingabe/Ausgabe-Schaltungsanordnung aus, welches mit der gewählten DSL verbunden ist, und ermöglicht dadurch das Lesen oder Schreiben von Information in irgendeine oder aus irgendeiner gewählten Speicherzelle (nicht dargestellt), die zur Speicheranordnung gehört.

Die Transistoren der Eingabe/Ausgabe-Schaltungsanordnung bringen einen zweiten Schwellenwertspannungsverlust ein, der den Ausgangsspannungssignalwert auf einen Wert begrenzt, der zwischen etwa +10 Volt (dem bei der Speicheranordnung verwendeten hohen Spannungsversorgungspotential) und einem Wert liegt, der sich zwei Schwellenwertspannungen oberhalb 0 Volt befindet (dem bei der Speicheranordnung verwendeten niedrigen Spannungsversorgungspotential). Der Verlust eines Betrages entsprechend zwei Schwellenwertspannungen verringert den Rauschspielraum und begrenzt die Menge des Stroms, der durch einen eine gegebene Geometrie aufweisenden MOS-Transistor der Eingabe/Ausgabe-Schaltungsanordnung fließt. Zudem verlangsamt die durch alle Vorladetransistoren und die Adressendecodiertransistoren gebildete, relativ große Kapazitätsbelastung für den das PRECH-Signal erzeugenden (nicht dargestellten) Spannungsimpulsgenerator die Ansprechzeit der gesamten Speicheranordnung.

Bei der in Fig. 2 gezeigten Schaltung umfaßt eine Vorladeschaltungsanordnung 16 MOS-Transistoren T 1 bis T 7.

Ein Ausgangsanschluß 20 der Schaltungsanordnung 16 ist mit den Gate-Anschlüssen von Vorladetransistoren T 1 B bis T 32 B verbunden. Die Vorladetransistoren T 1 B bis T 32 B sind im wesentlichen die gleichen wie die Vorladetransistoren T 1 A bis T 32 A der Fig. 1. Die Drain-Anschlüsse dieser Transistoren sind jedoch mit einem niedrigen Energieversorgungspotential VL beaufschlagt, und der Source-Anschluß eines jeden Transistors ist mit einer separaten DSL verbunden. Die innerhalb eines gestrichelten Rechtecks 12 A enthaltene Adressendecodierschaltungsanordnung ist im wesentlichen identisch mit der im gestrichelten Rechteck 12 in Fig. 1 enthaltenen Schaltungsanordnung, mit der Ausnahme, daß die unteren Ausgangsanschlüsse aller zu ihr gehörender Adressendecodiertransistoren Source-Anschlüsse sind, da sie mit einer Energieversorgung hoher Spannung VH verbunden sind. Die Drain-Anschlüsse aller fünf Adressendecodiertransistoren einer gegebenen Reihe sind mit einer der DSL'en gekoppelt. Die Datenselektionsleitungen DSL 1 bis DSL 32 der Adressendecodierschaltungsanordnung 12 A sind mit der Eingabe/Ausgabe-Schaltungsanordnung im gestrichelten Rechteck 14 in der gleichen Weise verbunden, wie sie in Fig. 1 gezeigt ist.

Die Abänderungen der Verbindungen der Vorladetransistoren und der Adressendecodiertransistoren sind für die Arbeitsweise der Vorladeschaltungsanordnung innerhalb des gestrichelten Rechtecks 16 nicht wesentlich. Ein Vorteil dieser Abänderungen besteht darin, daß die kapazitive Last am Anschluß 20 niedriger ist als die kapazitive Last für den das PRECH-Signal erzeugenden (nicht dargestellten) Spannungsimpulsgenerator der Fig. 1, und deshalb kann eine schnellere Ansprechzeit erreicht werden.

Wie nachfolgend ausführlich erläutert ist, wird der Ausgangssignalwert, der am Anschluß 20 der im gestrichelten Rechteck 16 enthaltenen Vorladeschaltungsanordnung erscheint, selektiv variiert zwischen VH (PRECH befindet sich auf H und befindet sich auf (niedrigem Potential) L) und einem Wert, der mindestens eine Schwellenwertspannung unterhalb VL liegt (PRECH befindet sich auf L und befindet sich auf H). Wenn sich die Spannung am Ausgangsanschluß 20 auf ihrem niedrigsten Potentialwert befindet (VL minus wenigstens einer Schwellenwertspannung), sind die Transistoren T 1 B bis T 32 B alle freigegeben oder durchgeschaltet, und die Datenselektionsleitungen DSL 1 bis DSL 32 sind alle auf das Potential VL aufgeladen. Zu diesem Zeitpunkt befindet sich die gesamte Signalinformation an den Eingängen A 4-A 8 typischerweise auf hohem Spannungswert, und die Inverter a 4-a 8 sind typischerweise alle gesperrt, so daß sich die Schaltungspunkte alle auf hohem Spannungswert befinden. Gültige Adresseninformation wird den Eingangsanschlüssen A 4-A 8 typischerweise zugeführt, nachdem das Potential der DSL'en auf den Potentialwert VL gebracht sind. Die Inverter a 4-a 8 werden aktiviert und der Ausgangsanschluß 20 wird auf den hohen Potentialwert VH aufgeladen. Dies führt zur Sperrung von T 1 B bis T 32 B. Wenigstens einer der fünf Adressendecodiertransistoren einer jeden nicht gewählten Reihe wird durchgeschaltet, so daß die zu dieser Reihe gehörige DSL auf den Wert VH aufgeladen wird. Das Potential der ausgewählten Datenselektionsleitung (DSL) bleibt schwebend auf dem Wert VL, da alle an sie angeschlossenen fünf Adressenwähltransistoren gesperrt bleiben. Somit bleibt nur das mit der gewählten DSL verbundene Transistorpaar der im gestrichelten Rechteck 14 enthaltenen Eingabe/Ausgabe-Schaltungsanordnung freigegeben und kann Strom leiten.

Die Adressensignalinformation kann den Anschlüssen A 4-A 8 zugeführt und die Inverter a 4-a 8 können aktiviert werden, bevor das Potential der DSL'en auf den Wert VL gebracht wird. In diesem Fall lädt sich nur die gewählte DSL auf den VL-Wert auf, während die nicht gewählten DSL'en auf hohem Wert (H) gehalten werden, und zwar aufgrund der Spannungsteilung zwischen den Adressendecodiertransistoren und den Vorladetransistoren (der Beta-Wert der Adressendecodiertransistoren ist größer gewählt als die Beta-Werte der Vorladetransistoren). Wenn der Ausgangsanschluß 20 auf H gebracht ist, wird die durch die Eingangsadressensignale vorgeschriebene Adressenwahl beibehalten, wobei das Potential der gewählten DSL schwebend auf dem VL-Wert bleibt und die nicht gewählten DSL'en vollständig auf den VH-Wert aufgeladen werden.

In der Vorladeschaltungsanordnung 16 sind der Source-Anschluß von T 1, der Drain-Anschluß von T 2 und der Drain- und der Source-Anschluß von T 7 alle zusammen mit einem Knoten 18 verbunden. Der Gate-Anschluß von T 1 ist an den Gate-Anschluß von T 7, den Source-Anschluß von T 3, den Drain-Anschluß von T 4 und den Ausgangsanschluß 20 angeschlossen. Der Gate-Anschluß von T 2 ist mit dem Source-Anschluß von T 5, dem Drain-Anschluß von T 6 und einem Knoten 22 verbunden. Die Source-Anschlüsse von T 2, T 4 und T 6 sind alle mit einem VH genannten festgelegten Potential hoher Spannung gekoppelt. Die Drain-Anschlüsse von T 3 und T 5 sind beide mit einem VL genannten festgelegten Potential niedriger Spannung gekoppelt. Die Gateanschlüsse von T 3 und T 6 und der Drain-Anschluß von T 1 sind mit einem als als PRECH bezeichneten Eingangssignal gekoppelt. Die Gate-Anschlüsse von T 4 und T 5 sind beide mit einem Eingangssignal beaufschlagt, bei dem es sich im wesentlichen um ein invertiertes PRECH-Signal handelt. T 7 ist so geschaltet, daß er die Funktion eines Kondensators hat. Der Gate-Anschluß von T 7 dient als ein Anschluß des Kondensators, und der Drain- und der Source-Anschluß dienen als der andere Anschluß des Kondensators. Wenn Polarität und Betrag des dem Gate-Anschluß von T 7 zugeführten Potentials ausreichen, um eine Kanalinversionsschicht unterhalb des Gates, und deshalb zwischen Source- und Drain-Elektrode, zu erzeugen, ist die Kapazität zwischen dem Gate- und dem Source-Drain-Anschluß bedeutend höher, als wenn kein solcher Kanal besteht. Wenn zwischen dem Source- und dem Drain-Anschluß eines MOS-Transistors ein Kanal erzeugt worden ist, wird dieser Transistor als freigegeben bezeichnet, und wenn umgekehrt kein Kanal erzeugt worden ist, wird der Transistor als gesperrt bezeichnet. Das PRECH-Eingangssignal weist Digitalform auf, wobei das Potential eines hohen Wertes gleich VH und das Potential eines niedrigen Wertes gleich VL ist.

Die Vorladeschaltungsanordnung 16 verwendet vorteilhafterweise folgenden Arbeitszyklus: Es sei angenommen, daß die Transistoren T 1 bis T 7 alle p-Kanal-Transistoren sind, daß VH =+10 Volt und VL =0 Volt (Erdpotential) ist und daß das PRECH-Eingangssignal anfangs auf +10 Volt und das -Eingangssignal auf 0 Volt liegt. Anfangs wird das Potential des Ausgangsanschlusses 20 auf etwa +10 Volt aufgeladen, da T 4 freigegeben und T 3 gesperrt ist. Das Potential des Knotens 22 wird auf einen Wert aufgeladen, der um eine Schwellenwertspannung oberhalb 0 Volt liegt, da T 5 freigegeben und T 6 gesperrt ist. Diese Bedingungen sperren T 1 und geben T 2 frei. Der Knoten 18 nimmt deshalb den Wert +10 Volt des Source-Anschlusses von T 2 an. T 7 ist gesperrt, und als Folge davon ist die Kapazität zwischen dem Gate- und dem Drain-Source-Anschluß beträchtlich niedriger als wenn T 7 freigegeben ist.

Das PRECH- und das -Eingangssignal kehren sich nun um, wobei PRECH auf 0 Volt und auf +10 Volt geht. Dadurch werden T 3 und T 6 freigegeben, und der Knoten 20 entlädt sich über T 3 von +10 Volt auf einen Wert, der um eine Schwellenwertspannung über 0 Volt liegt. Dies gibt T 1 frei, der dann versucht, das Potential des Knotens 18 auf einen Wert zu ziehen, der um zwei Schwellenwertspannungen über 0 Volt liegt. Die Steilheit (transconductance) (oder gleichbedeutend, der "Beta"-Wert) von T 1 ist so gewählt, daß er kleiner als der von T 2 ist. Das Beta von T 6 ist so gewählt, daß es beträchtlich kleiner als das von T 3 ist, und die Beta-Werte von T 3, T 4 und T 5 sind alle so gewählt, daß sie im wesentlichen gleich sind. Aufgrund der Beta-Differenzen zwischen T 3 und T 6 entlädt sich der Ausgangsanschluß 20 auf einen Wert von näherungsweise 0 Volt plus einem Schwellenwert, bevor sich das Potential des Knotens 22 bedeutsam vom Ausgangswert 0 Volt plus einem Schwellenwert auflädt. Die Zeitsteuerung dieses Aufladungsvorgangs ist dadurch erreicht, daß die dem Knoten 22 zugehörige L-nach-H-Zeitkonstante größer ist als die zum Ausgangsanschluß 20 gehörige H-nach-L-Zeitkonstante. Diese Bedingung wird erreicht, da die Beta-Differenz zwischen T 6 und T 3 die Ansprechzeit des Knotens 22 im Vergleich zum Ausgangsanschluß 20 verlangsamt. Diese Zeitsteuerungsbedingung kann auch dadurch erreicht werden, daß T 3 und T 6 im wesentlichen gleiche Beta-Werte haben, daß jedoch am Knoten 22 eine zusätzliche kapazitive Last zugefügt wird.

T 1 und T 2 werden gleichzeitig während der Anfangsphase des Übergangs des Potentials des Anschlusses 20 freigegeben. Während T 1 und T 2 leiten, bleibt die Spannung des Anschlusses 18 dicht bei +10 Volt, da T 2 einen größeren Beta-Wert aufweist als T 1.

Wenn das Potential am Anschluß 22 von einem Wert, der um eine Schwellenwertspannung über 0 Volt liegt, auf +10 Volt wechselt und T 2 in den Sperrzustand gelangt, fällt das Potential am Anschluß 18 von +10 Volt auf das Potential 0 Volt, das nun dem Drain-Anschluß von T 1 zugeführt wird. Diese am Anschluß 18 erscheinende negativ gerichtete Signalform wird über den nun freigegebenen T 7 kapazitiv auf den Ausgangsanschluß 20 gekoppelt. Dies führt dazu, daß der Wert des Ausgangsanschlusses 20 auf ein Potential abfällt, das wenigstens um eine Schwellenwertspannung unterhalb 0 Volt liegt.

Die Vorladeschaltungsanordnung 16 bewirkt, daß das Potential des Gate-Anschlusses eines ausgewählten Transistorpaares der Lese/Schreib- oder Eingabe/Ausgabe-Schaltungsanordnung 14 über T 1 B bis T 32 B auf 0 Volt aufgeladen wird und nicht auf einen Wert innerhalb einer Schwellenwertspannung von 0 Volt aus. Dies ermöglicht einen erhöhten Rauschspielraum oder eine Verringerung der Potentialwerte der Energieversorgungen und einen Kompromiß zwischen einem erhöhten Ausgangsstrom oder eine Verkleinerung der äußeren Form der Transistorpaare der Lese/Schreib-Schaltungsanordnung.

Zum Betrieb der Vorladeschaltungsanordnung ist lediglich ein externer Spannungsimpuls (beispielsweise PRECH) erforderlich ist ein invertiertes PRECH-Signal). Die kapazitive Last für den das PRECH-Signal erzeugenden (nicht dargestellten) Spannungsimpulsgenerator der Fig. 2 besteht im wesentlichen nur in der Belastung durch den Knoten 18, die Gate-Anschlüsse von T 3 und T 6 und den zur Erzeugung von verwendeten (nicht dargestellten) Inverter. Im Gegensatz dazu besteht die kapazitive Last für den das PRECH-Signal erzeugenden (nicht dargestellten) Spannungsimpulsgenerator der Fig. 1 aus den Drain- und Gate-Anschlüssen aller Vorladetransistoren und den Drain-Anschlüssen der Adressendecodiertransistoren. Diese im Vergleich zum PRECH-Anschluß in Fig. 1 reduzierte kapazitive Last am Anschluß 20 erleichtert einen schnelleren Betrieb. Überdies kommt die Energie für den Lade/Entladeanschluß 20 über die Energieversorgungen VH und VL und nicht über den (nicht dargestellten) Spannungsimpulsgenerator. Energieversorgungsvorrichtungen haben gewöhnlich niedrige Ausgangsimpedanzen und können deshalb einen Schaltungsknoten recht schnell auf- oder entladen.

Das PRECH- und das -Signal können während kurzer Zeitperioden beide L oder H sein, und zwar aufgrund der Verzögerungszeit eines (nicht dargestellten) Schaltungsinverters, der dazu verwendet wird, aus dem PRECH-Signal das -Signal zu erzeugen. Sind PRECH und beide auf L (wie es bei Beginn des beschriebenen Zyklus der Fall sein kann, wenn PRECH von VH nach VL geht und noch nicht mit dem Anstieg von VL nach VH begonnen hat), bleibt das Potential des Knotens 22 relativ dicht bei VL plus einer Schwellenwertspannung, da T 5 und T 6 beide freigegeben sind und T 5 eine viel niedrigere Impedanz als T 6 hat. Das Potential des Anschlusses 20 fällt auf einen Wert etwa in der Mitte zwischen VH und VL ab, da T 3 und T 4 freigegeben sind und im wesentlichen die gleiche Impedanz aufweisen. Es treten deshalb keine unerwünschten Effekte in der Anfangsphase der Übergänge der Knoten 18, 20 und 22 auf.

Befinden sich PRECH und beide auf VH (was am Ende eines Zyklus der Fall sein kann, wenn PRECH von VL nach VH geht und noch nicht von VH nach VL entladen ist), sind T 3, T 4 und T 6 alle gesperrt, und dementsprechend bleiben die Potentiale des Anschlusses 20 und des Knotens 22 im wesentlichen auf den Werten, auf welche sie zuvor eingestellt waren. Wenn auf L geht, nimmt der Anschluß 20 ein VH-Potential an und der Knoten 22 nimmt ein Potential an, das um eine Schwellenwertspannung über VL liegt. Selbst wenn das PRECH- und das -Signal für eine kurze Zeitdauer beide gleichzeitig auf H oder L liegen, schadet dies der Arbeitsweise der Vorladeschaltungsanordnung 16 der Fig. 2 nicht.

Im Rahmen der Vorladeschaltungsanordnung sind zahlreiche Abänderungen möglich. Beispielsweise können anstelle der p-Kanal-MOS-Transistoren n-Kanal-MOS-Transistoren vorgesehen werden, vorausgesetzt, die richtigen Potential- und Impulspolaritäten werden verwendet. Bei Verwendung von n-Kanal-MOS-Transistoren beeinflußt der Schwellenwertspannungsverlust den Wert "1", da ein Schwellenwertabfall den Wert "1" weniger positiv als das Potential der höchsten verfügbaren Energieversorgung macht. Bei Verwendung von n-Kanal-MOS-Transistoren würde also die Vorladeschaltungsanordnung bewirken, daß das Potential des Ausgangsanschlusses auf einen Wert gebracht wird, der wenigstens um eine Schwellenwertspannung oberhalb des Potentials der Energieversorgung mit hohem Wert liegt. Die Vorladeschaltungsanordnung kann dazu verwendet werden, die Adressenwählleitungen der in der US-PS 38 25 771 beschriebenen Speicheranordnung vorzuladen. Ferner kann die Vorladeschaltungsanordnung bei einer Vielzahl anderer Anwendungen als für Speicheranordnungen benutzt werden.

Claims (5)

1. Schaltungsanordnung zum Einstellen eines Schaltungspunkts auf eine erste Spannung (VH) an einem Ende eines Versorgungsspannungsbereichs (VL bis VH) und auf eine Spannung unterhalb einer zweiten Spannung (VL), die das andere Ende des Spannungsbereichs darstellt, umfassend eine erste (T 1) und eine zweite (T 2) Schaltvorrichtung, die jeweils einen Steueranschluß sowie einen ersten und einen zweiten Eingangs/Ausgangs-Anschluß aufweisen, wobei der Steueranschluß der ersten Schaltvorrichtung (T 1) an den Schaltungspunkt (20) angeschlossen ist, der zweite Eingangs/Ausgangs-Anschluß der ersten Schaltvorrichtung (T 1) an den ersten Eingangs/Ausgangs-Anschluß der zweiten Schaltvorrichtung (T 2) angeschlossen ist (bei 18), eine Kapazität (T 7), die eine kapazitive Verbindung zwischen dem zweiten Eingangs/Ausgangs-Anschluß und dem Steueranschluß der ersten Schaltvorrichtung (T 1) bildet, eine erste Spannungseinstelleinrichtung (T 3, T 4), die an den Steueranschluß der ersten Schaltvorrichtung (T 1) angeschlossen ist und auf ein Eingangssignal ( anspricht, um die erste Schaltvorrichtung (T 1) abwechselnd leitend und nichtleitend zu machen, und eine zweite Spannungseinstelleinrichtung (T 5, T 6), die an den Steueranschluß der zweiten Schaltvorrichtung (T 2) angeschlossen ist und auf das Eingangssignal anspricht, um die zweite Schaltvorrichtung (T 2) etwa gegenphasig bezüglich der ersten Schaltvorrichtung (T 1), gegenüber dieser jedoch zeitlich verzögert, abwechselnd leitend und nichtleitend zu machen, wobei die erste Spannungseinstelleinrichtung (T 3, T 4) eine dritte Schaltvorrichtung (T 4) enthält, die auf das Eingangssignal ( anspricht, um den Steueranschluß der ersten Schaltvorrichtung (T 1) an die erste Spannung (VH) zu legen, dadurch gekennzeichnet, daß die erste Spannungseinstelleinrichtung (T 3, T 4) außerdem eine vierte Schaltvorrichtung (T 3) aufweist, die auf das Komplement (PRECH) des Eingangssignals anspricht, um den Steueranschluß der ersten Schaltvorrichtung (T 1) an die zweite Spannung (VL) zu legen mit einer Spannungsdifferenz aufgrund der Schwellenspannung der vierten Schaltvorrichtung (T 3).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Spannungseinstelleinrichtung (T 5, T 6) eine fünfte Schaltvorrichtung (T 5) aufweist, die auf das Eingangssignal ( anspricht, um den Steueranschluß der zweiten Schaltvorrichtung (T 2) an die zweite Spannung (VL) anzulegen, und eine sechste Schaltvorrichtung (T 6) aufweist, die auf das Komplement (PRECH) des Eingangssignals anspricht, um den Steueranschluß der zweiten Schaltvorrichtung (T 2) an die erste Spannung (VH) zu legen, wobei die Kombination der ersten, der dritten und der vierten Schaltvorrichtung (T 1, T 4, T 3) und deren Verbindungen sowie die Kombination der zweiten, der fünften und der sechsten Schaltvorrichtung (T 2, T 5, T 6) und deren Verbindungen so beschaffen ist, daß die Lade/Entlade-Zeitkonstante des Steueranschlusses der zweiten Schaltvorrichtung (T 2) größer ist als die Lade/Entlade-Zeitkonstante des Steueranschlusses der ersten Schaltvorrichtung (T 1), um die genannte Verzögerung zu schaffen.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steilheit der zweiten Schaltvorrichtung (T 2) größer ist als die der ersten Schaltvorrichtung (T 1).

4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, bei der die Schaltvorrichtungen Feldeffekttransistoren mit isoliertem Gate sind, dadurch gekennzeichnet, daß die Kapazität (T 7) ein weiterer Feldeffekttransistor mit isoliertem Gate ist, dessen Gateelektrode an den Steueranschluß und dessen Source/Drain-Elektroden an den zweiten Eingangs/Ausgangs-Anschluß der ersten Schaltvorrichtung (T 1) angeschlossen sind.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gates mehrerer Feldeffekttransistoren mit isoliertem Gate (T 1 B-T 32 B) an den Steueranschluß der ersten Schaltvorrichtung angeschlossen sind.