DE68918136T2

DE68918136T2 - Nichtflüchtige Speicherschaltung mit niedriger Leistung und grossem Betriebsspannungsbereich.

Info

Publication number: DE68918136T2
Application number: DE68918136T
Authority: DE
Inventors: Makoto C O Patent Division Ito; Nobutaka C O Patent D Kitagawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-09
Filing date: 1989-03-07
Publication date: 1995-03-02
Anticipated expiration: 2009-03-08
Also published as: EP0332135A2; EP0332135A3; EP0332135B1; KR890015265A; DE68918136D1; KR930000963B1; US5001668A

Description

Diese Erfindung betrifft eine nicht flüchtige Speicherschaltung mit nicht flüchtigen Transistoren als Speicherzellen, wie im Oberbegriff des Anspruchs 1 angegeben. Eine derartige Schaltungseinrichtung wird in der Zeitschrift IEEE Journal of solid-state circuits, Vol. SC-22, Nr. 5, Okt. 1987 auf den Seiten 669-675 diskutiert.
Da die Speicherzellen der nicht flüchtigen Speicherschaltungs-Einrichtung miniaturisiert worden sind, ist es höchstwahrscheinlich, daß die Speicherzelle beschädigt wird oder Daten fehlerhaft programmiert werden, wenn eine Energiequellenspannung an die Drain der Speicherzelle angelegt wird, wenn sie sich in dem Daten-Auslesemodus befindet. Deshalb ist es erforderlich, die Drainspannung während des Daten-Auslesemodus der Speicherschaltung dieses Typs auf einen bestimmten niedrigen Spannungspegel zu verkleinern und gleichzeitig ist es erforderlich, den höchst zuverlässigen Auslesebetrieb zu erzielen.
Fig. 1 ist ein Schaltbild, welches den Schaltungsaufbau der herkömmlichen, nicht flüchtigen Speicherschaltungs- Einrichtung zeigt. Zur übersichtlicheren Erläuterung sind die Dateneinschreibe- oder Programmierschaltung und die diesbezüglichen Schaltungen nicht dargestellt. Wie in Fig. 1 gezeigt, ist eine Zwischenpotential-Ausgabeschaltung 30 zur Zuführung eines niedrigeren Potentials als ein Potential Vcc zwischen einen positiven Energiequellen-Potentialanschluß Vcc und einen Knotenpunkt A geschaltet. Eine Vielzahl von Spaltenwähl-Transistoren 31 sind gemeinsam mit einem Ende an den Knotenpunkt A geschaltet und jeweils mit dem anderen Ende mit Bitleitungen 32 verbunden. Eine Vielzahl von Wortleitungen 33 sind angeordnet, so daß sie die Bitleitungen 32 überschneiden und aus nicht flüchtigen Transistoren gebildete Speicherzellen 34 sind an jeweiligen Positionen angeordnet, an denen sich die Bitleitungen und die Wortleitungen überschneiden. Die Drains von denjenigen Speicherzellen, die auf derselben Spalte liegen, sind mit einer jeweiligen der Bitleitungen 32 verbunden und die Gates von denjenigen Speicherzellen, die auf derselben Zeile liegen, sind mit einer entsprechenden der Wortleitungen 33 verbunden. Die Sourcen der Speicherzellen sind mit einem Masse-Potentialanschluß Vss verbunden. Ferner ist ein Leseverstärker 35, der aus einem Spannungsvergleicher mit einem analogen Schaltungsaufbau gebildet ist, mit dem Knotenpunkt A verbunden. Ein Referenzpotential Vref, welches geringfügig größer als das Ausgangspotential der Zwischenpotential-Ausgabeschaltung 30 ist, wird dem Leseverstärker 35 zugeführt, der wiederum das Potential an dem Knotenpunkt A mit dem Referenzpotential Vref vergleicht, um Daten Daus entsprechend dem Vergleichsergebnis auszugeben.
Mit einer Speicherschaltung des obigen Aufbaus wird das Potential am Knotenpunkt A mittels der Zwischenpotential- Ausgabeschaltung 30 immer auf einem Potentialpegel gehalten, welcher kleiner als das Energiequellenpotential Vcc ist. Als Ergebnis wird der Drain einer in dem Daten-Auslesemodus gewählten Speicherzelle ein niedrigeres Potential zugeführt und deshalb können die oben beschriebenen Probleme einer eschädigung der Speicherzelle und einer fehlerhaften Programmierungsoperation gelöst werden.
Jedoch ist die Amplitude des Potentials am Knotenpunkt A durch das Vorhandensein der Zwischenpotential- Ausgabeschaltung 30 beschränkt und es ist erforderlich, als Leseverstärker 35 einen Leseverstärker vom Spannungsvergleicher-Typ mit einem komplizierten analogen Schaltungsaufbau zu verwenden. Ein derartiger Leseverstärker weist Nachteile darin auf, daß der Energiequellen- Spannungsspielraum reduziert ist, ein Betrieb bei niedriger Spannung schwierig ist und der Stromverbrauch groß ist.
Wenn eine in dem Daten-Auslesemodus gewählte Speicherzelle 34 eingeschaltet wird, fließt ferner ein D.C.-Durchgangsstrom zwischen dem Energiequellen-Potentialanschluß Vcc und dem Masse-Potentialanschluß Vss, was den Stromverbrauch weiter erhöht. Zusätzlich ist es erforderlich, daß die Zwischenpotential-Ausgabeschaltung 30 eine große Stromkapazität aufweist und demzufolge wird ihr Schaltungsaufbau aufwendig.
Da in der herkömmlichen, nicht flüchtigen Speicherschaltungs- Einrichtung, wie voranstehend erwähnt, das von dem Leseverstärker zu detektierende Potential auf einen niedrigen Pegel gesetzt wird, um eine Beschädigung der Speicherzelle und eine fehlerhafte Programmierungsoperation zu verhindern, ergeben sich Probleme darin, daß sie nicht bei einer niedrigen Spannung betrieben werden kann und der Stromverbrauch groß wird.
Die Erfindung wurde auf Grundlage der voranstehend beschriebenen Tatsache durchgeführt und eine Aufgabe dieser Erfindung besteht darin, eine nicht flüchtige Speicherschaltungs-Einrichtung vorzusehen, die bei einer niedrigen Spannung betrieben werden kann und einen verkleinerten Stromverbrauch aufweist, ohne die Betriebszuverlässigkeit in dem Auslesemodus zu verkleinern.
Erfindungsgemäß ist eine nicht flüchtige Speicherschaltungs- Einrichtung vorgesehen, die umfaßt ein Speicherzellenfeld (im folgenden als Speicherzellen-Array bezeichnet) mit einer Vielzahl von Speicherzellen, die aus nicht flüchtigen Transistoren gebildet sind; eine Vielzahl von Spaltenleitungen, die mit den Drains der Speicherzellen verbunden sind; eine Vielzahl von Spalten-Wähltransistoren, die jeweils an einem Ende mit den Spaltenleitungen verbunden sind und an dem anderen Ende gemeinsam mit einem ersten Knotenpunkt verbunden sind; einen Vorlade-Transistor eines ersten Leitfähigkeitstyps, der zwischen einen ersten Potentialanschluß und den ersten Knotenpunkt geschaltet ist; einen Entlade-Transistor eines zweiten Leitfähigkeitstyps, der zwischen einen zweiten Potentialanschluß und die Sourcen der Speicherzellen geschaltet ist; eine Potentialzuführungs- Schaltung, um den Gates der Spaltenwähl-Transistoren gemäß einer Adreßeingabe ein niedrigeres Potential als das erste Potential an dem ersten Potentialanschluß selektiv zuzuführen; und einen mit dem ersten Knotenpunkt verbundenen Leseverstärker.
In der nicht flüchtigen Speicherschaltungs-Einrichtung dieser Erfindung wird den Gates der Spalten-Wähltransistoren ein niedrigeres Potential als das Energiequellenpotential zugeführt, um das Drainpotential der Speicherzellen auf einen niedrigen Potentialpegel zu drücken. Die Potentialzuführungs- Schaltung zur Zuführung des Gatepotentials an die Spalten- Wähltransistoren wird nur zur Ladung der Gatekapazität der Spalten-Wähltransistoren verwendet und deshalb kann ihre Stromkapazität reduziert und ihr Aufbau vereinfacht werden.
Ferner wird in der nicht flüchtigen Speicherschaltungs- Einrichtung dieser Erfindung der erste Knotenpunkt, mit dem der Leseverstärker verbunden ist, mittels des Vorlade- Transistors auf das Energiequellenpotential vorgeladen und die Sourcen der Speicherzellen werden mittels des Entlade- Transistors entladen, wenn eine Speicherzelle gewählt wird. Deshalb fließt kein D.C.-Durchgangsstrom und der Stromverbrauch kann reduziert werden. Da der erste Knotenpunkt, mit dem der Leseverstärker verbunden ist, auf das erste Potential, welches das Energiequellenpotential ist, vorgeladen wird, kann zusätzlich die Amplitude des Potentials an dem ersten Knotenpunkt ausreichend groß eingestellt werden. Somit wird es möglich, den mit dem ersten Knotenpunkt verbundenen Leseverstärker unter Verwendung von Logikgatterschaltungen aufzubauen. Infolgedessen kann der Energiequellen-Spannungsspielraum des Leseverstärkers verbessert und der Stromverbrauch reduziert werden.
Diese Erfindung kann vollständiger aus der nachstehenden eingehenden Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen verstanden werden. In den Zeichnungen zeigen:
Fig. 1 ein Blockschaltbild, welches die herkömmliche, nicht flüchtige Speicherschaltung zeigt;
Fig. 2 ein Blockschaltbild, welches eine nicht flüchtige Speicherschaltungs-Einrichtung gemäß einer Ausführungsform dieser Erfindung zeigt;
Fig. 3 ein Schaltbild, welches eine Modifikation der Ausführungsform in Fig. 2 zeigt;
Fig. 4 ein Zeitablaufdiagramm zur Darstellung des Betriebs der in den Fig. 2 und 3 gezeigten Schaltungen; und
Fig. 5 bis 7 Schaltbilder, die jeweils den Aufbau von Abschnitten der Schaltung in Fig. 2 zeigen.
Nachstehend wird eine Ausführungsform dieser Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Fig. 2 ist ein Schaltbild, welches den Aufbau einer nicht flüchtigen Speicherschaltungs-Einrichtung gemäß einer Ausführungsform dieser Erfindung zeigt. Zur Klarstellung der Erläuterung sind eine Programmierschaltung und die dazugehörigen Schaltungen nicht dargestellt. Wie in Fig. 2 gezeigt, ist ein aus einem P-Kanal-MOS-Transistor gebildeter Vorlade-Transistor 1 zwischen einen positiven Energiequellen- Potentialanschluß Vss und einen Daten-Erfassungsknotenpunkt oder Knotenpunkt A geschaltet. Dem Gate des Transistors 1 wird ein Vorladesignal Pr zugeführt. Eine Vielzahl von aus N- Kanal-MOS-Transistoren gebildete Spalten-Wähltransistoren 2 sind gemeinsam an einem Ende mit dem Knotenpunkt A verbunden und sind jeweils an dem anderen Ende mit Bitleitungen 3 verbunden. Eine Vielzahl von Wortleitungen 4 sind angeordnet, so daß sie die Bitleitungen 3 schneiden. Die Wortleitungen 4 werden selektiv durch den Ausgang eines Zeilendecoders 5 angesteuert. Ferner sind an jeweiligen Positionen, an denen sich die Bit leitungen 3 und die Wortleitungen 4 schneiden, Speicherzellen 6 angeordnet, die aus nicht flüchtigen Transistoren gebildet sind, die den Schwebungsgate-Aufbau aufweisen. Die Drains von denjenigen Speicherzellen, die auf derselben Spalte liegen, sind mit einer entsprechenden der Bitleitungen 3 verbunden, und die Gates von denjenigen Speicherzellen, die auf der gleichen Zeile liegen, sind mit einer entsprechenden der Wortleitungen 4 verbunden. Die Sourcen der Speicherzellen 6 sind gemeinsam mit der Drain eines Entlade-Transistors 7 verbunden, der aus einem N-Kanal- MOS-Transistor gebildet ist. Die Source des Entlade- Transistors 7 ist mit dem Masse-Potentialanschluß Vss verbunden.
Es ist auch möglich, einen einzelnen Entlade-Transistor 7 für jede Speicherzelle 6 mit einer in Fig. 3 gezeigten Vorgehensweise zu verwenden.
Ein konstantes Potential VDD, welches kleiner als das Energiequellenpotential Vcc und größer als das Masse- Potential Vss ist, wird von einer Zwischenpotential- Erzeugungsschaltung 8 geliefert. Das Potential VDD wird einem Spaltendecoder 9 zugeführt, dem ebenfalls ein Spalten- Adressierungssignal zugeführt wird. Der Spaltendecoder 9 liefert das Potential VDD gemäß den empfangenen Spalten- Adressierungssignal selektiv an die Gates der Spalten- Wähltransistoren 2.
Ein Leseverstärker 10 ist mit dem Knotenpunkt A verbunden. Der Leseverstärker 10 besteht aus einer Flip-Flop-Schaltung mit zwei CMOS-NOR-Gatter-Schaltungen 11 und 12, deren Eingangs- und Ausgangsanschlüsse über Kreuz verbunden sind. Das Potential an dem Knotenpunkt A wird der NOR-Gatter- Schaltung 11 zugeführt und eine von einer Referenzpotential- Erzeugungsschaltung 13 erzeugte Vergleichsspannung Vref wird der NOR-Gatter-Schaltung 2 zugeführt.
Die Referenzpotential-Erzeugungsschaltung 13 umfaßt einen Transistor 14, der so gebildet ist, daß er zu dem Spalten- Wähltransistor 2 äquivalent ist und dessen Gate ein Potential erhält, welches gleich dem konstanten Potential VDD in der Speicherzellen-Wähloperation ist, einen Transistor 15, der so gebildet ist, daß er zu dem Vorlade-Transistor 1 äquivalent ist und dessen Gate ein Vorlade-Signal Pr erhält, eine Blindzelle (im folgenden als Dummyzelle bezeichnet) 16, die einen ähnlichen, nicht flüchtigen Transistoraufbau, wie derjenige der Speicherzelle 6 aufweist, und die so gebildet ist, daß sie einen Source-Drain-Strom aufweist, der halb so groß wie derjenige der Speicherzelle 6 ist, und einen zwischen die Dummyzelle 16 und den Masse-Potentialanschluß Vss geschalteten Transistor 17, der so gebildet ist, daß er äquivalent zum Entlade-Transistor 1 ist und ein Gate aufweist, dem das Vorlade-Signal Pr zugeführt wird.
Nachstehend wird der Daten-Auslesebetrieb in der Speicherschaltung mit dem voranstehend beschriebenen Aufbau unter Bezugnahme auf das in Fig. 4 gezeigte Zeitablaufdiagramm erläutert. Zunächst wird das Vorlade- Signal Pr auf einen "L"-pegel gesetzt, um den vorladenden Transistor 1 einzuschalten, nachdem ein Auslese-Steuersignal Rd auf einen "H"-pegel gesetzt ist und darauf gehalten wird. Infolgedessen wird der Knotenpunkt A auf das Energiequellenpotential Vcc vorgeladen (Vorlade-Periode Tp). Zu dieser Zeit wird der Entlade-Transistor 7 ausgeschaltet, um zu verhindern, daß ein D.C.-Durchgangsstrom zwischen dem Energiequellen-Potentialanschluß Vcc und dem Masse- Potentialanschluß Vss fließt. Ferner werden die Transistoren 15 und 17 der Referenzpotential-Erzeugungsschaltung 13 jeweils ein- und ausgeschaltet, wodurch bewirkt wird, daß der mit dem Leseverstärker 10 verbundene Knotenpunkt B auf den Vcc-Pegel vorgeladen wird. Da in diesem Fall beide Knotenpunkte A und B auf den Vcc-Pegel oder "H"-pegel vorgeladen werden, wird der Ausgangs-Datenwert Daus des Leseverstärkers 10 auf den "L"-Pegel gesetzt.
Als nächstes werden dem Spaltendecoder 9 und dem Zeilendecoder 5 Spalten- bzw. Zeilenadressen ADD zugeführt und dann wird das Vorladesignal Pr von dem "L"- auf den "H"- Pegel geändert. Das Vorladesignal Pr mit dem "H"-Pegel bringt den Transistor 7 in einen leitenden Zustand, um die Daten- Ausleseperiode (Entladeperiode Td) zu starten. Das Einschalten des Transistors 7 bewirkt, daß die Sourcen der Speicherzellen 6 auf das Massepotential gesetzt werden. Gleichzeitig wird einer der Spalten-Wähltransistoren durch den Spaltendecoder 9 gemäß dem Spalten-Adressierungssignal gewählt und dem Gate des gewählten Transistors 2 wird von der Zwischenpotential-Erzeugungsschaltung 8 ein konstantes Potential VDD zugeführt. Infolgedessen wird der gewählte Transistor 2 eingeschaltet. Da jedoch das Gatepotential des gewählten Transistors 2 kleiner ist als das Energiequellenpotential Vcc, wird ein niedriges Potential als das Energiequellenpotential Vcc an diejenige der Bitleitungen 3 geliefert, die mit einem aktivierten der Spalten- Wähltransistoren 2 verbunden ist. Andererseits wird durch den Zeilendecoder 5 gemäß dem Zeilen-Adressierungssignal eine der Wortleitungen 4 gewählt. Dann wird denjenigen Gates der Speicherzellen 6, die mit der gewählten Wortleitung 4 verbunden sind, ein Ansteuersignal mit einem "H"-Pegel zugeführt. Infolgedessen wird eine Speicherzelle gewählt, die an der Überschneidungsposition zwischen der gewählten Wortleitung und der Bitleitung liegt, an die ein niedrigeres Potential als das Energiequellenpotential Vcc angelegt ist. Wenn man nun annimmt, daß die gewählte Speicherzelle so programmiert worden ist, daß sie eine niedrigere Schwellspannung aufweist, dann wird die gewählte Speicherzelle eingeschaltet und die Bitleitung 3 und der Knotenpunkt A werden auf das Massepotential Vss entladen. Wenn im Gegensatz dazu die Speicherzelle programmiert worden ist, so daß sie eine höhere Schwellspannung aufweist, dann wird die gewählte Speicherzelle ausgeschaltet und weder die Bitleitung 3 noch der Knotenpunkt A wird entladen.
Wenn das Vorladesignal Pr von dem "L"-pegel auf den "H"-pegel geändert wird, wird der Transistor 7 der Referenzpotential- Erzeugungsschaltung 13 eingeschaltet. Wenn einer der Spalten- Wähltransistoren 2 gewählt wird, wird ferner dem Gate des Transistors 14 ein Zwischenpotential VDD zugeführt. Infolgedessen wird der Knotenpunkt B von dem Energiequellen- Potentialpegel Vcc entladen. Es wird nun angenommen, daß die Schwellspannung der gewählten Speicherzelle 6 niedrig ist und der Knotenpunkt A ebenfalls entladen ist. Da der Source- Drain-Strom der Dummy-Zelle 16 der Referenzpotential- Erzeugungsschaltung 13 so eingestellt ist, daß er im wesentlichen halb so groß wie derjenige der Speicherzelle 6 ist, geht das Potential des Knotenpunkts A schneller auf Vss über als das Potential des Knotenpunkts B. Infolgedessen wird der Ausgangsdatenwert Daus des Leseverstärkers 10 von dem "L"-pegel auf den "H"-Pegel invertiert. Wenn im Gegensatz dazu die Schwellspannung der gewählten Speicherzelle 6 hoch ist, wird der Knotenpunkt A nicht entladen, und der Knotenpunkt B wird entladen, so daß der Ausgangs-Datenwert Daus unverändert gehalten wird und auf dem "L"-Pegel bleibt. In dieser Weise kann von der gewählten Speicherzelle ein Datenwert ausgelesen werden.
Da an die Bitleitung 3 ein niedrigeres Potential als das Energiequellenpotential Vcc angelegt ist, kann eine Beschädigung der Speicherzelle und eine fehlerhafte Programmierungsoperation, was im Falle des Standes der Technik auftritt, vermieden werden.
Der Knotenpunkt A wird über den Transistor 1 in der Daten- Ausleseperiode auf das Energiequellenpotential vorgeladen und dann wird die Source jeder Speicherzelle 6 über den Transistor 7 auf das Massepotential entladen, so daß verhindert werden kann, daß ein D.C.-Durchgangsstrom zwischem dem Energiequellen-Potentialanschluß und dem Masse- Potentialanschluß fließt. Somit kann der Stromverbrauch reduziert werden.
Da die Zwischenpotential-Erzeugungsschaltung 8 zur Erzeugung eines niedrigeren Potentials als das Energiequellenpotential nur zur Ansteuerung des Gates des Spalten-Wähltransistors 2 benötigt wird, kann ferner die Stromkapazität davon klein gemacht werden, der Stromverbrauch reduziert und der Aufbau vereinfacht werden.
Da sich das Potential am Knotenpunkt A zwischen dem Energiequellenpotential Vcc und dem Massepotential Vss ändert, kann der Leseverstärker 10 außerdem aus einer Logikgatterschaltung gebildet werden, die, wie in Fig. 2 gezeigt, mit einem einfachen Aufbau aus NOR-Gatter- Schaltungen 11 und 12 aufgebaut ist, und somit kann der Stromverbrauch reduziert werden. Wenn in diesem Fall die NOR- Gatter-Schaltungen 11 und 12 in der CMOS-Ausbildung gebildet sind, kann der Stromverbrauch weiter reduziert werden. Somit ermöglicht die Verwendung der Logikschaltung, die in einer Flip-Flop-Form ausgebildet ist, einen stabilen Schaltungsbetrieb über einen weiten Spannungsbereich, den niedrigen Energieverbrauch und den Betrieb bei niedriger Spannung zu erreichen.
Die Fig. 5, 6 und 7 sind Schaltbilder, die den detaillierten Aufbau einer Zwischenpotential-Erzeugungsschaltung 8 zeigen, die in der Schaltung der voranstehenden Ausführungsform verwendet werden kann.
In der Schaltung in Fig. 5 sind ein P-Kanal-MOS-Transistor oder Schalttransistor 20 und zwei Widerstände 21 und 22 zwischen dem Energiequellen-Potentialanschluß Vcc und dem Masse-Potentialanschluß Vss in Reihe geschaltet. In diesem Fall wird der Leitungszustand des Schalttransistors 20 beispielsweise durch ein Signal gesteuert, welches eine invertierte Form des Auslese-Steuersignals Rd annimmt, und in dem Daten-Auslesemodus auf den "L"-pegel gesetzt ist. Mit der Schaltung in Fig. 5 wird der Transistor 20 in einer anderen Periode als der Daten-Ausleseperiode in dem Aus-Zustand gehalten und deshalb tritt kein Stromverbrauch auf. Im Gegensatz dazu wird der Transistor 20 in dem Daten- Auslesemodus eingeschaltet, so daß ein Potential VDD abgeleitet werden kann, welches durch Teilung des Potentials Vcc durch die Widerstände 21 und 22 erreicht wird und welches somit niedriger als das Potential Vcc ist.
In der Schaltung in Fig. 6 sind ein P-Kanal-MOS-Transistor oder Schalttransistor 23 und eine Vielzahl von P-Kanal-MOS- Transistoren 24 zwischen einen Energiequellen- Potentialanschluß Vcc und den Masse-Potentialanschluß Vss in Reihe geschaltet. In diesem Fall wird der Leitungszustand des Schalttransistors 23 durch das Signal Rd gesteuert. Auch in dieser Schaltung wird der Transistor 23 in einer anderen Periode als die Daten-Ausleseperiode in dem Aus-Zustand gehalten und deshalb tritt kein Stromverbrauch auf. Im Gegensatz dazu wird der Transistor 23 in dem Daten- Auslesemodus eingeschaltet, so daß ein Potential VDD abgeleitet werden kann, welches durch Teilung des Potentials Vcc durch die Widerstände des Schalttransistors 23 und einer Vielzahl von Transistoren 24 erhalten wird und somit niedriger als das Potential Vcc ist.
In der Schaltung in Fig. 7 sind ein P-Kanal-MOS-Transistor oder Schalttransistor 25, ein N-Kanal-MOS-Transistor 26 vom Verarmungs-Typ und ein N-Kanal-MOS-Transistor 27 vom Eigenleitungs-Typ oder Intrinsic-Typ (mit einer Schwellspannung von ungefähr 0 V) zwischen einem Energiequellen-Potentialanschluß Vcc und dem Masse- Potentialanschluß Vss in Reihe geschaltet. In diesem Fall sind die Gates der Transistoren 26 und 27 und ein Verbindungsknotenpunkt dazwischen zusammengeschaltet, um eine Ausgangsknotenpunkt D zu bilden, und der Leitungszustand des Schalttransistors 25 wird durch ein Signal Rd gesteuert. Mit der Schaltung in Fig. 7 wird der Transistor 25 in einer anderen Periode als in der Daten-Ausleseperiode in dem Aus- Zustand gehalten und deshalb tritt kein Stromverbrauch auf. Im Gegensatz dazu wird der Transistor 25 in dem Daten- Auslesemodus eingeschaltet, so daß über den Ausgangsknotenpunkt D eine Spannung VDD abgeleitet werden kann, die durch die Teilung der Drainspannung des Schalttransistors 25 durch die Ein-Widerstände der Transistoren 26 und 27 erhalten wird und die somit kleiner ist als die Spannung Vcc. Da die Gates der Transistoren 26 und 27 und der Knotenpunkt D miteinander verbunden sind, kann bei diesem Aufbau ein konstantes Zwischenpotential immer erhalten werden, sogar wenn sich das Energiequellenpotential Vcc etwas verändert hat.
Diese Erfindung ist nicht auf die voranstehend beschriebenen Ausführungsformen beschränkt und kann innerhalb des technischen Umfangs in verschiedener Weise modifiziert werden. Beispielsweise ist es möglich, die Sourcen der Speicherzellen mit dem Entlade-Transistor 7 gemeinsam zu verbinden, so daß er für all die Speicherzellen, die mit einer Bitleitung verbunden sind, gemeinsam verwendet werden kann. Ferner sind die Zwischenpotential-Erzeugungsschaltung 8 und der Leseverstärker 10 nicht auf die in den Zeichnungen gezeigten beschränkt, sondern können in vielerlei Weise modifiziert werden.
Wie voranstehend beschrieben, kann gemäß dieser Erfindung eine nicht flüchtige Speicherschaltungs-Einrichtung vorgesehen werden, bei der der Schaltungsaufbau vereinfacht werden kann, ohne die Betriebszuverlässigkeit in dem Auslesemodus herabzusetzen und die bei einer niedrigen Spannung und mit einem geringen Energieverbrauch betrieben werden kann.

Claims

1. Eine nicht flüchtige Speicherschaltungs-Einrichtung, umfassend:

ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen (6), die aus nicht flüchtigen Transistoren gebildet sind;

eine Vielzahl von Spaltenleitungen (3), die mit Drains der Speicherzellen (6) verbunden sind;

eine Vielzahl von Spalten-Wähltransistoren (2), die jeweils an einem Ende mit den Spaltenleitungen (3) verbunden sind und an dem anderen Ende mit einem ersten Knotenpunkt (A) gemeinsam verbunden sind;

einen Vorlade-Transistor (1) eines ersten Leitfähigkeitstyps, der zwischen einen ersten Potentialanschluß Vcc und den ersten Knotenpunkt (A) geschaltet ist;

wenigstens einen Entlade-Transistor (7) eines zweiten Leitfähigkeitstyps, der zwischen einen zweiten Potentialanschluß (Vss) und Sourcen der Speicherzellen (6) geschaltet ist;

einen Leseverstärker (10), der mit dem ersten Knotenpunkt verbunden ist;

gekennzeichnet durch:

eine Potential-Zuführungseinrichtung (8), um den Gates der Spalten-Wähltransistoren (2) ein niedrigeres Potential (VDD) als das erste Potential (VCC) an dem ersten Potentialanschluß gemäß einem Adreßeingang selektiv zuzuführen.

2. Eine nicht flüchtige Speicherschaltungs-Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Leseverstärker (10) umfaßt ein aus einer CMOS- Logikgatterschaltung (11, 12) gebildetes Flip-Flop, um das Potential an dem ersten Knotenpunkt (A) mit einem Referenzpotential (Vref) zu vergleichen.

3. Eine nicht flüchtige Speicherschaltungs-Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung ferner einen Energiequellenanschluß (Vcc) umfaßt und die Potential-Zuführungseinrichtung (8) eine Konstantpotentialschaltung (25-27) umfaßt, um das auf einem konstanten Wert gehaltene Potential unabhängig von einer Veränderung einer Ausgangs spannung an dem Energiequellenanschluß (Vcc) zu liefern.