JPS59117787A - Ｅｐｒｏｍ装置 - Google Patents
Ｅｐｒｏｍ装置Info
- Publication number
- JPS59117787A JPS59117787A JP57226168A JP22616882A JPS59117787A JP S59117787 A JPS59117787 A JP S59117787A JP 57226168 A JP57226168 A JP 57226168A JP 22616882 A JP22616882 A JP 22616882A JP S59117787 A JPS59117787 A JP S59117787A
- Authority
- JP
- Japan
- Prior art keywords
- common source
- read
- digit lines
- source line
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＥＰＲＯＭ （エレクトリカリ・プログラ
マブル・リード・オンリー・メモリ）装置に関する。
マブル・リード・オンリー・メモリ）装置に関する。
従来より、ＦＡＭＯ３（フローティングゲート・アバラ
ンシェインジェクション・絶縁ゲート電界効果トランジ
スタ）を記憶素子（メモリセル）とするＥＰＲＯＭ装置
が公知である。
ンシェインジェクション・絶縁ゲート電界効果トランジ
スタ）を記憶素子（メモリセル）とするＥＰＲＯＭ装置
が公知である。
、二のＦＡＭＯ３への書込み動作において、書込み動作
に用いられる高電圧により、非選択のメモリセルに流れ
るリーク電流が大きくなる。そこで、上記ＦＡＭＯ３の
共通ソース線に抵抗手段を付加し、その電圧降下により
共通ソース線の電位をノ＼イレベル側に上昇させ、その
基板効果により非選択のＦＡＭＯ３のしきい値電圧を高
くしてリーク電流の発生を防止することが行われている
。
に用いられる高電圧により、非選択のメモリセルに流れ
るリーク電流が大きくなる。そこで、上記ＦＡＭＯ３の
共通ソース線に抵抗手段を付加し、その電圧降下により
共通ソース線の電位をノ＼イレベル側に上昇させ、その
基板効果により非選択のＦＡＭＯ３のしきい値電圧を高
くしてリーク電流の発生を防止することが行われている
。
ところが、読み出し動作において、上記共通ソース線に
おける抵抗手段により、読み出し動作が遅くなるという
ことが、本願発明者の研究により明らかにされた。
おける抵抗手段により、読み出し動作が遅くなるという
ことが、本願発明者の研究により明らかにされた。
すなわち、全ＦＡＭＯ３のソース線を共通化すると、ワ
ード線が選択状態とされ、ディジ、ト線が非選択状態と
され、オン状態となっているＦＡＭＯＳを通して共通ソ
ース線に以前の読み出し動作によりハイレベルとされた
ディジット線をディスチャージする電流が全て流込むこ
とにより共通ソース線をハイレベルに上昇させてしまう
。このレベル上昇分は記憶情報及びＦＡＭＯＳのアトレ
ッシングの組合せにより変化するので、選択されたＦＡ
ＭＯＳの動的なしきい値電圧を大きくするとともに変化
させる。したがって、選択されたＦＡＭＯＳのコンダク
タンス特性が小さくなるとともに変動してしまうので、
その読み出し動作に要する時間マージンを比較的大きく
設定する必要がある。この結果として読み出し動作が遅
くなる。
ード線が選択状態とされ、ディジ、ト線が非選択状態と
され、オン状態となっているＦＡＭＯＳを通して共通ソ
ース線に以前の読み出し動作によりハイレベルとされた
ディジット線をディスチャージする電流が全て流込むこ
とにより共通ソース線をハイレベルに上昇させてしまう
。このレベル上昇分は記憶情報及びＦＡＭＯＳのアトレ
ッシングの組合せにより変化するので、選択されたＦＡ
ＭＯＳの動的なしきい値電圧を大きくするとともに変化
させる。したがって、選択されたＦＡＭＯＳのコンダク
タンス特性が小さくなるとともに変動してしまうので、
その読み出し動作に要する時間マージンを比較的大きく
設定する必要がある。この結果として読み出し動作が遅
くなる。
この発明の目的は、読み出し動作の高速化を図ったＥＰ
ＲＯＭ装置を提供することにある。
ＲＯＭ装置を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳に■に説明する。
図面には、この発明の一実施例のブロック図が示されて
いる。
いる。
この実施例のＥＰＲＯＭ装置は、その全体、すなわち図
面において、破線で囲まれた部分の各回路ブロックは、
公知のＭＯＳ （金属−絶縁物一半導体）集積回路技術
によって１つの半導体集積回路装置として構成される。
面において、破線で囲まれた部分の各回路ブロックは、
公知のＭＯＳ （金属−絶縁物一半導体）集積回路技術
によって１つの半導体集積回路装置として構成される。
ＥＰＲＯＭ装置には、外部端子ＡＩないしＡｎ。
Ｖｃｃ、ＧＮＤ、Ｐ １〜Ｐ ４．Ｖｐｐ、ＰＲＧ、Ｏ
下及びＣＥが設けられている。
下及びＣＥが設けられている。
外部端子ＡＩないしＡｎにはアドレス信号が供給され、
Ｖｃｃには＋５■のような電源電圧が供給される。
Ｖｃｃには＋５■のような電源電圧が供給される。
外部端子Ｐ１〜Ｐ４にはデータ書込み時に図示しない書
込み装置からデータ信号が供給され、読み出し時にはデ
ータが出力される。この実施例では、特に制限されない
が、上記外部端子Ｐ１〜Ｐ４により４ビットのデータ信
号の上記のような授受を並列的に行う。
込み装置からデータ信号が供給され、読み出し時にはデ
ータが出力される。この実施例では、特に制限されない
が、上記外部端子Ｐ１〜Ｐ４により４ビットのデータ信
号の上記のような授受を並列的に行う。
外部端子ｖｐｐにはデータ書込み時において＋２５Ｖの
ような高電圧が供給され、読み出し時には０又は５■の
ような比較的低電位にされる。
ような高電圧が供給され、読み出し時には０又は５■の
ような比較的低電位にされる。
外部端子ＰＲＧ、ＯＥ及びＣＦ、には、それぞれプログ
ラム制御信号、アウトプットイネーブル信号及びチップ
イネーブル信号が供給される。
ラム制御信号、アウトプットイネーブル信号及びチップ
イネーブル信号が供給される。
同図において、ＡＤＢ １は、第１のアドレスバッファ
であり、外部端子Ａ１−八８からのアドレス信号を受け
ることによって、Ｘデコーダ回路Ｘ−ＤＣＲに供給する
だめの内部相補アドレス信号信号ａｌ〜ａ３を形成する
。
であり、外部端子Ａ１−八８からのアドレス信号を受け
ることによって、Ｘデコーダ回路Ｘ−ＤＣＲに供給する
だめの内部相補アドレス信号信号ａｌ〜ａ３を形成する
。
Ｘデコーダ回路Ｘ−ＤＣＲは、内部相補アドレス信号信
号且１〜土８を受けることによって、メモリアレイＭＡ
ＲＹのワード線Ｗ１ないＬＷ２５６を選択するためのワ
ード線選択信号を形成する。
号且１〜土８を受けることによって、メモリアレイＭＡ
ＲＹのワード線Ｗ１ないＬＷ２５６を選択するためのワ
ード線選択信号を形成する。
Ｘデコーダ回路Ｘ−ＤＣＲは、その動作が制御回路Ｃ０
ＮＴから供給される制御信号ｃｅ及び乙によって制御さ
れる。この制御信号ｃｅ及び四がそれぞれハイレベル及
びロウレベルにされたときにのみＸデコーダ回路Ｘ−Ｄ
ＣＲが動作状態とされ、１つのワード線をハイレベルの
選択状態にする。上記制御信号制御信号ｃｅ及び富がそ
れぞれロウレベル及びハイレベルにされたときにＸデコ
ーダ回路Ｘ−ＤＣＲが非動作状態にされ、すヘテノワー
ト線をロウレベルにスル。
ＮＴから供給される制御信号ｃｅ及び乙によって制御さ
れる。この制御信号ｃｅ及び四がそれぞれハイレベル及
びロウレベルにされたときにのみＸデコーダ回路Ｘ−Ｄ
ＣＲが動作状態とされ、１つのワード線をハイレベルの
選択状態にする。上記制御信号制御信号ｃｅ及び富がそ
れぞれロウレベル及びハイレベルにされたときにＸデコ
ーダ回路Ｘ−ＤＣＲが非動作状態にされ、すヘテノワー
ト線をロウレベルにスル。
メモリアレイＭＡＲＹは、マトリックス状に配置された
複数のＦＡＭＯ３Ｉ−ランジスタＦ１〜Ｆ２５６° ワ
ード線Ｗ１〜Ｗ２５６及びディジット線Ｄ１〜Ｄｎから
１成されている。
複数のＦＡＭＯ３Ｉ−ランジスタＦ１〜Ｆ２５６° ワ
ード線Ｗ１〜Ｗ２５６及びディジット線Ｄ１〜Ｄｎから
１成されている。
メモリアレイＭＡＲＹにおいて、同じ行に配置されたＦ
ＡＭＯＳ ）ランジスクＦのコントロールゲートは、そ
れぞれ対応するワード線ｗ１〜ｗ２５６に共通に接続さ
れ、同じ列に配置されたＦＡＭＯＳトランジスタＦのド
レインは、それぞれ対応するディジット線Ｄ１〜Ｄｎに
共通に接続されている。
ＡＭＯＳ ）ランジスクＦのコントロールゲートは、そ
れぞれ対応するワード線ｗ１〜ｗ２５６に共通に接続さ
れ、同じ列に配置されたＦＡＭＯＳトランジスタＦのド
レインは、それぞれ対応するディジット線Ｄ１〜Ｄｎに
共通に接続されている。
この実施例では、特に制限されないが、互いに隣合う行
に配置されＦＡＭＯ３Ｉ−ランジスクＦのソースは、共
通の半導体領域により一体的に形成されることによって
、共通のソース線ＳＬを構成し、回路の接地電位との間
にその行のワード線の電圧を受けるスイッチＭＯ３ＦＥ
ＴＳＩ〜５２５６が設けられる。これらのＭＯ３ＦＥＴ
ＳＩ〜５２５６は、ワード線が選択されたものだけがオ
ン状態になり、その選択された行における書込め時のリ
ーク電流を小さくす°るとともに、非選択の行の同様な
ＭＯＳ Ｆ ＥＴがオフ状態となってリーク電流の発生
を防止する。
に配置されＦＡＭＯ３Ｉ−ランジスクＦのソースは、共
通の半導体領域により一体的に形成されることによって
、共通のソース線ＳＬを構成し、回路の接地電位との間
にその行のワード線の電圧を受けるスイッチＭＯ３ＦＥ
ＴＳＩ〜５２５６が設けられる。これらのＭＯ３ＦＥＴ
ＳＩ〜５２５６は、ワード線が選択されたものだけがオ
ン状態になり、その選択された行における書込め時のリ
ーク電流を小さくす°るとともに、非選択の行の同様な
ＭＯＳ Ｆ ＥＴがオフ状態となってリーク電流の発生
を防止する。
ＡＤＢ ２は、第２のアドレスハソファであり、外部端
子Ａ９〜Ａｎからのアドレス信号を受＆Ｊることによっ
て、Ｙデコーダ回路Ｙ−ＤＣＲに供給するための内部相
補アドレス信号上９〜ａｎを形成する。内部相補アドレ
ス信号−Ｌ９〜ａｎを受けるＹデコータ回路Ｙ−ＤＣＲ
は、カラムスイッチ回１？Ｐｒ ＣＳ Ｗに供給するた
めの選択信号Ｃ３Ｉ〜Ｃ８８を形成する。
子Ａ９〜Ａｎからのアドレス信号を受＆Ｊることによっ
て、Ｙデコーダ回路Ｙ−ＤＣＲに供給するための内部相
補アドレス信号上９〜ａｎを形成する。内部相補アドレ
ス信号−Ｌ９〜ａｎを受けるＹデコータ回路Ｙ−ＤＣＲ
は、カラムスイッチ回１？Ｐｒ ＣＳ Ｗに供給するた
めの選択信号Ｃ３Ｉ〜Ｃ８８を形成する。
カラムスイッチ回路Ｃ８Ｗは、Ｙデコーダ回路Ｙ−ＤＣ
Ｒから供給された選択信号Ｃ３Ｉ〜ｃｓ３に対応したデ
ィジット線をコモンディジット線に結合させる。特に制
＋（Ｐされないが、この実施例では、ディジット線の本
数は３２本とされ、この３２本のディジット線に対して
４本のコモンディシソＩ・線ＣＤＩ〜ＣＤ４が設けられ
ている。したがって、Ｙデコーダ回路Ｙ−ＤＣＲから出
力される１つの選択信号に対して、同時に４本のディジ
ット線がそれぞれ対応するコモンディジット線ＣＤ１〜
ＣＤ４に結合される。
Ｒから供給された選択信号Ｃ３Ｉ〜ｃｓ３に対応したデ
ィジット線をコモンディジット線に結合させる。特に制
＋（Ｐされないが、この実施例では、ディジット線の本
数は３２本とされ、この３２本のディジット線に対して
４本のコモンディシソＩ・線ＣＤＩ〜ＣＤ４が設けられ
ている。したがって、Ｙデコーダ回路Ｙ−ＤＣＲから出
力される１つの選択信号に対して、同時に４本のディジ
ット線がそれぞれ対応するコモンディジット線ＣＤ１〜
ＣＤ４に結合される。
このコモンディジット線ＣＤＩ〜ＣＤ↓は、それぞれ対
応する読み出し／書込み回路Ｒ／Ｗｌ〜Ｒ／Ｗ４に結合
されている。
応する読み出し／書込み回路Ｒ／Ｗｌ〜Ｒ／Ｗ４に結合
されている。
そして、入出カバソファＢ１〜Ｂ４を介して入出力端子
Ｐ１〜Ｐ４に接続される。
Ｐ１〜Ｐ４に接続される。
制御信号ｗｅがハイレベルなら、読み出し／書込め回路
Ｒ／Ｗｌ〜Ｒ／Ｗ４は、書込み動作状態にされ、入出力
パンツ１Ｂ１〜Ｂ４を通して入力されたデータ信号と対
応する書込み信号がコモンディジット線ＣＤＩ〜ＣＤ４
に伝えられる。
Ｒ／Ｗｌ〜Ｒ／Ｗ４は、書込み動作状態にされ、入出力
パンツ１Ｂ１〜Ｂ４を通して入力されたデータ信号と対
応する書込み信号がコモンディジット線ＣＤＩ〜ＣＤ４
に伝えられる。
制御信号ｗｅがロウレベルなら、読み出し／書込み回路
Ｒ／Ｗｌ〜Ｒ／Ｗ４は、読み出し動作状態にされ、コモ
ンディジット線に読み出された信号を増幅して入出力ハ
ノファＢ１〜Ｂ４に伝え外部端子Ｐ１〜Ｐ４に送出する
。
Ｒ／Ｗｌ〜Ｒ／Ｗ４は、読み出し動作状態にされ、コモ
ンディジット線に読み出された信号を増幅して入出力ハ
ノファＢ１〜Ｂ４に伝え外部端子Ｐ１〜Ｐ４に送出する
。
この実施例では、読み出し動作の高速化のために、上記
各ディジット線Ｄ１〜Ｄｎと回路の接地電位との間にＭ
Ｏ３ＦＥＴＱＩ〜Ｑｎが設けられ、そのゲートには共通
にバイアス電圧ＶＢが印加される。これらのＭＯ３ＦＥ
ＴＱＩ〜Ｑｎの各抵抗値は、センスアンプの読み出し動
作に影響を与えないような、例えは４００にΩ程度と高
くするものである。
各ディジット線Ｄ１〜Ｄｎと回路の接地電位との間にＭ
Ｏ３ＦＥＴＱＩ〜Ｑｎが設けられ、そのゲートには共通
にバイアス電圧ＶＢが印加される。これらのＭＯ３ＦＥ
ＴＱＩ〜Ｑｎの各抵抗値は、センスアンプの読み出し動
作に影響を与えないような、例えは４００にΩ程度と高
くするものである。
この実施例では、上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １〜
Ｑ ｎにより、各ディジット線に約２μΔ程度の電流を
流すものである。この理由を次に説明する。
Ｑ ｎにより、各ディジット線に約２μΔ程度の電流を
流すものである。この理由を次に説明する。
例えば、同一のワード線Ｗ１を選択して、ディジット線
Ｄ１からＤｎのように順に変化させながら読み出し動作
を行う場合において、ＦＡＭＯＳトランジスタＦ１〜Ｆ
１”がすべてオフ状態のとき、各ディジット線Ｄ１〜Ｄ
ｎはハイレベルになっている。
Ｄ１からＤｎのように順に変化させながら読み出し動作
を行う場合において、ＦＡＭＯＳトランジスタＦ１〜Ｆ
１”がすべてオフ状態のとき、各ディジット線Ｄ１〜Ｄ
ｎはハイレベルになっている。
このように多（のディジット線がハイレベルを保持して
いる状態で、他のワード線、例えばワード線Ｗ１を選択
状態にして、オン状態のＦ Ａ Ｍ ＯＳトランジスタ
Ｆ２をディジット線Ｄ１の選択により読み出す場合、こ
のワード線Ｗ２に結合された他のＦへＭＯ３）ランジス
タもオフ状態のときには、他のディジット線の上記ハイ
レベルをディスチャージする電流がスイッチＭＯ３ＦＥ
ＴＳＩを通して流れるため、前述のように共通ソース線
のレベルが上昇して、ＦＡＭＯ３）ランジスタＦ１の読
み出し動作を遅くする。
いる状態で、他のワード線、例えばワード線Ｗ１を選択
状態にして、オン状態のＦ Ａ Ｍ ＯＳトランジスタ
Ｆ２をディジット線Ｄ１の選択により読み出す場合、こ
のワード線Ｗ２に結合された他のＦへＭＯ３）ランジス
タもオフ状態のときには、他のディジット線の上記ハイ
レベルをディスチャージする電流がスイッチＭＯ３ＦＥ
ＴＳＩを通して流れるため、前述のように共通ソース線
のレベルが上昇して、ＦＡＭＯ３）ランジスタＦ１の読
み出し動作を遅くする。
この実施例では、各ディー２ノド線に対し２て上述のよ
うな電流を流すものである。したがって、上記のように
オフ状態のＦＡＭＯ３Ｉ−ランジスタの読み出し動作で
のハイレベルが保持され続けることがないので、上記読
み出しＵＪ作が遅くなってしまうごとを防止することが
できる。そして、そのその変動幅も小さくなり、読み出
しサイクルにおいて時間マージンも小さく設定すること
ができるため、この点からも高速読み出しを図ることが
できる。
うな電流を流すものである。したがって、上記のように
オフ状態のＦＡＭＯ３Ｉ−ランジスタの読み出し動作で
のハイレベルが保持され続けることがないので、上記読
み出しＵＪ作が遅くなってしまうごとを防止することが
できる。そして、そのその変動幅も小さくなり、読み出
しサイクルにおいて時間マージンも小さく設定すること
ができるため、この点からも高速読み出しを図ることが
できる。
この発明は、前記実施例に限定されない。
上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １〜Ｑ ｎは、他の抵
抗手段、例えばポリシリコン抵抗素子を利用するもので
あってもよい。また、上記ＦＡＭＯ３Ｉ−ランジスタの
共通ソース線に設ける抵抗手段は、ディプレッション型
ＭＯＳ Ｆ ＥＴを用いるもの等地の抵抗手段を用いる
ものであってもよい。
抗手段、例えばポリシリコン抵抗素子を利用するもので
あってもよい。また、上記ＦＡＭＯ３Ｉ−ランジスタの
共通ソース線に設ける抵抗手段は、ディプレッション型
ＭＯＳ Ｆ ＥＴを用いるもの等地の抵抗手段を用いる
ものであってもよい。
また、メモリアレイの周辺に設けられる周辺回路の構成
は、種々の実施形態を採ることができるものである。
は、種々の実施形態を採ることができるものである。
図面は、この発明の一実施例を示すブロック図である。
ＭＡＲＹ・・メモリアレイ、ＡＤＢＩ、ＡＤＢ２・・ア
ドレスバッファ、Ｘ−ＤＣＲ・・Ｘデコーダ回路、Ｙ−
ＤＣＲ・・Ｙデコーダ回路、ｃｓＷ・・カラムスイッチ
回路、Ｒ／ ＶＪ １〜Ｒ／Ｗ４・・読み出し／書込み
回路、Ｂ１〜Ｂ４・・入出カバソファ、Ｃ０ＮＴ・・制
御回路
ドレスバッファ、Ｘ−ＤＣＲ・・Ｘデコーダ回路、Ｙ−
ＤＣＲ・・Ｙデコーダ回路、ｃｓＷ・・カラムスイッチ
回路、Ｒ／ ＶＪ １〜Ｒ／Ｗ４・・読み出し／書込み
回路、Ｂ１〜Ｂ４・・入出カバソファ、Ｃ０ＮＴ・・制
御回路
Claims (1)
- 【特許請求の範囲】 １、ＦＡＭＯ３を記憶素子とするメモリセルがマトリッ
クス伏に配置され、同一の行に配置されたＦＡＭＯ３の
コントロールゲートが共通に接続される複数のワード線
と、同一の列に配置されたＦＡＭＯ３のドレインが共通
に接続される複数のディジット線と、上記ＦＡＭＯ３の
ソースが共通に接続される共通ソース線と、上記各共通
ソース線と回路の接地電位端子との間に設けられた第１
の抵抗手段と、上記各ディジット線に設けられ、読み出
し動作に影響を与えない程度の高い抵抗値に設定された
第２の抵抗手段とからなるメモリアレイを含むことを特
徴とするＥＰＲＯＭ装置。 ２、上記共通ソース線は、同一の行毎のＦＡＭＯ８のソ
ース領域を構成する半導体領域により構成され、上記第
１の抵抗手段は、対応するワード線の電圧を受けるＭＯ
Ｓ Ｆ ＥＴで構成されるものであることを特徴とする
特許請求の範囲第１項記載のＥＰＲＯＭ装置。 ３、上記第２の抵抗手段は、所定のバイアス電圧が印加
されたＭＯＳＦＥＴで構成されるものであることを特徴
とする特許請求の範囲第１又は第２項記載のＥＰＲＯＭ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226168A JPS59117787A (ja) | 1982-12-24 | 1982-12-24 | Ｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226168A JPS59117787A (ja) | 1982-12-24 | 1982-12-24 | Ｅｐｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117787A true JPS59117787A (ja) | 1984-07-07 |
Family
ID=16840933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226168A Pending JPS59117787A (ja) | 1982-12-24 | 1982-12-24 | Ｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117787A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001668A (en) * | 1988-03-09 | 1991-03-19 | Kabushiki Kaisha Toshiba | Nonvolatile memory circuit device with low power consumption and wide operating voltage range |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5142452A (ja) * | 1974-10-08 | 1976-04-10 | Torio Kk | Putsushupuruzofukukairo |
| JPS56134387A (en) * | 1979-11-01 | 1981-10-21 | Texas Instruments Inc | Semiconductor memory |
-
1982
- 1982-12-24 JP JP57226168A patent/JPS59117787A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5142452A (ja) * | 1974-10-08 | 1976-04-10 | Torio Kk | Putsushupuruzofukukairo |
| JPS56134387A (en) * | 1979-11-01 | 1981-10-21 | Texas Instruments Inc | Semiconductor memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001668A (en) * | 1988-03-09 | 1991-03-19 | Kabushiki Kaisha Toshiba | Nonvolatile memory circuit device with low power consumption and wide operating voltage range |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5365484A (en) | Independent array grounds for flash EEPROM array with paged erase architechture | |
| US5748527A (en) | Nonvolatile memory having transistor redundancy | |
| US4924439A (en) | Semiconductor integrated circuit | |
| KR100244424B1 (ko) | 집적 회로용 스위칭 회로 | |
| US4485460A (en) | ROM coupling reduction circuitry | |
| US4882507A (en) | Output circuit of semiconductor integrated circuit device | |
| US20020105831A1 (en) | Sense amplifier circuit for a flash memory device | |
| US4710900A (en) | Non-volatile semiconductor memory device having an improved write circuit | |
| EP0055594B1 (en) | Electrically programmable non-volatile semiconductor memory device | |
| US5450360A (en) | Flash EEPROM having memory cell arrays supplied respectively with erasing voltage via transfer gates different in current capability from each other | |
| US20040109361A1 (en) | Source-biased memory cell array | |
| RU2213380C2 (ru) | Полупроводниковое запоминающее устройство с энергонезависимыми ячейками памяти на двух транзисторах | |
| US6097636A (en) | Word line and source line driver circuitries | |
| KR920015379A (ko) | Eeprom 및 eeprom 독출 방법 | |
| KR900004327B1 (ko) | 센스증폭기와 프로그래밍회로 각각에 독립으로 칼럼 트랜지스터 게이트 트랜스터 그룹을 갖게한 반도체 기억장치 | |
| US4924438A (en) | Non-volatile semiconductor memory including a high voltage switching circuit | |
| KR910009408B1 (ko) | 반도체기억장치 | |
| US4435789A (en) | Circuit for a read-only memory organized in rows and columns to prevent bit line potentials from dropping | |
| US5513137A (en) | Flash memory having transistor redundancy | |
| US5978263A (en) | Negative voltage switch architecture for a nonvolatile memory | |
| JPS59117787A (ja) | Ｅｐｒｏｍ装置 | |
| KR0126908B1 (ko) | 스태틱형 반도체 메모리 디바이스 | |
| JPH05120881A (ja) | 半導体記憶装置 | |
| JPS60211699A (ja) | 半導体集積回路装置 | |
| JPH05174592A (ja) | 不揮発性メモリー |