KR100244424B1 - 집적 회로용 스위칭 회로 - Google Patents

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KR100244424B1
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윌리엄 비. 켐플러
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Abstract

제1 전원(Vpp)을 파워 버스(24)에 선택적으로 접속하기 위한 스위칭 회로가 제1 전원에 접속하기 위한 제1 입력 터미널(33)과 상기 제1 입력 터미널을 제1 노드(a)에 접속하기 위한 수단(34)를 포함한다. 제1 트랜지스터(36)은 상기 제1 노드에 접속된 제1 소오스/드레인 영역과 파워 버스(24)에 접속된 제2 소오스/드레인 영역을 갖는다. 상기 제1 트랜지스터는 상기 제1 노드를 파워 버스에 접속시키기 위하여 게이트에 인가된 제1 제어 신호에 응답하여 온된다. 바이어스 회로(52, 54, 56)은 상기 제1 트랜지스터가 온일때 기판의 제2 소오스/드레인 영역 사이의 접합의 포워드 바이어싱을 방지하기 위하여 상기 제1 트랜지스터의 기판(b)에 접속된다.

Description

집적 회로용 스위칭 회로
제1도는 본 발명이 사용되는 4 메가비트 EPROM의 블럭도.
제2도는 제1도의 EPROM의 메모리 셀 어레이 및 관련 회로의 블럭도.
제3도는 제2도의 장치에 있어서 로우 디코더의 블럭도.
제4a도는 종래 기술의 스위칭 회로의 개략도.
제4b도는 제4a도의 회로의 기판 단면도.
제5a도는 본 발명에 따른 스위칭 회로의 제1실시예의 개략도.
제5b도는 제5a도의 회로 부분의 기판 단면도.
제6도는 제5a도 회로의 입력 신호 파형도
* 도면의 주요부분에 대한 부호의 설명
24 : 파워 버스 33 : 제1 입력 터미널
36 : 제1 트랜지스터 40 : 기판
42, 44, 46, 58, 60, 62 : n 웰
본 발명은 일반적으로 스위칭 회로에 관한 것이다. 더 특정하게, 본 발명은 전원을 파워 버스에 선택적으로 접속하기 위한 스위칭 회로에 관한 것이다.
집적 회로들은 전형적으로 내부 회로에 전원을 공급하기 위한 파워 버스를 갖고 있다. 종종 상기 내부 회로는 각각 상이한 전력 소비를 갖는 다수의 기능을 실행할 수 있다. 이와 같은 상황에서, 상기 집적 회로에는 상기 파워 버스에 다수의 전원들 중 적절한 하나를 선택적으로 접속하기 위한 스위치가 제공된다.
EPROM(전기적 프로그램 가능한 판독 전용 메모리)이 파워 버스에 선택적으로 접속되는 다수의 전원들을 갖고 있는 집적 회로의 한 예이다. EPROM은 로우(row)와 컬럼(column)으로 배열된 부동 게이크 메모리 셀들의 어레이를 포함한다. 프로그램된 메모리 셀의 부동 게이크는 전자들로 차아지되고, 이 전자들은 선택된 로우 라인 선택 전압이 제어 게이트에 인가될 때 상기 차아지된 부동 게이트 아래의 소오스-드레인 경로를 비도전성으로 만든다. 이 비도전성의 상태는 "0" 비트로 판독된다. 프로그램되지 않은 셀의 부동 게이트는 중성으로 차아지되어 있어서, 상기 프로그램되지 않은 부동 게이트 아래의 소오스-드레인 경로는 상기 동일한 선택된 로우 라인 선택 전압이 제어 게이트에 인가될 때 도전성이 된다. 이 도전성 상태는 "1" 비트로 판독된다.
EPROM 어레이의 각 컬럼 및 로우는 수천개의 셀들을 포함할 수 있다. 한 컬럼에 있는 셀들의 소오스들은 가상 그라운드 라인(소오스-드레인 라인)에 접속된다. 한 컬럼에 있는 셀들의 드레인들은 비트라인(드레인-컬럼 라인)에 접속된다. 한 로우에 있는 각 셀의 제어 게이트들은 워드 라인에 접속된다.
셀 프러그래밍 동안, 선택된 채널 영역에 고전류 상태를 만들어내기 위해 적절한 프로그래밍 전압들이 선택된 제어 게이트 워드 라인, 선택된 소오스-컬럼 라인, 및 선택된 드레인-컬럼 라인에 인가되어, 채널 옥사이드를 지나 상기 부동 게이트에까지 채널-핫 전자 및/또는 애벌랜치-브레이크다운 전자들을 주입한다.
셀 판독 동안, 적절한 판독 전압이 선택된 제어 게이트 워드 라인, 선택된 소오스-컬럼 라인, 및 선택된 드레인-컬럼 라인에 인가되어서, 상기 셀의 도전성 또는 비도전성 상태가 검출된다.
적절한 프로그래밍 및 판독 전압은 파워 버스에 의헤 선택된 워드 라인에 공급된다. 상기 파워 버스는 전원 스위치에 의해 선택적으로 프로그래밍 동안 제1의 고전압 파워 소스에 접속되고, 판독 동안 제2의 저전압 파워 소스애 접속된다. 종래의 전원 스위치로는 집적 회로의 표면에 형성된 필드 효과 트랜지스터들을 사용하였다.
종래의 필드 효과 트랜지스터 전원 스위치의 제조 중 만들어진 기생 바이폴라 트랜지스터는 파워 버스가 고용량성 부하에 접속될 때 도전성이 될 수 있다는 것이 발견되었다. 이와 같은 상황에서, 상기 기생 바이폴라 트랜지스터는 전류가 파워 버스에서 기판으로 향하게 하거나, 래치업(latchup)이란 상태를 만들 수 있다.
일반적으로, 본 발명의 한 형태에서, 제1 전원을 파워 버스에 선택적으로 접속하기 위한 스위칭 회로는 상기 제1 전원에 접속하기 위한 제1 입력 터미널 및 상기 제1 입력 터미널을 제1 노드에 접속하기 위한 수단을 포함한다. 제1 트랜지스터는 상기 제1 노드에 접속된 제1 소오스/드레인 영역 및 상기 파워 버스에 접속된 제2 소오스/드레인 영역을 갖는다. 상기 제1 트랜지스터는 상기 제1 노드를 상기 파워 버스에 접속하기 위해 게이트에 인가된 제1 제어 신호에 응답하여 온된다. 상기 제1 트랜지스터가 온일 때 기판과 제2 소오스/드레인 영역간의 접합부의 포워드 바이어싱을 방지하기 위하여, 바이어스 회로가 상기 제1 트랜지스터의 기판에 접속된다.
본 발명의 장점은 상기 파워 버스가 고용량성 부하에 접속될 때 상기 기생 바이폴라 트랜지스터가 턴 온되는 것을 방지한다는 것이다.
상이한 도면들에 있어서 대응하는 부호들 및 기호들은 별도의 표시가 없으면 동일한 부분들을 나타낸다.
제1도를 참조하면, 4 메가비트 EPROM에 대한 집적 회로 레이아웃의 한 예가 도시되어 있다. 이 레이아웃은 치수 비율이 실제 제조물의 것과는 다르지만 불량 셀들을 갖고 있는 로우 및 컬럼들을 대체하기 위해 사용되는 여분의 로우 및 컬럼들을 갖는 16개의 512×512 메모리 서브-어레이를 도시하고 있다. 로우 디코더, 컬럼 디코더, 가상 그라온드 디코더, 워드 라인 구동기, 및 컬럼/세그먼트 패스 게이트를 포함하는 주변 회로는 프리-디코더와 프로그램 패스를 통과하는 어드레스 입력에 응답하여 판독 및 프로그래밍 전압을 셀들의 로우와 컬럼들에 접속하도록 기능한다. 판독 동작 동안, 메모리 어레이로부터의 데이타는 감지 앰프를 통해 출력으로 향한다.
제2도를 참조하면, 제1도에 도시된 것과 같은 메모리 칩의 한 부분인 메모리 셀들의 예시적인 어레이가 도시되어 있다. 각 셀(10)은 소오스(11), 드레인(12), 부동 게이트(13), 및 제어 게이트(14)를 갖는 부동 게이트 트랜지스터이다. 셀(10)의 로우에 있는 각 제어 게이트(14)는 워드 라인(15)에 접속되어 있고, 각 워드 라인(15)는 로우 디코더 회로(16)에 접속되어 있다. 셀(10)의 컬럼에 있는 각 소오스(11)은 소오스-컬럼 라인(17, 이는 가상 그라운드 라인일 수도 있음)에 접속되어 있고, 이 소오스-컬럼 라인(17) 각각은 컬럼 디코더 회로(18)에 접속되어 있다. 셀(10)의 한 컬럼에 있는 각 드레인(12)는 드레인-컬럼 라인(19)에 접속되어 있고, 이 드레인-컬럼 라인(19) 각각은 상기 컬럼 디코더 회로(18)가 접속되어 있다.
기입 또는 프로그램 모드에서 로우 디코더 회로(16)은 워드 라인 어드레스신호(20r)과 판독/기입 제어 회로(8)로부터의 신호에 응답하여 선택된 메모리 셀(10)의 제어 게이트(14)를 포함하는 선택된 워드 라인(15) 상에 제1의 사전 선정된 프로그래밍 전압 Vpp(약 +12.5V)를 인가한다. 선택해제된 워드 라인(15)는 기준 전위 Vss에 접속된다. 컬럼 디코더 회로(18)은 비트라인 어드레스 신호(20d) 및 판독/기입 제어 회로(8)로부터의 신호에 응답하여 제2프로그램 전압 Vrw(임피던스에 의해 약 +5V +10V로 감소될 수 있음)를 선택된 소오스-컬럼 라인(17)과 이에 의해 상기 선택된 셀(10)의 소오스 영역(11)에 인가한다. 컬럼 디코더 회로(18)은 또한 선택된 드레인-컬럼 라인(19)를 기준 전위 Vss에 접속한다. 선택해제된 소오스-컬럼 라인(17)과 선택해제된 드레인-컬럼 라인(19)는 부동 상태이다. 이들 프로그래밍 전압들은 상기 선정된 메모리 셀(10)의 채널에 고전류[드레인(12)에서 소오스(11)로] 상태를 만들어서, 그 결과 채널 산화물을 통해 상기 선택된 셀(10)의 부동 게이트(13)에 주입된 채널-핫 전자와 애벌랜치-브레이크타운 전자들의 드레인-채널 접합부 근처에서 발생하게 된다. 프로그래밍 시간은 상기 채널 영역에 대해 약 -2V -6V의 음의 프로그램 차아지로 상기 부동 게이트(13)을 프로그램할 만큼 충분히 길게 선택된다. 상기 주입된 전자들 및 음의 프로그램 차아지는 다시 상기 선택된 셀(10)의 부동 게이트(13) 아래의 소오스-드레인 경로를 비도전성으로 만드는데, 이 상태는 "0"비트로 판독한다. 선택해제된 셀(10)은 도전 상태로 유지되는 부동게이트(13) 아래에 소오스-드레인 경로를 갖는데, 그 셀들(10)은 "1" 비트들로 판독된다.
셀들의 소거는 예를 들면 자외선 방사로 달성될 수 있다.
판독 모드에서, 로우 디코더 회로(16)은 워드 라인 어드레스 신호(20r)과 판독/기입 제어 회로(8)로부터의 신호들에 응답하여 상기 선택된 워드 라인(15)와 이에 따라 상기 선택된 제어 게이트(14)에 선정된 양의 전압 Vcc(약 +3V +5V)를 인가하고, 선택해제된 워드 라인(15)에 저전압(접지 또는 Vss)를 인가한다. 컬럼 디코더 회로(18)는 컬럼 어드레스 신호(20d)와 판독/기입 제어 회로(8)로부터의 신호들에 응답하여 상기 선택된 드레인-컬럼 라인(19)에 양의 전압 Vsen (약 +1V +1.5V)을 인가한다. 선택해제된 드레인-컬럼 라인(19)는 부동 상태이다. 컬럼 디코더 회로(18)은 또한 판독되고 있는 셀(10)에 접속되어 있는 동일 드레인-컬럼 라인을 공유하고 있는 소오스-컬럼 라인(17)을 제외한 모든 소오스-컬럼 라인들(17)을 그라운드 또는 기준 전위 Vss에 접속한다. 상기 소오스-컬럼 라인(17)은 상기 선택된 드레인-컬럼 라인(19)와 동일한 전압 레벨로 구동된다.
공지된 것처럼, 메모리 셀(10)의 소오스(11) 영역들과 드레인(12) 영역들은 다양한 동작 모드에 대해 상호 교환될 수 있다. 상기 판독 경우에 있어서의 소오스(11) 및 드레인(12) 영역들에 인가된 전압들은 교환가능하다. 따라서 여기에서 사용된 "소오스" 및 "드레인"이란 말은 각 동작 모드에 대해 교환가능하다.
제3도는 제2도의 회로(16)을 상세하게 도시하고 있다. 회로(16)은 판독/기입제어 회로(21)로부터 수신된 제어 신호 PE_Vpp, PE_Vcc, 및 PEVpp에 응답하여 외부 Vpp 전원 또는 외부 Vcc 전원을 파워 버스(24)에 선택적으로 접속시키는 Vpp/Vcc 전원 스위치(22)를 포함한다. 파워 버스(24)는 각 구동기 회로(28)의 p 채널 트랜지스터(29)에 접속된다. 기준 버스(26)은 기준 전원 Vss를 각 구동기 회로(28)의 n 채널 트랜지스터(30)에 접속시킨다. 각 구동기 회로(28)은 관련 워드 라인(15)를 라인(34) 상의 제어 신호에 응답하여 파워 버스(24) 또는 기준 버스(26)에 접속시킨다.
디코더(32)는 선택된 워드 라인(15)를 식별하는 어드레스 신호(20r)을 디코딩하여 상기 선택된 워드 라인(15)에 관련된 라인(34)상에 논리적 "0" 레벨 제어 신호를 제공한다. 상기 선택된 워드 라인(15)를 파워 버스(24)에 접속하기 위해 논리적 "0" 레벨 제어 신호를 수신하는 구동기 회로(28)에서 p 채널 트랜지스터(29)는 온되고 n 채널 트랜지스터(30)은 오프된다. 디코더(32)는 선택해제된 워드 라인(15)에 접속된 라인들(34) 상에 논리 "1" 레벨 제어 신호를 제공한다. 선택해재된 워드 라인(15)를 기준 버스(26)에 접속하기 위해 논리적 "1" 레벨 제어 신호를 수신하는 구동기 회로(28)에서 p채널 트랜지스터(29)는 오프되고 n 채널 트랜지스터(30)은 온된다.
제4a도는 Vpp에 접속된 입력 터미널(33)과 파워 버스(25) 사이에 직렬로 접속된 소오스-드레인 경로를 갖는 한 쌍의 p 채널 MOS 전계 효과 트랜지스터(34 및 36)과 Vcc 및 파워 버스(24) 사이에 접속된 소오스-드레인 경로를 갖는 p 채널 MOS 전계 효과 트랜지스터(38)을 포함하는 공지된 Vpp/Vcc 전원 스위치(22)를 도시하고 있다. 트랜지스터(34)는 소오스 s, Vpp에 함께 접속되어 있는 기판 또는 벌크(bulk) b 및 노드 A에 접속되어 있는 드레인 d를 갖고 있다. 트랜지스터(34)의 게이트 g는 상기 EPROM이 프로그램 모드에 있을 때 0 값을 갖고 상기 프로그래밍 모드를 제외한 전 모드에서 Vpp와 같은 값을 갖는 제어 신호 PE_Vpp를 수신한다. 제6도에 도시된 것처럼, 비프로그래밍 모드에서 Vpp는 약 3V 5V 또는 약 12.5V의 값을 갖는다.
트랜지스터(36)은 노드 A에 접속되어 있는 드레인 d, 소오스 s, 및 파워 버스(24)에 함께 접속되어 있는 기판 또는 벌크 b를 갖고 있다, 트랜지스터(36)의 게이트 G는 프로그램 모드에서 0V의 값을 갖고 상기 프로그래밍 모드를 제외한 전 모드에서 약 3V 5V를 갖는 제어 신호 PE_Vcc를 수신한다.
트랜지스터(38)은 Vcc와 소오스 s에 접속되어 있는 입력 터미널(37)에 접속된 드레인 d 및 파워 버스(24)에 함께 접속된 기판 또는 벌크 b를 갖는다. 트랜지스터(38)의 게이트 g는 프로그램 모드에서 약 12.5V의 값을 갖고 상기 프로그래밍 모드를 제외한 전 모드에서 0V를 갖는 제어 신호 PEVpp를 수신한다.
프로그램 모드에서, 트랜지스터(34 및 36)은 전원 Vpp를 파워 버스(24)에 접속시키기 위하여 온되고, 트랜지스터(38)은 전워 Vcc를 파워 버스(24)로부터 절단하기 위하여 오프된다. 상기 프로그래밍 모드를 제외한 전 모드에서, 트랜지스터(38)은 전원 Vcc를 파워 버스(24)에 접속시키기 위하여 온되고, 트랜지스터(34 및 36)은 전원 Vpp를 파워 버스(24)로부터 절단하기 위하여 오프된다.
제4b도는 그 위에 제4a도의 회로가 제조되는 기판(40)의 단면도이다. n 웰 또는 탱크(42, 44 및 46)은 p형 도전성의 기판(40)의 표면에 형성된다. n 웰(42, 44 및 46)은 각각 트랜지스터 (34, 36 및 38)의 기판 또는 벌크 b이다. 트랜지스터(34, 36 및 38)의 소오스 s 와 드레인 d는 각각 n 웰(42, 44 및 46)에 형성된다. n 확산 영역(50)을 n 웰 기판(42)를 Vpp에 및 n 웰 기판(44 및 46)을 파워 버스(24)에 접속시키기 위하여 n 웰(42, 44 및 46) 내에 형성된다. 게이트 절연체(51)은 기판(40)의 표면에 형성되고, 트랜지스터(34, 36 및 38)의 게이트들 g는 게이트 절연체(51) 위에 형성된다.
트랜지스터(36)의 제조는 수직의 기생 PNP 트랜지스터(48)의 형성을 가져온다. 트랜지스터(48)은 n 웰(44)에 의해 형성된 베이스, 트랜지스터(36)의 드레인에 의해 형성된 에미터, 및 기판(40)에 의해 형성된 컬렉터를 갖는다. 트랜지스터(48)의 존재는 프로그램 모드가 처음 시작될 때 문제를 일으킨다. 이것은 접속되어 있는 파워 버스(24)와 워드 라인(15)가 상대적으로 짧은 시간에 Vpp로 끌어 올려져야하는 긴 경로를 형성한다는 사실에 의한 것이다. 따라서, 파워 버스(24)는 노드 A와 파워 버스(24) 사이의 심각한 전압 강하를 야기하는 고용량성 부하를 갖는디. 만약 이 전압 강하가 트랜지스터(48)의 VBE를 초과하면, 트랜지스터(48)은 파워 버스(24)를 Vss로 차아지하기 위해 필요한 전류를 도통시키기 위해 턴 온할 것이다.
파워 버스(24)의 차아징 대신 트랜지스터(34)로부터 기판(40)으로의 분로 전류이외에, 만약 NMOS 장치가 PMOS 트랜지스터(36)에 인접하여 형성되면 트랜지스터(48)은 또 래치업 문제를 제기할 수 있다. 이와 같은 상황에서 수직의 기생 PNP 트랜지스터(48)은 전통적인 npnp SCR 회로를 만들기 위해 NMOS 장치의 제조에 의해 만들어진 측방량의 NPN 트랜지스터에 접속되려고 할 것이다. 트랜지스터(48)이 도통일 때, 상기 측방향 기생 NPN 트랜지스터의 베이스에 인가된 기판 전압은 상승되고, 만약 그것이 상기 NPN 트랜지스터의 VBE를 초과하면 이 NPN 트랜지스터는 턴온하여 래치업이 발생할 것이다. 트랜지스터(48)은 또한 독립적인 SCR 들의 래치업도 트리거할 수 있다. 래치업의 가능성을 감소시키기 위한 종래의 기술들은 상기 NPN 트랜지스터의 베이스 저항을 감소시키기 위해 에피택셜층에 상기 회로를 형성하는 것을 포함한다.
제5a도는 본 발명의 양호한 실시예에 따른 Vpp/Vcc 스위치(22')을 도시하고 있다. 스위치(22')은 트랜지스터(36)의 기판 또는 벌크 접속만 제외하고 제4a도에서와 같은 접속들을 갖는 트랜지스터(34, 36 및 38)을 포함한다. Vpp/Vcc 스위치(22')에서, 트랜지스터(36)의 기판 또는 벌크는 p 채널 MOS 전계 효과 트랜지스터(52, 54 및 56)을 포함하는 스위칭된 바이어스 회로에 접속된다. 트랜지스터(52, 54 및 56)는 Vpp와 파워 버스(24) 사이에 직렬로 접속된 소오스-드레인 경로를 갖는다.
트랜지스터(52)는 함께 Vpp에 접속된 소오스 s와 기관 또는 벌크 및 트랜지스터(54)의 드레인 d에 접속된 드레인 d를 갖는다. 트랜지스터(52)의 게이트 g는 제어 신호 PE_Vpp를 수신한다, 트랜지스터(54)의 기판 또는 벌크 b와 소오스 s는 트랜지스터(56)의 소오스 s와 트랜지스터(56 및 36)의 기판 b에 공통으로 접속되어 있다. 트랜지스터(54)의 게이트 g는 제어 신호 PE_Vpp를 수신한다. 트랜지스터(56)의 드레인 d는 파워 버스(24)에 접속된다. 트랜지스터(56)의 게이트 g는 제어 신호 PEVpp를 수신한다.
제6도는 상기 EPROM 내부에서 발생하는 제어 신호 PEVpp, PE_Vpp 및 PE_Vcc의 값들, 외부 신호원들로부터 상기 EPROM 에 공급되는 신호 CE_IN, OE_IN 및 Vpp, 및 버스(24) 상의 전압의 값들을 도시하고 있는 타이밍도이다. CE_IN은 칩 가능 보수 신호이다. OE_IN은 출력 가능 보수 신호이다, Vpp는 외부 전압원으로부터 공급되는 전압이다. 상기 EPROM은 시간 t1 - t2 동안 프로그램 모드에 있고 다른 모든 시간동안 비프로그래밍 모드에 있다.
프로그래밍 모드를 제외한 전 모드에서, 트랜지스터(38 및 56)은 온이고, 트랜지스터(34, 36, 52 및 54)는 오프이다. 따라서, 모든 비프로그래밍 모드에서, Vcc는 트랜지스터(38)에 의해 파워 버스(24)에 접속되는 반면, 트랜지스터(36)의 기판 b는 트랜지스터(56)에 의해 파워 버스(24)에 접속된다. 프로그램 모드에서, 트랜지스터(34, 36, 52 및 54)는 온이고, 트랜지스터(38 및 56)은 오프이다. 따라서, 프로그램 모드에서 Vcc는 트랜지스터(34 및 36)에 의해 파워 버스(24)에 접속된다.
Vpp/Vcc 스위치(22')에서, 트랜지스터(36)의 기판 또는 벌크 b는 프로그램모드에서 트랜지스터(52 및 54)에 의해 Vpp로 구동된다. 트랜지스터(36)의 기판 b에 의해 결정되는 로우딩이 파워 버스(24)의 로우딩보다 훨씬 작기 때문에, 트랜지스터(52, 54 빛 56)으로 만들어진 스위치는 트랜지스터(34, 36 및 38)가 활성화시킬 수 있는 "온" 기생 바이폴라 트랜지스터를 인식하지 않게 된다. 이는 프로그램 모드가 초기화될 때 노드 A가 트랜지스터(36)의 기판 b 위에서 Vbe 보다 결코 더 크지 않게 하는 것을 확실하게 한다. 이 장치의 장점은 트랜지스터(36)의 드레인 d와 기판 b 사이에 포워드 바이어스된 PN 접합의 가능성이 제거되어 기생 PNP 트랜지스터(48)이 턴온되지 않게 된다는 것이다. 따라서, 트랜지스터(48)은 Vss로 전류를 도통하지 않거나, 기생 측방향 NPN 트랜지스터를 턴온함으로써 래치의 원인이 되지 않을 것이다. 이는 기판(40)이 단결정 출발 물질로부터 형성되고 에피택셜층이 아닐 때 특히 중요하다.
제5b도는 개별적인 n 웰(42, 58, 60 및 62)에 형성된 트랜지스터(36, 52, 54 및 56)을 도시하고 있는, 제5a도의 회로가 제조되어 있는 기판(40)의 일부분의 단면도이다. n 웰(58, 60 및 62)는 각각 트랜지스터(52, 54 및 56)의 기판 또는 벌크 b이다. n 웰 또는 트랜지스터(36)의 기판 b는 트랜지스터(54)의 소오스 s와 기판 b 및 트랜지스터(56)의 소오스 s와 기판 b에 접속된다. 노드 A와 파워 버스(24) 사이의 전압 강하는 n 웰(42)가 파워 버스(24)의 차아징으로 생긴 전류 경로로부터 분리되어 트랜지스터(52 및 54)에 의해 Vpp로 독립적으로 구동되기 때문에 트랜지스터(48)을 턴온시키는 원인이 되지 않는다.
이상 양호한 실시예들이 상세하게 기술되었다. 이해되어야 할 것은 본 발명의 범위가 기술된 것들과의 상이하지만 여전히 특허 청구의 범위 내에 있는 실시예들을 또한 포함한다는 것이다.
예를 들면, 스위칭 회로(22')은 EPROM이 아닌 집적 회로에 사용될 수 있다. 트랜지스터(36, 54 및 56)들 중 2개 또는 그 이상은 단일 n 웰 내에 형성될 수 있다. n 채널 트랜지스터들은 p 채널 트랜지스터들 대신에 사용될 수 있다. 실시는 개별소자들이나 실리콘, 갈륨 또는 다른 전자 재료 군으로 제조된 완전한 집적 회로로 수행된다.
본 발명이 예시적인 실시예들을 참조하여 설명되었지만, 이 설명들은 제한적인 의미로 해석되는 것은 아니다. 본 발명의 다른 실시예들 뿐만 아니라 상기 예시적인 실시예들의 다양한 변경 및 조합들은 상기 설명을 참조한다면 본 분야의 기술에 숙련된 자들에게는 명백할 것이다. 따라서, 첨부된 특허청구의 범위는 이와 같은 변경들 또는 실시예들을 포함한다.

Claims (12)

  1. 제1 전원을 파워 버스에 선택적으로 접속시키기 위한 스위칭 회로에 있어서,
    상기 제1 전원에 접속하기 위한 제1 입력 터미널; 상기 제1 입력 터미널을 제1 노드에 접속하기 위한 수단; 상기 제1 노드에 접속된 제1 소스/드레인 영역 및 상기 파워 버스에 접속된 제2 소오스/드레인 영역, 게이트 및 기판을 갖고 있으며, 상기 제1 노드를 상기 파워 버스에 접속시키기 위해 상기 게이트에 인가된 제1 제어 신호에 응답하여 온(ON)되는 제1 트랜지스터; 및 상기 제1 트랜지스터가 온일 때 상기 기판과 상기 제2 소오스/드레인 영역사이의 접합의 순방향 바이어싱을 방지하기 위해 상기 제1 트랜지스터의 상기 기판에 접속된 바이어스 회로를 구비하는 것을 특징으로 하는 스위칭 회로.
  2. 제1항에 있어서, 접속을 위한 상기 수단이 제1 및 제2 소오스/드레인 영역, 게이트 및 기판을 갖는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 상기 제1 소오스/드레인 영역과 상기 기판이 상기 제1 입력 터미널에 접속되어 있으며, 상기 제2 트랜지스터의 상기 제2 소오스/드레인 영역이 상기 노드에 접속되어 있고, 상기 제2 트랜지스터의 상기 게이트에 인가된 제어 신호에 응답하여 상기 제2 트랜지스터가 상기 제1 입력 터미널을 상기 제1 노드에 선택적으로 접속시키는 것을 특징으로 하는 스위칭 회로.
  3. 제1항에 있어서, 상기 제1 트랜지스터가 온일 때 상기 바이어스 회로가 상기 기판을 상기 제1 입력 터미널에 접속시키고, 상기 제1 트랜지스터가 오프일때 상기 바이어스 회로가 상기 기판을 상기 파워 버스에 접속시키는 것을 특징으로 하는 스위칭 회로.
  4. 제1항에 있어서, 상기 바이어스 회로가 상기 제1 입력 터미널과 파워 버스 사이에 직렬로 접속된 소오스-드레인 경로들을 갖는 제2, 제3 및 제4 트랜지스터들을 포함하고, 상기 기판이 상기 제3 및 제4 트랜지스터들의 소오스-드레인 경로들 사이의 노드에 접속된 것을 특징으로 하는 스위칭 회로.
  5. 제4항에 있어서, 상기 제2 트랜지스터가 제1 소오스/드레인 영역과 상기 제1 압력 터미널에 접속된 기판을 갖는 것을 특징으로 하는 스위칭 회로.
  6. 제4항에 있어서, 상기 제3 및 제4 트랜지스터들이 상기 제1 트랜지스터의 기판에 접속된 기판을 갖는 것을 특징으로 하는 스위칭 회로.
  7. 제4항에 있어서, 제2 전원에 접속하기 위한 제2 입력 터미널 및 상기 제2 입력 터미널과 파워 버스 사이에 접속된 소오스/드레인 경로를 갖는 제6 트랜지스터를 더 구비하는 것을 특징으로 하는 스위칭 회로.
  8. 제7항에 있어서, 상기 제6 트랜지스터가 파워 버스에 접속돤 기판을 갖는 것을 특징으로 하는 스위칭 회로.
  9. 제8항에 있어서, 제1 동작 모드에서 상기 제1, 제2 및 제3 트랜지스터들이 온이고, 상기 제4 및 제5 트랜지스터들이 오프인 갓을 특징으로 하는 스위칭 회로.
  10. 전기적으로 프로그램이 가능한 판독 전용 메모리에서, 프로그래밍 전압원과 판독 전압원 중 하나를 파워 버스에 선택적으로 접속시키기 위한 스위칭 회로에 있어서, 프로그래밍 전압원에 접속하기 위한 제1 입력 터미널; 판독 전압원에 접속하기 위한 제2 입력 터미널; 상기 제1 입력 터미널과 파워 버스 사이에 직렬로 접속된 소오스-드레인 경로들을 갖고 있는 제1 및 제2 트랜지스터를 구비하되, 상기 제1 트랜지스터는 상기 제1입력 터미널에 접속된 기판을 갖고 있고; 상기 제1 입력 터미널과 파워 버스 사이에 직렬로 접속된 소오스-드레인 경로들을 갖고 있는, 제3, 제4 및 제5 트랜지스터를 구비하되, 상기 제3 트랜지스터는 상기 제1 입력 터미널에 접속된 기판을 가지고 있으며, 상기 제2, 제4 및 제5 트랜지스터들은 상기 제4 트랜지스터의 소오스-드레인 경로와 상기 제5 트랜지스터의 소오스-드레인 경로 사이의 노드에 접속된 기판을 가지고 있고 ; 및 상기 제2 입력 터미널과 파워 버스 사이에 접속된 소오스-드레인 경로, 및 파워 버스에 접속된 기판을 갖는 제6 트랜지스터를 구비하며, 상기 제1, 제2, 제3, 제4, 제5 및 제6 트랜지스터들이 프로그램 모드에서 프로그래밍 제어 신호들을 수신하고, 비프로그래밍 모드에서 비프로그래밍 제어 신호들을 수신하기 위한 게이트들을 갖고 있으며, 상기 제1 입력 터미널을 파워 버스와 상기 제2 트랜지스터의 상기 기판에 접속하기 위해 상기 프로그래밍 제어 신호들에 응답하여 상기 제1, 제2, 제3 및 제4 트랜지스터들이 온되고, 상기 제5 및 제6 트랜지스터들이 오프되며, 상기 제2 입력 터미널과 상기 제2 트랜지스터의 상기 기판을 파워 버스에 접속하기 위해 상기 비프로그래밍 제어 신호들에 응답하여 상기 제1, 제2, 제3 및 제4 트랜지스터들은 오프되고 상기 제5 및 제 6 트랜지스터들은 온되는 것을 특징으로 하는 스위칭 회로.
  11. 제10항에 있어서, 상기 제1, 제2, 제3, 제4, 제5 및 제6 트랜지스터들은 p 전계 필드 효과 트랜지스터들인 것을 특징으로 하는 스위칭 회로.
  12. 제11항에 있어서, 상기 제1 및 제4 트랜지스터들은 상기 제1 입력 터미널에 접속된 소오스들을 가지고 있으며, 상기 제2 및 제5 트랜지스터들은 파워 버스에 접속된 드레인들을 갖는 것을 특징으로 하는 스위칭 회로.
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