JPH0562486A - 集積回路用スイツチ - Google Patents

集積回路用スイツチ

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JPH0562486A
JPH0562486A JP2683092A JP2683092A JPH0562486A JP H0562486 A JPH0562486 A JP H0562486A JP 2683092 A JP2683092 A JP 2683092A JP 2683092 A JP2683092 A JP 2683092A JP H0562486 A JPH0562486 A JP H0562486A
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JP
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transistor
source
power bus
substrate
drain
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JP2683092A
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English (en)
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John F Schreck
エフ．スクレツク ジヨン
Phat C Troung
シー．トルオング フアツト
Chirag A Desai
エイ．デサイ チラツグ
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • G—PHYSICS
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    • G11C16/10—Programming or data input circuits
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 集積回路の電源を切り替えるスイッチイング
回路が、生成した寄生トランジスタによって短絡したり
ラッチアップしたりしないようにする。 【構成】 第１電源（Ｖｐｐ）を電力母線（２４）に選
択的に結合するスイッチイング回路は、第１電源に接続
するための第１入力端子（３３）と前記の第１入力端子
を第１ノード（Ａ）に結合するための手段とを含む。第
１トランジスタ（３６）は第１ノードに結合された第１
ソース／ドレン領域と電力母線（２４）に結合された第
２ソース／ドレン領域とを持つ。第１トランジスタは、
そのゲートに入る第１制御信号に応じてオンになり、第
１ノードを電力母線に結合する。バイアス回路（５２，
５４および５６）は第１トランジスタの基板に結合され
て、第１トランジスタがオンのときにその基板と第２ソ
ース／ドレン領域の間の接合部が順方向のバイアスにな
ることを防ぐ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はスイッチング回路に関す
るものである。更に特定して言えば、本発明は電力母線
に電源を選択的に結合するためのスイッチング回路に関
する。
【０００２】
【従来の技術】集積回路は一般に内部回路に電源を供給
する電力母線を持っている。内部回路は複数の機能を行
えることが多く、その機能毎に異なった電源が必要であ
る。そのために集積回路はスイッチを備えていて、複数
の電源の中から適当なものを選んで電力母線に結合する
ようになっている。
【０００３】ＥＰＲＯＭ（消去可能なプログラム可能読
み出し専用記憶素子）は複数の電源を持つ集積回路の一
例で、適当な電源を選択して電力母線に接続する。ＥＰ
ＲＯＭには行と列に配置された浮遊ゲート記憶セルの配
列を含む。
【０００４】プログラムされた記憶セルの浮遊ゲートは
電子で充電され、選択された行の選択された電圧が制御
ゲートにかかったときに、この電子は充電された浮遊ゲ
ートの下のソース／ドレンの通路を非導通にする。非導
通状態は「ゼロ」ビットと読み込まれる。
【０００５】プログラムされていないセルの浮遊ゲート
は充電されず、同じく選択された行の選択された電圧が
制御ゲートにかかったときに、プログラムされていない
浮遊ゲートの下のソース／ドレン通路は導通になる。導
通状態は「１」ビットと読み出される。
【０００６】ＥＰＲＯＭ配列の各列と行は数千のセルを
含んでよい。列にあるセルのソースは仮想接地線（ソー
ス列線）に接続されている。列のセルのドレンはビット
線（ドレン列線）に接続されている。行にある各セルの
制御ゲートは語線に接続されている。
【０００７】セルのプログラミング中は適当なプログラ
ミング電圧が選択された制御ゲートの語線、選択された
ソース列線、および選択されたドレン列線にかかり、選
択されたチャンネル領域で高電流条件を作り、チャンネ
ルの熱い（ｃｈａｎｎｅｌ−ｈｏｔ）電子および／また
はなだれ降伏電子をチャンネル酸化物を経て浮遊ゲート
に注入する。
【０００８】セルの読み出し中には、適当な読み出し電
圧が選択された制御ゲートの語線、選択されたソース列
線、および選択されたドレン列線に印加され、セルの状
態が導通か非導通かが検出される。
【０００９】適当なプログラミングおよび読み出し電圧
は、電力母線によって選択された語線に供給される。電
力母線は電源スイッチによって、プログラミング中は第
１高電圧電源に、読み出し中は第２低電圧電源に選択的
に結合される。従来の電源スイッチは集積回路の表面に
形成された電界効果トランジスタを用いてきた。
【００１０】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタの電源スイッチの作成中に生成される寄生バイポ
ーラトランジスタは、電力母線が高い容量性の負荷に接
続されると導通になり得る。そのような場合には、寄生
バイポーラトランジスタは電力母線に向かうはずの電流
を回路基板に流したり、ラッチアップと呼ばれる状態を
作りだしたりする。
【００１１】
【課題を解決するための手段】一般に本発明の一形態で
は、第１電源を電力母線に選択的に結合するスイッチイ
ング回路は、第１電源に接続するための第１入力端子
と、この第１入力端子を第１ノードに接続するための手
段を含んでいる。第１トランジスタは第１ノードに結合
された第１ソース／ドレン領域と、電力母線に結合され
た第２ソース／ドレン領域を持つ。
【００１２】第１トランジスタはゲートに入る第１制御
信号に応じてオンになり、第１ノードを電力母線に結合
する。第１トランジスタの基板にはバイアス回路が接続
されていて、第１トランジスタがオンになったときに、
その基板と第２ソース／ドレン領域の接合点に順方向バ
イアスができるのを防ぐ。
【００１３】本発明の利点は電力母線が高い容量性の負
荷に結合されたときに、寄生バイポーラトランジスタが
オンになることを防ぐことである。
【００１４】図１に公称４メガビットのＥＰＲＯＭの集
積回路のレイアウトの例を示す。このレイアウトの寸法
的な比率は実際に製作するものとは異なっているが、１
６個の５１２×５１２の記憶のサブ配列で、セルが故障
した場合に行や列を交換するための冗長な行や列を持っ
ている。
【００１５】行デコーダ、列デコーダ、仮想接地デコー
ダ、語線ドライバー、列／セグメントパスゲートなどの
周辺回路は、プリデコーダおよびプログラムパスを通っ
て入るアドレス入力に応じて読み出しおよびプログラミ
ング電圧をセルの行と列に接続する働きをする。
【００１６】データはプログラミング作業中にメモリ配
列の中に書き込まれる。読み出し作業中は、記憶配列か
らのデータはセンス増幅器を通って出力される。
【００１７】図２に記憶セルの配列の例を示す。これは
図１に示すようなメモリチップの一部である。各セル１
０はソース１１、ドレン１２、浮遊ゲート１３および制
御ゲート１４を持つ浮遊ゲートトランジスタである。セ
ル１０の行にある各制御ゲート１４は語線１５に接続さ
れ、各語線１５は行デコーダ回路１６に接続されてい
る。
【００１８】セル１０の列の各ソース１１はソース列線
１７（仮想接地線でもよい）に接続され、各ソース列線
１７は列デコーダ回路１８に接続されている。セル１０
の列の各ドレン１２はドレン列線１９に接続され、各ド
レン列線１９は列デコーダ回路１８に接続されている。
【００１９】書き込みまたはプログラムモードでは行デ
コーダ回路１６は、語線アドレス信号２０ｒおよび読み
出し／書き込み制御回路８からの信号に応じて、選択さ
れた記憶セル１０の制御ゲート１４を含む選択された語
線１５に第１予選プログラミング電圧Ｖｐｐ（約＋１
２．５ボルト）を印加する。外された語線１５は基準電
圧Ｖｓｓに接続される。
【００２０】列デコーダ回路１８は、ビット線アドレス
信号２０ｄおよび読み出し／書き込み制御回路８からの
信号に応じて、選択されたソース列線１７即ち選択され
たセル１０のソース領域１１に、第２プログラミング電
圧Ｖｒｗ（Ｖｐｐをインピーダンスを通して約＋５から
＋１０ボルトに落としたものでもよい）を加える。
【００２１】列デコーダ回路１８はまた選択されたドレ
ン列線１９を基準電圧Ｖｓｓに接続する。外されたソー
ス列線１７および外されたドレン列線１９は浮遊してい
る。これらのプログラミング電圧は選択された記憶セル
１０のチャンネルに高い電流（ドレン１２からソース１
１へ）を流す条件を作りだし、ドレン／チャンネル結合
部の付近にチャンネルの熱い電子となだれ降伏電子を発
生し、これらの電子はチャンネル酸化物を経て、選択さ
れたセル１０の浮遊ゲート１３へ注入される。
【００２２】プログラミング時間はチャンネル領域に比
べて約−２ボルトから−６ボルトの負プログラム荷電を
持った浮遊ゲート１３をプログラムするのに十分長く選
んでいる。
【００２３】注入された電子および負のプログラム荷電
は、選択されたセル１０の浮遊ゲート１３の下のソース
／ドレン通路を非導通にし、この状態は「ゼロ」ビット
と読み出される。外されたセル１０の浮遊ゲート１３の
下のソース／ドレン通路は導通のままであり、これらの
セル１０は「１」ビットと読み出される。
【００２４】セルの消去は例えば紫外線の照射によって
行われる。
【００２５】読み出しモードでは行デコーダ回路１６
は、語線アドレス信号２０ｒおよび読み出し／書き込み
回路８からの信号に応じて、選択された語線１５および
選択された制御ゲート１４に予選の正電圧Ｖｃｃ（約＋
３ボルトから＋５ボルト）を加え、外された語線１５に
低電圧（接地またはＶｓｓ）を加える。
【００２６】列デコーダ回路１８は、列アドレス信号２
０ｄおよび読み出し／書き込み制御回路８からの信号に
応じて、選択されたドレン列線１９に正電圧Ｖｓｅｎ
（約＋１ボルトから＋１．５ボルト）を加える。
【００２７】外されたドレン列線１９は浮遊する。列デ
コーダ回路１８はまた、読み出し中のセル１０に接続さ
れていて同じドレン列線を共用するソース列線１７を除
き、全てのソース列線１７を接地または基準電圧Ｖｓｓ
に接続する。このソース列線１７は選択されたドレン列
線１９と同じ電圧レベルになる。
【００２８】よく知られているように、記憶セル１０の
ソース１１領域とドレン１２領域はいろいろの作動モー
ドで交換してよい。上記の読み出し例で、ソース１１と
ドレン１２に加えられる電圧は交換できる。従ってここ
で用いた「ソース」と「ドレン」という語は各作動モー
ドで交換できる。
【００２９】図３は図２の回路１６の詳細を示したもの
である。回路１６はＶｐｐ／Ｖｃｃ電源スイッチ２２を
含み、このスイッチは読み出し／書き込み制御回路２１
から受けた制御信号ＰＥ＿Ｖｐｐ、ＰＥ＿Ｖｃｃ、ＰＥ
Ｖｐｐに応じて、外部Ｖｐｐ電源または外部Ｖｃｃ電源
を選択して電力母線２４に接続する。電力母線２４は各
ドライバ回路２８のｐチャンネルトランジスタ２９に接
続されている。
【００３０】基準母線２６は基準電源Ｖｓｓを各ドライ
バ回路２８のｎチャンネルトランジスタ３０に接続す
る。各ドライバ回路２８は線３４に入る制御信号に応じ
て、電力母線２４か基準母線２６かを選択して関連する
語線１５に結合する。
【００３１】デコーダ３２はアドレス信号２０ｒをデコ
ーダする。このアドレス信号は選択された語線１５を確
認し、選択された語線１５に関連する線３４に論理
「０」レベルの制御信号を出す。ドライバ回路２８のｐ
チャンネルトランジスタ２９はオンで、ｎチャンネルト
ランジスタ３０はオフである。ドライバ回路は論理
「０」レベルの制御信号を受けて選択された語線１５を
電力母線２４に接続する。
【００３２】デコーダ３２は外された語線１５に関連し
た線３４に論理「１」レベルの制御信号を出す。ドライ
バ回路２８のｐチャンネルトランジスタ２９はオフで、
ｎチャンネルトランジスタ３０はオンであり、論理
「１」レベルの制御信号を受けて外された語線１５を基
準母線２６に接続する。
【００３３】図４に既知のＶｐｐ／Ｖｃｃ電源スイッチ
２２を示す。これはＶｐｐに接続される入力端子３３と
電力母線２４との間に直列に接続されたソース／ドレン
通路を持つ一対のｐチャンネルＭＯＳ電界効果トランジ
スタ３４および３６を含み、またＶｃｃと電力母線２４
との間に接続されたソース／ドレン通路を持つｐチャン
ネルＭＯＳ電界効果トランジスタ３８を含む。
【００３４】トランジスタ３４のソースｓと、基板すな
わちバルクｂとは共にＶｐｐに接続され、ドレンｄはノ
ードＡに接続されている。トランジスタ３４のゲートｇ
は制御信号ＥＰ＿Ｖｐｐを受ける。この制御信号の値は
ＥＰＲＯＭがプログラムモードのときは０ボルトで、プ
ログラミングモード以外の全てのモードではＶｐｐに等
しい。
【００３５】図６に示すように非プログラミングモード
のＶｐｐの値は約３−５ボルトかまたは約１２．５ボル
トのどちらかである。
【００３６】トランジスタ３６のドレンｄはノードＡに
接続され、ソースｓ及び基板すなわちバルクｂは共に電
力母線２４に接続されている。トランジスタ３６のゲー
トｇは制御信号ＶＥ＿Ｖｃｃを受ける。この制御信号の
値はプログラムモードでは０ボルトであり、プログラミ
ングモード以外の全てのモードでは約３ボルトから５ボ
ルトである。
【００３７】トランジスタ３８のドレンｄはＶｃｃに接
続された入力端子３７に接続されており、ソースｓおよ
び基板即ちバルクｂは共に電力母線２４に接続されてい
る。トランジスタ３８のゲートｇは制御信号ＰＥＶｐｐ
を受ける。この制御信号の値はプログラムモードでは約
１２．５ボルトであり、プログラミングモード以外の全
てのモードでは０ボルトである。
【００３８】プログラムモードでは、トランジスタ３４
および３６はオンで電源Ｖｐｐを電力母線２４に接続
し、トランジスタ３８はオフで電源Ｖｃｃを電力母線２
４から切り離す。プログラミングモード以外の全てのモ
ードでは、トランジスタ３８はオンで電源Ｖｃｃを電力
母線２４に接続し、トランジスタ３４および３６はオフ
で電源Ｖｐｐを電力母線２４から切り離す。
【００３９】図４ｂは図４ａの回路が構成されている基
板４０の断面図である。Ｎウエルすなわちタンク４２，
４４，４６はｐ型の導電性の基板４０の表面に形成され
ている。Ｎウエル４２，４４，４６はそれぞれトランジ
スタ３４，３６，３８の基板すなわちバルクｂである。
【００４０】トランジスタ３４，３６，３８のソースｓ
とドレンｄはＮウエル４２，４４，４６にそれぞれ形成
されている。Ｎ＋拡散５０はＮウエル４２，４４，４６
中に形成されており、Ｎウエル基板４２をＶｐｐに、ま
たＮウエル基板４４，４６を電力母線２４に接続する。
ゲート絶縁体５１は基板４０の表面に形成され、トラン
ジスタ３４，３６，３８のゲートｇはゲート絶縁体５１
の上に形成されている。
【００４１】トランジスタ３６のこの構成により、寄生
縦方向ＰＮＰトランジスタ４８が形成される。トランジ
スタ４８のベースはＮウエル４４によって形成され、エ
ミッタはトランジスタ３６のドレンｄによって形成さ
れ、コレクタは基板４０によって形成される。トランジ
スタ４８があるためにプログラムモードに入るときに問
題が起こる。
【００４２】というのは、電力母線２４とこれに接続さ
れる語線１５とが長い通路を形成しており、比較的短い
時間にＶｐｐまで電圧を上げなければならないからであ
る。従って電力母線２４は高い容量負荷になり、ノード
Ａと電力母線２４との間にかなりの電圧降下を生じる。
この電圧降下がトランジスタ４８のＶＢＥを超えるとト
ランジスタ４８はオンになり、電力母線２４を充電する
のに必要な電流をＶｓｓへ通してしまう。
【００４３】電力母線２４を充電せず、電流をトランジ
スタ３４から基板４０へ短絡することの他に、ＰＭＯＳ
トランジスタ３６の付近にＮＭＯＳ素子が形成されると
ラッチアップの問題も起こる可能性がある。このような
場合、縦方向の寄生ＰＮＰトランジスタ４８はＮＭＯＳ
素子の形成によって生成される横方向の寄生ＮＰＮトラ
ンジスタと結合され、典型的なｎｐｎｐＳＣＲ回路を生
成する。
【００４４】トランジスタ４８が導通すると横方向の寄
生ＮＰＮトランジスタのベースにかかる基板電圧は上昇
し、それがＮＰＮトランジスタのＶＢＥを超えるとＮＰ
Ｎトランジスタもオンになり、ラッチアップが起こる。
【００４５】トランジスタ４８はまた、別のＳＣＲのラ
ッチアップを引き起こす。従来の技術ではラッチアップ
の可能性を減らすためにエピタキシャル層に回路を形成
し、ＮＰＮトランジスタのベース抵抗を減らしている。
【００４６】
【実施例】図５ａに本発明の望ましい実施例のＶｐｐ／
Ｖｃｃスイッチ２２’を示す。スイッチ２２’はトラン
ジスタ３４，３６，３８を含む。これらの接続は図４ａ
と同じであるが、トランジスタ３６の基板すなわちバル
クの接続が異なっている。
【００４７】Ｖｐｐ／Ｖｃｃスイッチ２２’では、トラ
ンジスタ３６の基板すなわちバルクｂは、ｐチャンネル
ＭＯＳ電界効果トランジスタ５２，５４，５６を含むス
イッチ付バイアス回路に接続されている。トランジスタ
５２，５４，５６は、Ｖｐｐと電力母線２４の間に直列
に接続されたソース／ドレン通路を持つ。
【００４８】トランジスタ５２は共にＶｐｐに接続され
たソースｓと基板すなわちバルクｂを持ち、またトラン
ジスタ５４のドレンｄに接続されたドレンｄを持つ。ト
ランジスタ５２のゲートｇは制御信号ＰＥ＿Ｖｐｐを受
ける。
【００４９】トランジスタ５４の基板すなわちバルクｂ
およびソースｓは、トランジスタ５６のソースｓとトラ
ンジスタ５６および３６の基板ｂとに共通に接続されて
いる。トランジスタ５４のゲートｇは制御信号ＰＥ＿Ｖ
ｃｃを受ける。トランジスタ５６のドレンｄは電力母線
２４に接続されている。トランジスタ５６のゲートｇは
制御信号ＰＥＶｐｐを受ける。
【００５０】図６はＥＰＲＯＭ内で生成される制御信号
ＰＥＶｐｐ、ＰＥ＿Ｖｐｐ、ＰＥ＿Ｖｃｃと、外部電源
からＥＰＲＯＭに供給される信号ＣＥ＿ＩＮ、ＯＥ＿Ｉ
Ｎ、Ｖｐｐと、母線２４の電圧を示すタイミング図であ
る。ＣＥ＿ＩＮはチップイネーブルコンプリメント信号
(chip enable complement signal) である。
【００５１】ＯＥ＿ＩＮは出力イネーブルコンプリメン
ト信号である。Ｖｐｐは外部電圧源から供給される電圧
である。ＥＰＲＯＭは時間ｔ１からｔ２までがプログラ
ムモードであり、その他の時間はすべて非プログラミン
グモードである。
【００５２】プログラミングモード以外の全てのモード
では、トランジスタ３８と５６はオンで、トランジスタ
３４，３６，５２，５４はオフである。従って、全ての
非プログラミングモードではＶｃｃはトランジスタ３８
によって電力母線２４に接続されており、トランジスタ
３６の基板ｂはトランジスタ５６によって電力母線２４
に接続されている。
【００５３】プログラミングモードではトランジスタ３
４，３６，５２，５４はオンで、トランジスタ３８，５
６はオフである。従ってプログラミングモードではＶｐ
ｐはトランジスタ３４，３６によって電力母線２４に接
続されている。
【００５４】Ｖｐｐ／Ｖｃｃスイッチ２２’では、プロ
グラムモード中はトランジスタ３６の基板すなわちバル
クｂの値はトランジスタ５２と５４によってＶｐｐにな
っている。トランジスタ３６の基板ｂによって決定され
る負荷は、電力母線２４の負荷よりもはるかに小さいの
で、トランジスタ５２，５４，５６から成るスイッチは
トランジスタ３４，３６，３８が寄生バイポーラトラン
ジスタをオンにしても影響されないだろう。
【００５５】このためにプログラムモードに入ったとき
に、ノードＡはトランジスタ３６の基板ｂよりＶＢＥ以
上に大きくなることは決してない。この配置の利点は、
トランジスタ３６のドレンｄと基板ｂとの間の順方向に
バイアスされたＰＮ接合ができる可能性をなくし、寄生
ＰＮＰトランジスタ４８をオンにさせないことである。
【００５６】従ってトランジスタ４８が、寄生横方向Ｎ
ＰＮトランジスタをオンにして電流をＶｓｓに流したり
ラッチアップを起こしたりするようなことはない。この
ことは基板４０がエピタキシャル層ではなくて単結晶か
ら出発した材料からできているときに特に顕著である。
【００５７】図５ｂは図５ａの回路を構成する基板４０
の一部分の断面図で、個々のＮウエル４２，５８，６
０，６２に形成されたトランジスタ３６，５２，５４，
５６を示す。Ｎウエル５８，６０，６２はそれぞれトラ
ンジスタ５２，５４，５６の基板すなわちバルクｂであ
る。
【００５８】トランジスタ３６のＮウエル４２すなわち
基板ｂはトランジスタ５４のソースｓおよび基板ｂに接
続され、またトランジスタ５６のソースｓおよび基板ｂ
に接続されている。ノードＡと電力母線２４との間の電
圧降下はトランジスタ４８をオンにしない。というの
は、Ｎウエル４２が電力母線２４を充電する電流路から
切り離され、トランジスタ５２と５４によって独立にＶ
ｐｐにされるからである。
【００５９】これまで望ましい実施例を詳細に述べてき
た。上記以外でも特許請求の範囲内にある実施例も、本
発明の範囲内に含まれると理解しなければならない。
【００６０】例えば、スイッチ回路２２はＥＰＲＯＭ以
外の集積回路に用いてもよい。単一のＮウエル内にトラ
ンジスタ３６，５４，５６を２個以上形成してもよい。
ｐチャンネルトランジスタの代わりにｎチャンネルトラ
ンジスタを用いてもよい。
【００６１】適用の対象は個別の回路素子でも、シリコ
ン、ガリウム硫化物または他の電子材料群の完全な集積
回路でもよい。
【００６２】本発明を図示した実施例に関連して説明し
てきたが、この説明は限定して解釈してはならない。本
発明の他の実施例だけでなく図示した実施例のいろいろ
な変形や組み合せは、本技術に精通した人にとってこの
説明から明かである。従って、特許請求はそのような変
形や実施例を含むものと見なされる。
【００６３】以上説明に関して更に以下の項を開示す
る。 （１） 第１電源を電力母線に選択的に結合するスイッ
チイング回路において、第１電源に接続するための第１
入力端子、前記の第１入力端子を第１ノードに結合する
ための手段、第１および第２ソース／ドレン領域、ゲー
ト、回路基板を持つ第１トランジスタにおいて、前記第
１ソース／ドレン領域は前記の第一ノードに結合され、
前記の第２ソース／ドレン領域は電力母線に結合され、
前記のトランジスタが前記のゲートにかかる第１制御信
号に応じてオンになって前記の第１ノードを電力母線に
結合するような、第１トランジスタ、前記の第１トラン
ジスタの前記の基板に結合され、前記の第１トランジス
タがオンになったときに前記の基板と前記の第２ソース
／ドレン領域の間の接合部が順方向にバイアスされるこ
とを防ぐようなバイアス回路、を含むスイッチイング回
路。
【００６４】（２） 前記の結合手段が第１および第２
ソース／ドレン領域、ゲート、基板を持つ第２トランジ
スタを含み、前記の第２トランジスタの前記の第１ソー
ス／ドレン領域および前記の基板が前記の第１入力端子
に結合され、前記の第２トランジスタの前記の第２ソー
ス／ドレン領域が前記のノードに結合され、前記の第２
トランジスタの前記のゲートに入る制御信号に応じて前
記の第２トランジスタが前記の第１入力端子を前記の第
１ノードに選択的に結合する、第１項記載のスイッチイ
ング回路。
【００６５】（３） 前記のバイアス回路が、前記の第
１トランジスタがオンのときには前記の基板を前記の第
１入力端子に接続し、前記の第１トランジスタがオフの
ときには前記の基板を電力母線に結合する、第１項記載
のスイッチイング回路。
【００６６】（４） 前記のバイアス回路が第２、第３
および第４のトランジスタを含み、これらのトランジス
タが前記の第１入力端子と電力母線との間に直列に結合
されたソース／ドレン通路を持ち、前記の基板が前記の
第３および第４トランジスタのソース／ドレン通路間の
ノードに結合された、第３項記載のスイッチイング回
路。
【００６７】（５） 前記の第２トランジスタが、前記
の第１入力端子に結合された第１ソース／ドレン領域と
基板とを持つ、第４項記載のスイッチイング回路。
【００６８】（６） 前記の第３および第４トランジス
タが、前記の第１トランジスタの基板に結合された基板
を持つ、第４項記載のスイッチイング回路。
【００６９】（７） 第２電源に接続するための第２入
力端子、前記の第２入力端子と電力母線との間に結合さ
れたソース／ドレン通路を持つ第６トランジスタ、を更
に含む、第４項記載のスイッチイング回路。
【００７０】（８） 前記の第６トランジスタが電力母
線に結合された基板を持つ、第７項記載のスイッチイン
グ回路。
【００７１】（９） 第１動作モードにおいて、前記の
第１、第２および第３トランジスタがオンで、前記の第
４および第５トランジスタがオフである、第８項記載の
スイッチイング回路。
【００７２】（１０） 消去可能なプログラム可能読み
出し専用記憶素子の中で、プログラミング電圧源と読み
出し電圧源の一つを電力母線に選択的に結合するスイッ
チイング回路において、プログラミング電圧源に接続す
るための第１入力端子、読み出し電圧源に接続するため
の第２入力端子、前記の第１入力端子と電力母線の間に
直列に結合されたソース／ドレン通路を持つ第１および
第２トランジスタにおいて、前記の第１トランジスタは
前記の第１入力端子に結合された基板を持つ、第１及び
第２トランジスタ、前記の第１入力端子と電力母線との
間に直列に接続されたソース／ドレン通路を持つ第３、
第４および第５トランジスタにおいて、前記の第３トラ
ンジスタは前記の第１入力端子に結合された基板を持
ち、前記の第２、第４、および第５トランジスタは前記
の第４トランジスタのソース／ドレン通路と前記の第５
トランジスタのソース／ドレン通路の間のノードに接続
された基板を持つ、第３、第４および第５トランジス
タ、前記の第２入力端子と電力母線との間に結合された
ソース／ドレン通路を持ち、また電力母線に結合された
基板をもつ第６トランジスタ、プログラムモードではプ
ログラミング制御信号を受け、非プログラムモードでは
非プログラミング制御信号を受けるゲートを持つ第１、
第２、第３、第４、第５および第６トランジスタにおい
て、前記のプログラミング制御信号に応じて、前記の第
１、第２、第３および第４トランジスタはオンになり、
前記の第５および第６トランジスタはオフになって、前
記の第１入力端子を電力母線と前記の第２トランジスタ
の前記の基板と結合し、前記の非プログラミング信号に
応じて、前記の第１、第２、第３および第４トランジス
タはオフになり、前記の第５および第６トランジスタは
オンになって、前記の第２トランジスタの前記の第２入
力端子と前記の基板とを電力母線に結合する、前記第
１、第２、第３、第４、第５および第６トランジスタ、
含むスイッチイング回路。
【００７３】（１１） 前記の第１、第２、第３、第
４、第５および第６トランジスタはｐチャンネル電界効
果トランジスタである、第１０項記載のスイッチイング
回路。
【００７４】（１２） 前記の第１および第４トランジ
スタが前記の第１入力端子に結合されたソースを持ち、
前記の第２および第５トランジスタが電力母線に接続さ
れたドレンを持つ、第１１項記載のスイッチイング回
路。
【００７５】（１３） 第１電源Ｖｐｐを電力母線２４
に選択的に結合するスイッチイング回路は、第１電源に
接続するための第１入力端子３３と前記の第１入力端子
を第１ノードＡに結合するための手段とを含む。第１ト
ランジスタ３６は第１ノードに結合された第１ソース／
ドレン領域と電力母線２４に結合された第２ソース／ド
レン領域とを持つ。第１トランジスタは、そのゲートに
入る第１制御信号に応じてオンになり、第１ノードを電
力母線に結合する。バイアス回路５２，５４および５６
は第１トランジスタの基板に結合されて、第１トランジ
スタがオンのときにその基板と第２ソース／ドレン領域
の間の接合部が順方向のバイアスになることを防ぐ。
【図面の簡単な説明】
【図１】本発明に用いてよい４メガビットのＥＰＲＯＭ
のブロック図である。
【図２】図１のＥＰＲＯＭの記憶セル配列の一部と関連
する回路のブロック図である。
【図３】図２の素子の行デコーダ回路のブロック図であ
る。
【図４】ａは従来のスイッチイング回路の概略図であ
る。ｂは図４ａの回路の基板の断面図である。
【図５】ａは本発明のスイッチイング回路の第一実施例
の概略図である。ｂは図５ａの回路の一部の基板の断面
図である。
【図６】図６は図５ａの回路の各入力信号の波形図であ
る。別の図に示した同一の番号や記号は、特記のない限
り同一部を示す。
【符号の説明】
１０ 記憶セル １１ ソース １２ ドレン １３ 浮遊ゲート １４ 制御ゲート １５ 語線 １６ 行デコーダ １７ ソース列線 １８ 列デコーダ １９ ドレン列線 ２２ スイッチイング回路（従来の技術） ２２’ スイッチイング回路（本発明の技術） ２４ 電力母線 ２６ 基準母線 ２８ ドライバ回路 ２９ ｐチャンネルトランジスタ ３０ ｎチャンネルトランジスタ ３２ アドレスデコーダ ３３，３７ 入力端子 ３４，３６，３８，５２，５４，５６ トランジスタ ４２，４４，４６，５８，６０，６２ Ｎウエル ４８ 寄生トランジスタ ５０ Ｎ＋拡散
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チラツグ エイ．デサイ アメリカ合衆国テキサス州オースチン，ア パートメント ナンバー 251，レツド リバー 3401

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 第１電源を電力母線に選択的に結合する
    スイッチイング回路において、 第１電源に接続するための第１入力端子、 前記の第１入力端子を第１ノードに結合するための手
    段、 第１および第２ソース／ドレン領域、ゲート、回路基板
    を持つ第１トランジスタにおいて、前記の第１ソース／
    ドレン領域は前記の第一ノードに結合され、前記の第２
    ソース／ドレン領域は電力母線に結合され、前記のトラ
    ンジスタが前記のゲートにかかる第１制御信号に応じて
    オンになって前記の第１ノードを電力母線に結合するよ
    うな、第１トランジスタ、 前記の第１トランジスタの前記の基板に結合され、前記
    の第１トランジスタがオンになったときに前記の基板と
    前記の第２ソース／ドレン領域の間の接合部が順方向に
    バイアスされることを防ぐようなバイアス回路、を含む
    スイッチイング回路。
JP2683092A 1991-02-13 1992-02-13 集積回路用スイツチ Pending JPH0562486A (ja)

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