KR19990071743A - 고전압레벨시프팅cmos버퍼 - Google Patents

Abstract

버퍼가 집적되어 있는 디바이스의 동작 전압(V_DD)에 대한 버퍼로의 공급 전압(40) 레벨에 따라 고전압 모드와 저전압 모드의 두 개의 구분된 모드로 동작하도록 배치되고 구성된 전압 레벨 시프팅 CMOS 버퍼. 공급 전압 레벨이 동작 전압 레벨을 초과하는 고전압 모드에서는 버퍼는 고전압 레벨 시프터로 동작하도록 강제된다. 공급 전압 레벨이 동작 전압 레벨과 동일 또는 그보다 낮은 저전압 모드에서는 버퍼는 CMOS 논리 게이트로 동작하도록 강제된다.

Description

고전압 레벨 시프팅 ＣＭＯＳ 버퍼

본 출원은 "EPROM 메모리 어레이를 위한 스위칭 그라운드(switched ground)를 가진 판독 장치 및 방법"(미국 특허 출원 번호 제 08/723,927호), "EPROM 메모리 어레이를 위한 전압 기준 발생 장치"(미국 특허 출원 번호 제 08/723,924호), 및 "EPROM 메모리 어레이를 위한 과충전/방전 전압 조정기"(미국 특허 출원 번호 제 08/723,926호)란 발명의 명칭을 가진 동시 계류중인 출원과 관련되어 있으며, 이들은 동일자로 출원되었고, 출원인 에게 양도되었으며, 그 내용이 본 명세서에 참고문헌으로 되어 있다.

본 발명은 대체로 넓은 전압 범위에 걸쳐 유용한 버퍼 회로, 특히 고전압 모드에서는 브레이크다운 전압이 분배되는 레벨 시프터로 수행되고, 저전압 모드에서는 비경쟁(non-contending) 논리 게이트로 수행되는 기능을 가진 고전압 레벨 시프팅 상보형 MOS (CMOS) 버퍼에 관한 것이다.

본 발명에 따른 고전압 레벨 시프팅 CMOS 버퍼의 한 응용 예가 소거 프로그램 가능 ROM (EPROM) 장치에서의 이용이다. EPROM 장치는 반도체 공정 기술을 사용하여 제조된다. 공정 기술의 진보에 따라 선 폭이 감소되고 있으므로, 완전히 새로운 버전(version)의 제품을 설계 및 제조하는 것뿐만 아니라 새로운 기술로 기존의 제품을 더 작은 크기로 축소 즉, 스케일(scale)하는 것도 바람직하다. 그러기 위해 제품의 설계와 구조, 그리고 시도되는 치수 스케일링(scaling)이 그 동작에 역효과를 주는 것도 검토하고 분석할 필요가 있다. 제시된 과제는 새로운 공정 기술에 따라 비용 효율적이고 작동 가능한 방식으로 EPROM 제품을 축소시키는 것이다.

마이크로컨트롤러에 내장된 EPROM 프로그램 메모리에 대해 그러한 일을 착수함에 있어, 한 예로 스케일링 공정은 디바이스의 요건과 맞물렸을 때 그 일을 극도로 어렵게 만드는 제한을 부과한다. 그런 디바이스에 대한 스케일링 공정을 행함에 있어 만나는 몇 가지 문제점은 넓은 전압 범위, 낮은 프로그램 판독 마진(margin), 고속, 및 저전류이다. 특히, 스케일된 EPROM의 판독 마진은 디바이스의 동작 전압 범위보다 낮은 것이 보통이다.

마이크로컨트롤러에 내장된 EPROM 어레이의 전형적인 실행에 있어서, 마이크로컨트롤러의 공급 전압은 소자에 저장된 데이터를 판독하도록 EPROM 메모리 소자를 제어하는데 사용된다. 데이터를 판독하기 위해, 메모리 소자의 프로그램된 임계 전압의 측정이 필요하게 된다. 메모리 소자는 EPROM 셀의 임계 전압이 낮으면 소거되며, 임계 전압이 높으면 프로그램된다고 알려져 있다. 셀은 그 셀을 포함하는 트랜지스터의 제어 게이트에 전압을 인가함으로써 판독된다. 인가된 전압이 임계치보다 높다면 전류가 셀로 흐르게 된다. 셀의 프로그래밍 마진은 인가된 제어 게이트 전압의 최대치와 프로그램된 셀의 프로그램된 임계 전압 사이의 전압차이다. 프로그램된 EPROM 셀은 판독 시에 셀의 높은 임계 전압보다 낮은 제어 게이트 전압을 인가하여서는 전류를 통하지 않을 것이다.

대부분의 실행에 있어, 메모리 어레이를 판독하기 위해 사용되는 제어 게이트 전압은 시스템의 공급 전압이다. 메모리 셀의 프로그램된 임계치가 공급 전압의 최대치보다 낮을 때에는, 프로그램된 셀은 통상적 기술로는 검출될 수 없다.

디바이스를 더 작은 크기로 스케일링하는 것도 또한 EPROM을 작동시키는데 사용되는 전압 범위를 감소시키는 효과를 갖는다. EPROM 메모리 셀이 축소되면, 프로그램된 임계 전압이 감소되고 유효(effective) 프로그래밍 마진이 감소된다. 또한, 보통 더 작은 EPROM 셀은 더 낮은 판독 전류를 요구한다. 이 모든 것들이 스케일된 EPROM의 데이터를 통상적인 기술로 판독하는 것을 어렵게 만든다.

판독 마진 전압을 공급 전압 미만으로 낮추는 데는 행(row) 전압(즉, EPROM 메모리 소자의 게이트를 제어하는 전압)이 더 낮은 값으로 조정될 것이 요구된다. 제어 게이트 전압이 프로그램된 임계 전압의 크기 아래의 레벨로 감소되지 않으면, EPROM 메모리의 내용은 판독될 수 없다. 판독 전압을 조정하는 것은 보통 상당한 양의 전류 소비를 요하며, 특히 구동되는 전기 노드(node)가 고속 동작을 요하거나 용량성 부하가 많이 걸릴 때 그러하다.

행 전압을 조정하는데 대한 전형적인 해답은 EPROM 소자에 인가되는 최종 전압을 제한하기 위해 공급 전압에 비례하는 전류를 차단함으로써 행 전압을 클램프(clamp)하는 것일 것이다. 통상적인 EPROM 판독 구조에서는, 높은 속도를 가지고 상당한 양의 용량성 부하를 가지기 위해서는 행 구동 회로도 또한 필요하다. 이것은 낮은 전류 소비와 고속 동작이라는 제한이 주어졌을 때, 최종 전압을 조정하는 일을 매우 어렵게 만든다.

종래 기술의 경우, EPROM 설계시 EPROM 어레이의 X-디코더와 센스 증폭기에 직접 인가되는 고전압 공급원이 사용되었다. 어레이의 행으로 변환하는 X-디코더 또는 어레이의 열로 변환하는 센스 증폭기 중 하나가 구동되면, 두 디바이스 모두가 고전압으로 이르게된다. 행과 열의 교차점에 트랜지스터가 존재하고, 트랜지스터를 포함하는 메모리 셀을 통해 전류가 흘러 그것을 프로그램한다.

한 예로, EPROM 프로그램 메모리 디바이스가 축소됨에 따라, 디바이스에 인가되는 최대 전압은 종래의 더 큰 크기의 디바이스에서 사용되던 것보다 감소되었다. 그럼에도 불구하고, 이 디바이스는 프로그래밍을 위해 일정 크기의 전압을 요하는데, 그 크기는 그와 유사하게 감소하지 않는 필요조건에 의해 결정된다. 메모리 셀의 프로그램 임계값은 초과될 수 있으며, 그 만큼 또는 그 보다 더 중요한 것은, EPROM 메모리 셀을 프로그래밍하기 위해 존재하는 비교적 높은 전압 레벨이 셀에 있는 트랜지스터에 손상을 가할 수도 있다는 것이다. 브레이크다운 전압을 분배하기 위해 두 개의 트랜지스터를 직렬 회로로 배치하는 것은 업계의 관행인데, 이는 양자 모두 동시에 브레이크다운 되지는 않을 것이기 때문이다. 오히려, 전압이 둘 사이에서 분배되기 때문에 두 트랜지스터는 그렇지 않을 경우 걸릴 수도 있는 전압보다 낮은 전압 레벨에 놓이게 될 것이다. 이것은 트랜지스터들이 저전압 모드에서 매우 느린 속도의 디바이스가 되도록 분배하는 효과를 가질 뿐 아니라 프로그래밍 전압은 여전히 트랜지스터를 손상시킬 만큼 충분히 높게 된다.

본 발명의 주된 목적은 종래 기술상의 회로 설계의 단점을 극복한 고전압 버퍼를 제공하는 것으로 "고전압" 레벨이 디바이스의 작동 전압 V_DD로 또는 그 이하로 낮아졌을 때도 여전히 버퍼의 완전한 CMOS(비경쟁) 동작을 나타내면서 신호의 고전압 레벨 시프팅을 가능하게 하려는 것이다.

발명의 요약

본 발명은 고전압과 저전압 모드에서 서로 다르게 그리고 효과적으로 동작하는 고전압 레벨 시프팅 CMOS 버퍼 회로를 제공한다. 그 중에서도, 본 발명의 버퍼 회로는 스케일된 공정 기술에서 고속, 저전력 EPROM 어레이를 실행하는 문제를 해결하는 것을 돕는다. 높은 프로그래밍 전압에도 불구하고, 트랜지스터의 손상은 버퍼의 사용으로 막아지는데, 버퍼는 고전압 모드에서 통상적인 분배 전압 동작에 게이트된 브레이크다운 보호를 제공하는 바, 이는 회로에 인가된 고전압을 분배하기 위해 트랜지스터들의 소스-드레인 패스가 직렬로 연결되어 있는 것이다. 저전압 모드에서는, 매우 고속의 저전압 동작을 제공하기 위해 버퍼는 경쟁이 없는 CMOS 논리 게이트로서 동작한다. 즉, NMOS와 PMOS 트랜지스터 사이에 디지털 경쟁이 없다는 것이다. 이것이 이 디바이스가 관심 있는 넓은 전압 범위에 걸쳐 고속 동작을 제공하는 것을 보장한다.

본 발명의 목적, 특징, 실시예, 및 부수적 장점은 도면과 관련한 바람직한 실시예와 방법에서 실시된 바와 같이, 본 발명을 실시하기 위해 현재 고려되고 있는 최적 실시예를 봄으로써 명백해질 것이다.

도 1은 본 발명에 따른 고전압 레벨 시프팅 CMOS 버퍼를 이용한 예시적 응용예인 마이크로컨트롤러 장치 내에 내장된 EPROM 어레이 회로의 회로 블록도.

도 2는 본 발명의 고전압 레벨 시프팅 CMOS 버퍼의 현재의 바람직한 실시예의 간략화된 회로 블록도.

도 1의 회로는 단지 본 발명의 고전압 버퍼가 이용된 EPROM 디바이스 응용 예로서 제시되었다. EPROM 어레이(12)는 마이크로컨트롤러(10)에 프로그램 메모리로 내장되어 있다. 메모리 어레이는 보통의 행과 열을 갖고 있고, 그 교차점에서 트랜지스터의 상태(즉, 디바이스의 존재와 부재)는 그 어레이 위치에 저장된 비트의 값("0" 또는 "1")을 나타낸다. EPROM은 그 동작 전압으로 마이크로컨트롤러의 전압 V_DD를 갖는다. EPROM 어레이(12)를 위한 행 구동 회로인 X-디코더(13)는 어레이를 위한 제어 게이트 전압과 제어 프로그래밍 전압을 발생시킨다. 고전압 버퍼(15)는 공급 전압 V_DD를 EPROM 메모리 소자를 프로그램하기 위해 충분히 높은 전압으로 변화시키기 위해 결합되어 있다. 버퍼는 또한 어레이를 위한 센스 증폭기(17)와 함께 사용된다.

어레이(12)에 사용된 전압 기준(18)은 EPROM 메모리 소자의 제어 게이트 및 드레인의 판독 전압을 제한한다. EPROM의 행 프리차지 회로는 데이터를 판독하기 위해 어레이 위치에 액세스 하는 시간을 개선하고, DC 전력 소비를 감소시킨다. 도 1에서, 행 프리차지(20)는 조정기 회로에서 행해지고, 제어 게이트를 구동하기 위해 X-디코더(13)로 넘어가게 된다. 센스 증폭기(17)는 메모리 소자의 전류를 검지하고 EPROM 소자의 임계값을 결정한다.

스위칭 그라운드 회로(21)는 EPROM 어레이의 액세스 시간을 더 고속화시킨다. 오직 소자의 제어 게이트가 하이(high)이고, 소자의 드레인이 센스 증폭기에 연결되어 있고, 그리고 소자의 소스가 그라운드에 연결되어 있을 때만 메모리 소자에 전류가 흐른다. 행 전압이 셋업되는 동안, 소스는 전압이 소정의 적절한 값에 이를 때까지 그라운드로부터 분리된다. 전압이 적절한 값에 이르는 순간, 소스는 그라운드 되고 전류가 흘러 메모리 소자를 판독하게 된다.

도 1의 예시적인 EPROM 회로 응용 예에 사용된 본 발명의 고전압 버퍼는 도 2에 간략화된 회로도로 도시되어 있다. 이 버퍼 회로에 의해, 높은 프로그래밍 전압이 더 효과적으로 다루어진다. 고전압 모드에서, 버퍼는 종래 기술에서 보인 것과 유사하게 높은 프로그램된 전압의 부담을 분배하기 위해 두 개의 트랜지스터를 사용한다. 그러나 저전압 모드에서는, 버퍼 회로는 CMOS 논리 게이트를 구성한다. 두 트랜지스터를 가진 고전압 모드에서의 분배된 전압 작용은 고전압 브레이크다운을 막아준다. 그리고, 본 발명은 저전압 모드에서는 넓은 CMOS 전압 범위에 걸쳐 고속 CMOS 게이트 동작을 제공한다.

도 2에 관해 언급하면, 전체 버퍼 회로는 PMOS(p-channel MOS)트랜지스터(30, 31, 32, 33)와 NMOS(n-channel MOS)트랜지스터(35, 36), 및 인버터(38)를 포함한다. 필수적으로, 버퍼 회로는 "고전압/V_DD"라고 표시된 전압원 단자(40)(Z)와 아날로그 그라운드 단자(기준 전위) 사이에 두 병렬 회로 패스(paths)를 포함한다. 각 트랜지스터는 기판 연결뿐 아니라 소스, 드레인, 및 게이트 전극 즉 노드를 갖는다. 트랜지스터(31, 31, 35)의 소스-드레인 패스는 두 병렬 패스 중 하나에서 직렬 회로로 연결되어 있고, 트랜지스터(32, 33, 36)의 소스-드레인 패스는 두 병렬 패스 중 다른 하나에서 직렬로 연결되어 있다. PMOS 트랜지스터(30, 31, 32, 33)의 기판 연결(substrate connection)은 전압원 단자(40)에 접합되어 있고, NMOS 트랜지스터(35, 36)의 기판 연결(도시되어 있지 않음)은 그라운드에 접합되어 있다.

트랜지스터(30, 31) 각각의 게이트 노드는 다른 병렬 패스(즉, 다른 두 트랜지스터의 소스-드레인 패스를 포함하는 직렬 회로)에 연결되어 있고, 각 직렬 패스의 다른 두 트랜지스터의 게이트 노드는 서로(즉, 트랜지스터(31)의 게이트와 트랜지스터(35)의 게이트, 그리고 따로, 트랜지스터(33)의 게이트와 트랜지스터(36)의 게이트) 연결되어 있다. 인버터(38)는 NMOS 트랜지스터들(35, 36)의 게이트 사이에 연결되어 있다(그리고, 따라서, PMOS 트랜지스터(31, 33)의 게이트 사이에도 연결되어 있다). 버퍼 회로로의 입력(X)은 트랜지스터(31, 35)의 게이트에 연결된 단자(43)에 인가되고, 버퍼의 출력(X₀, nX₀)은 병렬 회로의 각각에 연결된 단자(45, 47)에서 얻어진다.

동작에 있어, 고전압 모드에서 단자(40)(Z)에 인가된 전압은 V_DD보다 크다. 그러나 인버터(38)에 인가된 전압은 V_DD이다. 이 경우에, 만약 입력 단자(43)에 "0"이 인가된다면 트랜지스터(30, 31, 36)는 "온"될 것이고, 단자(45)(X₀)에 "0"출력이 나오고 단자(47)(nX₀)에 고전압 출력이 나오게 된다. 고전압은 트랜지스터(32, 33)를 통해 차단되고, 트랜지스터는 인버터의 출력(38)으로부터 트랜지스터(33)의 게이트로 V_DD를 인가함에 의해 브레이크다운 전압을 분배한다. 만약 입력 단자(43)에 "1"이 인가된다면 트랜지스터(32, 33, 35)는 "온"될 것이고, 단자(45)(X₀)에 고전압 출력이 나오고 단자(47)(nX₀)에 "0" 출력이 나오게 된다. 이 경우에, 트랜지스터(30, 31)는 고전압을 갖고, 브레이크다운 전압을 그들 사이에 비교적 동등하게 분배할 것이다.

저전압 모드에서의 동작에서, 단자(40)(Z)가 V_DD또는 그 미만의 전압일 때, 두 병렬 회로 패스의 각각에서의 반대 전도성 타입의 트랜지스터들의 각 쌍의 게이트 노드의 상호연결과 그 게이트 연결을 상호 연결하는 패스에서의 인버터(38)의 존재로 인해 트랜지스터(31, 33, 35, 36)는 완전히 CMOS 게이트로 동작한다. 따라서, 본 발명의 회로는 보통의 전력 공급 레벨에서 비경쟁 CMOS 게이트로 동작한다. 다시 말해, PMOS와 NMOS 트랜지스터 사이에 디지털 경쟁이 없는 진정한 CMOS 논리 게이트로 동작한다. 따라서, 전체 동작에 있어서 버퍼 회로는 이중의 역할을 해낸다. 즉, V_DD를 넘는 전압 레벨에서는 게이트된 브레이크다운 방지 작용의 고전압 레벨 시프터로, V_DD이하의 보통의 전력 공급 레벨에서 사용될 때에는 진정한 CMOS 논리 게이트로서 동작한다.

비록 본 발명을 실행하는 현재 생각되는 최상의 모드가 명세서에서 설명되었지만, 본 발명이 속하는 기술 분야의 당업자는 전술한 설명을 고려함으로써 본 발명의 진정한 내용과 범위를 벗어남이 없이도 본 발명의 바람직한 실시예와 방법에 대한 변형물과 수정물이 만들어질 수 있다는 것을 이해할 것이다. 따라서, 본 발명은 단지 첨부된 청구의 범위와 적용 가능한 판례법 상의 규칙과 원리에 의해 요구되는 범위에만 한정된다.

Claims (10)

1. 전압 레벨 시프팅 CMOS 버퍼가 집적되어 있는 디바이스의 동작 전압에 대한 상기 버퍼의 공급 전압의 레벨에 따라 두 가지의 구분된 모드에서 동작하기 위한 상기 버퍼에 있어서,

   상기 디바이스의 동작 전압의 레벨을 초과하는 상기 공급 전압의 레벨에 응답하여 상기 버퍼가 고전압 레벨 시프터로 동작하도록 강제하기 위하여 디바이스 동작 전압에 연결된 수단; 그리고

   상기 디바이스의 동작 전압의 레벨과 동일한 또는 그보다 낮은 공급 전압의 레벨에 응답하여 상기 버퍼가 CMOS 논리 게이트로 동작하도록 강제하기 위하여 디바이스 동작 전압에 연결된 수단을 포함하는 것을 특징으로 하는 전압 레벨 시프팅 CMOS 버퍼.
2. 제 1 항에 있어서,

   상기 버퍼가 고전압 레벨 시프터로 동작하도록 강제하는 상기 수단은 디바이스 동작 전압에 연결된 단자와 기준 전위 점에 연결된 노드 사이에 있는 한 쌍의 병렬 회로 패스를 포함하며,

   상기 회로 패스 각각은 제 1 및 제 2의 열을 이루는(stacked) MOS 트랜지스터들을 포함하며,

   상기 트랜지스터들의 소스-드레인 패스는 직렬 회로로 연결되어 배치되며, 디바이스 동작 전압 레벨을 초과하는 공급 전압 레벨을 차단하고 그런 공급 전압 레벨에 의해 각 회로 패스에 걸쳐 부과되는 브레이크다운 전압을 실질적으로 균등하게 배분하기 위해 연결되는 것을 특징으로 하는 전압 레벨 시프팅 CMOS 버퍼.
3. 제 2 항에 있어서,

   상기 버퍼가 CMOS 논리 게이트로 동작하도록 강제하는 상기 수단은 상기 병렬 회로 패스 쌍의 각각에서 다른 두 개의 트랜지스터와 함께 열을 이루는 제 3의 트랜지스터를 포함하며,

   상기 제 3의 트랜지스터는 다른 두 개의 트랜지스터와는 반대의 전도성 타입이며, 그 소스-드레인 패스는 다른 두 개의 트랜지스터의 소스-드레인 패스와 직렬 회로로 연결되어 있으며, 그 게이트 노드는 그 소스-드레인 패스가 직접 연결되어 있는 회로 패스에 있는 다른 두 개의 트랜지스터들 중 하나의 게이트 노드에 연결되어 있으며,

   또한 상기 수단은 상기 연결된 게이트 노드들에 논리 레벨 입력이 인가될 때 디바이스 동작 전압 레벨과 동일 또는 그보다 낮은 상기 공급 전압 레벨에 응답하여 게이트 노드들이 두 개의 회로 패스에 연결된 반대 전도성 타입의 트랜지스터들 사이에서 디지털 경쟁 없는 CMOS 논리 게이트로 동작하기 위하여, 상기 한 쌍의 병렬 패스에 있는 상기 제 3의 트랜지스터들의 게이트 노드들 사이에 연결된 인버터를 포함하는 것을 특징으로 하는 전압 레벨 시프팅 CMOS 버퍼.
4. 제 3 항에 있어서,

   각 병렬 회로 패스들의 상기 제 1 및 제 2의 열을 이루는 MOS 트랜지스터들은 p-채널 MOS (PMOS) 트랜지스터들이며, 각 병렬 회로 패스의 상기 제 3의 트랜지스터는 n-채널 MOS (NMOS) 트랜지스터인 것을 특징으로 하는 전압 레벨 시프팅 CMOS 버퍼.
5. 제 4 항에 있어서,

   상기 버퍼의 논리 출력들은 상기 각 병렬 회로 패스에서 얻어지고, 상기 버퍼의 논리 입력은 인버터의 입력에 인가되는 것을 특징으로 하는 전압 레벨 시프팅 CMOS 버퍼.
6. CMOS 버퍼가 집적되어 있는 디바이스의 동작 전압에 대한 상기 버퍼의 공급 전압의 레벨에 따라 두 가지의 구분된 모드에서의 동작을 수용하기 위한, 상기 CMOS 버퍼에서의 전압 레벨 시프팅 방법에 있어서,

   디바이스 동작 전압 레벨을 초과하는 상기 공급 전압의 레벨에 응답하여 상기 버퍼가 고전압 레벨 시프터로 동작하도록 강제하는 방법; 그리고

   디바이스 동작 전압 레벨과 동일한 또는 그보다 낮은 공급 전압의 레벨에 응답하여 상기 버퍼가 CMOS 논리 게이트로 동작하도록 강제하는 방법을 포함하는 것을 특징으로 하는 전압 레벨 시프팅 방법.
7. 제 6 항에 있어서,

   디바이스 동작 전압에 연결된 단자와 그라운드 단자 사이의 두 병렬 회로 패스들 각각에 한 쌍의 PMOS 트랜지스터들이 열을 이루게 하여 공급 전압 레벨이 디바이스 동작 전압 레벨을 초과할 때 각 상기 회로 패스의 두 개의 PMOS 트랜지스터들 사이에서 브레이크다운 전압을 분배하게 하며,

   두 개의 병렬 회로 패스 각각의 PMOS 트랜지스터들 중 하나의 게이트 노드를 동일한 회로 패스의 NMOS 트랜지스터의 게이트 노드에 상호 연결시키고 인버터를 하나의 병렬 회로로부터 다른 병렬 회로로 연결된 상기 게이트 노드들의 상호 연결 사이에 연결하는 것을 포함하는 것을 특징으로 하는 전압 레벨 시프팅 방법.
8. 제 7 항에 있어서,

   논리 입력을 인버터의 입력에 인가하고 버퍼의 논리 출력을 각 병렬 회로 패스로부터 얻는 것을 포함하는 것을 특징으로 하는 전압 레벨 시프팅 방법.
9. 메모리 어레이의 행들과 열들이 상기 어레이의 행과 열의 각 교차점에서의 디바이스의 존재 또는 부재에 따라 0들과 1들로 상기 어레이에 데이터가 저장되도록 프로그램하고 저장된 데이터를 판독하는데 사용되는 메모리 어레이를 가진 EPROM에 있어서,

   EPROM을 위한 동작 전압원;

   어레이에 데이터를 프로그래밍하고 어레이로부터 데이터를 판독하기 위한 공급 전압원; 그리고

   동작상 고전압 모드와 저전압 모드를 가지는 버퍼를 포함하며,

   고전압 모드에서 사용하기 위한 버퍼의 구성은 상기 공급 전압원과 그라운드 사이에 연결된 한 쌍의 병렬 회로 패스들을 포함하며, 각 상기 병렬 회로 패스는 동작 전압 레벨을 초과하는 공급 전압 레벨로 어레이를 프로그래밍 하는 동안 브레이크다운 전압을 실질적으로 균등하게 분배하기 위하여 직렬 연결된 소스-드레인 패스들을 가지는 한 쌍의 MOS 트랜지스터들을 포함하며,

   동작 전압과 동일 또는 그보다 낮은 공급 전압 레벨로 어레이를 판독하는 동안 저전압 모드에서 사용하기 위한 버퍼의 구성은 한 쌍의 병렬 회로 패스들 각각에 반대 전도성 타입의 MOS 트랜지스터를 포함하며, 그 소스-드레인 패스는 동일한 병렬 회로 패스에 있는 각각의 MOS 트랜지스터 쌍의 소스-드레인 패스에 연결되어 있으며, 인버터는 병렬 회로 패스의 반대 전도성 타입의 MOS 트랜지스터의 게이트 노드들 사이에 연결되어 있으며, 상기 게이트 노드들은 병렬 회로 패스의 처음에 지정된 MOS 트랜지스터 쌍의 각 게이트 노드들과 상호 연결되어 있는 것을 특징으로 하는 EPROM.
10. 제 9 항에 있어서,

    상기 버퍼로의 논리 입력을 위한 단자는 인버터의 입력에 연결되며, 상기 버퍼의 논리 출력을 위한 단자는 각 병렬 회로 패스의 각각에 연결되는 것을 특징으로 하는 EPROM.