KR100380825B1 - 모든 메모리 셀에 의해 공유되는 워드선 바이어스 회로를 구비하는 스태틱 램 - Google Patents

모든 메모리 셀에 의해 공유되는 워드선 바이어스 회로를 구비하는 스태틱 램 Download PDF

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Abstract

SRAM(static RAM)의 모든 메모리 셀에 의해 공유되는 워드선 바이어스 회로를 포함하는 것을 특징으로 하는 SRAM이 개시되어 있다. 상기 SRAM은 어레이에 배열된 다수의 4-트랜지스터 메모리 셀로 구성되어 있다. 각각의 상기 메모리 셀은 비트선에 각각 결합되며 워드선 전위에 의해 제어되는 제 1 및 제 2의 전계 효과 트랜지스터를 포함한다. 또한 각각의 상기 메모리 셀은 상기 제 1 및 제 2의 전계 효과 트랜지스터에 직렬로 결합되며 2안정 상태를 갖춘 회로를 형성하는 제 3 및 제 4의 교차 결합된 전계 효과 트랜지스터를 또한 포함한다. 상기 워드선 바이어스 회로는 상기 다수의 메모리 셀의 각각의 안정 상태의 전위 변화를 나타내고, 상기 다수의 메모리 셀의 각각의 상기 안정 상태의 전위를 유지하기 위해 상기 다수의 메모리 셀에 확장하는 워드선상의 전압을 제어한다.

Description

모든 메모리 셀에 의해 공유되는 워드선 바이어스 회로를 구비하는 스태틱 램{STATIC RAM HAVING WORD LINE BIAS CIRCUITRY SHARED BY ALL THE MEMORY CELLS PROVIDED THEREIN}
본 발명은 디지털 컴퓨터 시스템에서 사용되는 SRAM(static random access memory)에 관한 것으로서, 보다 상세하게는 SRAM에 제공된 모든 메모리 셀에 의해 공유되는 개선된 워드선 바이어스 회로를 포함하는 것을 특징으로 하는 SRAM에 관한 것이다. 상기 메모리 셀은 부하(load)가 없는 4개의 MOSFET(metal oxide semiconductor field effect transistor)을 포함하고 있다.
디지털 정보처리 시스템에서 사용되는 메모리 셀은 통상 두 가지로 대별된다. 하나는 다이나믹 메모리 셀이고 다른 하나는 스태틱 메모리 셀이다. 스태틱 메모리 셀은 전원이 인가되는 한 기억된 2진 데이터를 유지할 수 있다. 즉, 스태틱 메모리 셀은 다이나믹 메모리 셀과 같은 주기적인 충전을 위한 오버헤드 회로를 소요로 하지 않는다. SRAM은 고속의 메모리 액세스 시간, 예컨대 메모리 어레이에 특정의 비트를 기억하거나 검색하는데 소요되는 시간을 특징으로 하고 있지만, 메모리 어레이의 면적효율은 다이나믹 램에 비교하면 양호하지 않다. 즉, 단위 면적당 기억된 데이터의 비트 수는 전체적인 기억 용량 및 비트당 메모리 비용을 결정하는데 중요한 기준의 하나이다. 면적 효율을 개선하기 위해 부하가 없는 4-트랜지스터가 하기와 같이 제안되었다.
본 발명에 들어가기에 앞서, 도 1을 참조하여 종래의 기술을 간단히 언급하기로 하겠다. 도 1에 도시된 종래의 기술은 어떠한 부하도 없이 4-트랜지스터 메모리 셀을 구비하며 미국 특허 제 4,796,227호에 개시되어 있다.
도 1에서 도시된 바와 같이, 메모리 셀(10)은 두 개의 안정 상태를 갖는 회로를 포함하는 한 쌍의 교차 결합된 트랜지스터(12 및 14)를 포함하고 있다. 선택된 상태는 트랜지스터(12 및 14)의 게이트상의 전하 또는 전위에 의해 유지된다. 상기 메모리 셀(10)은 트랜지스터(16 및 18)를 결합하는 두 개의 비트선을 더 포함한다. 채널형 트랜지스터(12 및 14)는 상기 트랜지스터(16 및 18)와 역전형(opposite type)으로 되어있다. 즉, 트랜지스터(12 및 14)가 도 1에 도시된 바와 같은 n-채널형인 경우에는, 트랜지스터(16 및 18)는 p-채널형으로 되고 그 역도 동일하다. 상기 트랜지스터(12 및 14)의 소스는 접지되어 있고 그 드레인은 트랜지스터(16 및 18)의 드레인에 각각 결합되어 있다. 트랜지스터(12 및 14)의 게이트는 트랜지스터(14 및 12)의 드레인에 각각 결합되어 있다. 반면에, 트랜지스터(16 및 18)의 소스는 비트선(BL0 및 BL1)에 각각 결합되어 있고, 그 게이트는 워드선(WL1)에 모두 결합되어 있다.
편의상 단순히 기술하기 위해, 메모리 셀(10)은 스탠바이 모드(즉, 메모리 셀(10)은 판독되거나 기록되지 않는다)에 있다고 가정한다. 또한, 노드(20 및 22)의 전위는 각각 하이 및 로우이며, 즉, 메모리 셀(10)이 2개의 2진 데이터 중의 하나(즉, 논리 "1" 또는 "0")를 기억한다고 가정한다. 스탠바이 모드에서, 비트선(BL0 및 BL1)상의 전위는 Vdd이고, 바이어스 전압은 워드 선택선(WL1)에 인가된다. 상기와 같은 가정 하에서, 트랜지스터(12)만이 도전 상태에 있고, 다른 트랜지스터(14, 16 및 18)는 비도전 상태에 있다. 더욱 상세하게는 트랜지스터(14, 16 및 18)는 완전히 비도전 상태에 있는 것이 아니고, 소전류(I3및 IOFF-P)를 트랜지스터(16 및 18) 각각을 통해 흐르도록 하는데 충분한 바이어스 전위가 워드 선택선(WL1)에 인가된다. 상기 소전류(IOFF-P)는 트랜지스터(14)를 통해 흐르는 누설 전류(IOFF-N)를 보상하는데 사용되며, 그렇지 않으면, 결과적으로 노드(20)에서 전하의 손실(즉, 고 전위)로 이어질 수 있다. 상기에서, 트랜지스터(12)는 도전 상태라고 가정하였으므로, 트랜지스터(16)를 통해 흐르며, 이상적인 경우에서 전류(IOFF-P)와 동일한 전류(I3)가 낭비되게 된다. 그러나, 상기 전류(I3)는 매우 적어 메모리 셀(10)의 전체적인 전력낭비에는 그다지 영향을 끼치지 못한다.
반면에, 노드(20 및 22)상의 전위가 각각 로우 및 하이인 경우에는, 메모리 셀(10)은 다른 2진 정보를 저장한다. 상기 경우에, 트랜지스터(12)를 통해 흐르는 누설 전류는 전술한 바와 같은 동일한 방법으로 보상된다고 이해될 수 있다.
바이어스 전류(I3)는 두 개의 "전류 미러" 회로의 조력에 의해 설정된다. 상기 트랜지스터(24 및 16)의 조합은 제 1의 전류 미러를 형성하고 상기 부하 전류(I3)는 바이어스 회로(26)의 전류(I2)와, 트랜지스터(24 및 16) 채널 폭의 비율에 비례하는 기하학적인 폭 비율의 곱에 비례한다. 반면에 트랜지스터(28 및 30)는 제 2의 전류 미러 회로를 형성하고 상기 전류 미러 회로에서 전류(I2)는 정전류원(도시되지 않음)으로부터 인가된 전류(I1)와, 트랜지스터(28 및 30)의 채널 폭의 비율에 비례하는 기하학적인 폭 비율의 곱에 비례한다. 따라서, 이상적이라면 전류(I3)와 동등하게 되는 전류(IOFF-P)는 누설 전류(IOFF-N)를 보상함으로써 노드(20)상의 전위를 유지할 수 있다.
상기 스탠바이 모드, 즉, 누설 전류를 보상하는 기간에서, 각각의 비트선(BL0 및 BL1)은 전술한 바와 같이 Vdd이다. 또한 상기 모드에서, 기록 및 판독 동작이 없으므로, AND 게이트(32)는 트랜지스터(34)가 도전 상태, 트랜지스터(36)가 비도전 상태가 되도록 동시 신호를 발생하지 않는다. 따라서, 바이어스 전압은 워드선(WL1)을 경유하여 메모리 셀(10)에 계속 인가된다.
메모리 셀(10)을 판독하기 위해, 워드선(WL1)상의 전위는 상기 AND게이트(32)로부터 발생한 동시 신호에 의해 야기된 트랜지스터(34 및 36)의 온-오프 상태의 변화에 따라 그라운드 전위까지 낮아진다. 따라서, 트랜지스터(16 및 18)는 도전 상태가 되어, 비트선(BL0 및 BL1)상의 전위차를 나타낸다. 상기 전위차는 센스 증폭기(도시되지 않음)를 사용하여 검출되고, 그에 따라 메모리 셀(10)에 기억된 2진 데이터가 판독된다.
반면에, 메모리 셀의 상태를 변화시키기 위해서(즉, 트랜지스터(12 및 14)는 각각 오프 및 온으로 된다), 워드선(WL1)상의 전위는 바로 위에서 기술한 바와 같이 그라운드 전위까지 낮아진다. 그 후, 낮은 신호가 트랜지스터(18)를 통해 인가되어 게이트가 노드(20)에 결합되어 있는 트랜지스터(12)를 오프시킨다.
도 1에 도시된 구성에 따라, 전류(I1)를 공급하는 정전류원(도시되지 않음)과 트랜지스터(28)에 접속되고 상기 정전류원과 조합된 다이오드는 메모리 셀 모두에 의해 공유된다. 결과적으로, 도 1의 종래의 기술은 메모리 셀의 주변회로가 바람직하지 못하게 칩상의 상당한 면적을 차지한다는 문제에 직면한다. 상기의 이유는 트랜지스터(24, 30, 34 및 36) 및 AND게이트(32)가 각각의 워드선에 대해 제공되어야 하기 때문이다. SRAM의 메모리 용량을 수백 또는 수천까지 증가시키려는 끊임없는 요구를 고려해 보면, 메모리 셀의 주변회로의 면적을 축소시키는 것이 바람직하다. 또한 전류는 온도 의존특성이 큰 n-채널 트랜지스터(12 및 14)를 포함하는 메모리 셀에 인가된다. 따라서, 각각의 메모리 셀에 인가된 전류가 낮은 주위 온도 조건에 충분하도록 설정되기 때문에 메모리 칩이 고온의 환경 하에 놓여지는 경우에는, 불가피하게 많은 전류가 필요하게 된다.
따라서, 본 발명의 목적은 높은 면적 효율성 즉, 전체적인 기억 용량을 증가시켜 그에 따른 비트 당 메모리 비용을 감소시키기 위해 단위 면적 당 기억된 데이터 비트의 수를 증가시킬 수 있는 것을 특징으로 하는 SRAM을 제공하는 것에 있다.
본 발명의 다른 목적은 스탠바이 모드 중에 저전력 소비를 특징으로 하는 SRAM을 제공하는 것에 있다.
본 발명의 또 다른 목적은 면적효율성을 높게 실현하여 전체적인 기억 용량 을 증가시키고 그에 따라 비트 당 메모리 비용을 감소시킬 수 있는 SRAM에서 사용되는 개선된 워드선 바이어스 회로를 제공함에 있다.
본 발명의 또 다른 목적은 스탠바이 모드 중에 저전력 소비가 가능한 SRAM에서 사용되는 개선된 워드선 바이어스 회로를 제공함에 있다.
간략히 말해, 상기 목적들은 SRAM의 모든 메모리 셀에 의해 공유되는 워드선 바이어스 회로를 포함하는 SRAM에 의해 달성될 수 있다. 상기 SRAM은 어레이에 배치된 다수의 4-트랜지스터로 이루어진다. 각각의 메모리 셀은 비트선에 각각 결합되며 워드선 전위에 의해 제어되는 제 1 및 제 2의 전계 효과 트랜지스터를 구비하고 있다. 또한 각각의 메모리 셀은 제 1 및 제 2의 전계 효과 트랜지스터에 직렬로 각각 결합되어 2안정 상태를 갖는 회로를 형성하는 제 3 및 제 4의 교차 결합형 전계 효과 트랜지스터를 더 구비하고 있다. 상기 워드선 바이어스 회로는 상기 다수의 메모리 셀의 각각의 안전상태의 전위 변화를 나타내고, 상기 다수의 메모리 셀 각각의 안정 상태의 전위를 유지하기 위하여 상기 다수의 메모리 셀에 확장하는 워드선상의 전압을 제어한다.
본 발명의 또하나의 양상은, 비트선에 각각 결합되며 워드선 전위에 의해 제어되는 제 1 및 제 2의 전계 효과 트랜지스터를 구비하며, 또한 상기 제 1 및 제 2의 전계 효과 트랜지스터에 직렬로 각각 결합되어 2안정 상태를 갖는 회로를 형성하는 제 3 및 제 4의 교차 결합형 전계 효과 트랜지스터를 더 구비하며, 어레이에 배치된 다수의 4-트랜지스터 메모리 셀과, 상기 다수의 메모리 셀 각각의 안정 상태의 전위 변화를 나타내고, 상기 다수의 메모리 셀 각각에서의 상기 안정 상태의 전위를 유지하기 위하여 상기 다수의 메모리 셀에 인가되는 출력 전압을 제어하는 워드선 바이어스 회로를 포함하는 SRAM에 있다.
도 1은 서두에서 언급되는 워드선 바이어스 회로를 구비한 종래의 기술에 의한 4-트랜지스터 메모리 셀을 도시하는 다이어그램.
도 2는 본 발명에 의한 메모리 칩의 전체적인 구성을 개략적으로 도시하는 다이어그램.
도 3은 본 발명의 제 1의 실시예를 도시하는 다이어그램.
도 4는 본 발명의 제 2의 실시예를 도시하는 다이어그램.
도 5는 본 발명의 제 3의 실시예를 도시하는 다이어그램.
♠도면의 주요 부분에 대한 부호의 설명♠
50 : 워드선 바이어스 회로 52 : 로우 디코더
54 : 메모리 셀 어레이 56 : 칼럼 디코더
60 : 모니터 회로(60) 62 : 차동 증폭기
64, 68 : p-채널 트랜지스터 66, 70 : n-채널 트랜지스터
본 발명의 구성 및 특징은 첨부된 도면을 참조하여 보다 명확히 기술될 것이고, 동일 소자에는 동일한 부호가 부여될 것이다.
본 발명의 제 1의 실시예가 도 2 및 도 3을 참조하여 설명될 것이다.
도 2는 본 발명이 적용되는 메모리 칩의 전체 구성을 도시하는 개략도이다. 대체로, 본 발명은 로우 디코더(52)에 제공된 워드-인에이블 스위치를 통해 다수의 메모리 셀에 인가되는 워드선 전압(VWD)을 출력하는 워드선 바이어스 회로(50)에 관한 것이다. 메모리 셀 어레이(54)는 수평 로우 및 수직 칼럼의 어레이에 정렬되는 개개의 메모리 셀로 구성된다. 각각의 셀은 이진 정보의 1비트를 저장할 수 있다.
종래 기술에서 널리 공지된 바와 같이, 각각의 메모리 셀은 동일한 로우 내에서 나머지 다른 셀과 공통의 접속을 공유하고, 동일한 칼럼 내에서 나머지 다른 셀과 다른 공통 접속을 공유한다. 특정 메모리 셀, 즉 메모리 셀 어레이(54)의 특정 데이터 비트를 액세스하기 위해서, 칼럼 디코더(56)와 로우 디코더(51)로부터 각각 연장하는 대응 비트 및 워드선은 활성화(선택)되어야만 한다. 일단 메모리 셀(또는 메모리 셀 그룹)이 이러한 형태로 선택되면, 데이터 판독 및/또는 데이터 기록 동작이 특정 로우 상의 선택된 단일의 비트 또는 다중 비트에 대해 수행될 수 있다. 칼럼 디코더(56)는 특정 칼럼을 선택하고, 선택된 로우 내에서 대응하는 데이터 내용을 출력으로 경로지정하는 두 임무를 수행한다.
본 발명은 스탠바이 모드동안 워드선 전압 제어에 관련된다. 따라서, 데이터기록 및 판독 동작은 이들 동작이 도 1의 종래 기술과 동일하고 서두에서 논의되었기 때문에 간략화를 위해 제공되지 않을 것이다.
도 3을 참조하면, 로우 디코더(40), 및 메모리 셀(10')의 일부와 함께 워드선 바이어스 회로(50)가 상세히 도시되어 있다. 워드선 바이어스 회로(50)는 로우 디코더(40) 내의 스위치(39)를 통해 칩 내에 제공된 모든 메모리 셀에 의해 공유됨을 알 수 있을 것이다. 도 3에 도시된 메모리 셀(10')과 스위치(39)는 도 1에 도시된 것과 실질적으로 동일하다. 따라서, 도 1과 연계하여 이미 언급된 소자에는 동일한 도면 부호를 붙이고 그 설명은 문맥상 필요한 경우를 제외하곤 간략화를 위해 생략될 것이다.
서두에서 상술된 경우에서와 같이, 노드(20 및 22)는 각각 하이와 로우 전위를 나타내는 것으로 간주된다. 따라서, 노드(20)에서 하이 전위를 유지하기 위해서는, 누설 전류(IOFF-N)를 재충전(replenish)하는 누설 전류(IOFF-P)를 공급할 필요가 있다.
상기 언급된 바와 같이, 메모리 칩은 아주 많은 수의 메모리 셀을 구비하고 있으며 그 자체로는, 동일한 누설 전류를 나타내도록 모든 온-칩 메모리 셀의 트랜지스터를 제조하는 것은 사실상 불가능하다. 종래 기술에서 공지된 바와 같이, MOSFET의 임계 전압은 트랜지스터의 게이트 길이에 크게 의존한다. 특히, 채널 길이가 짧아질수록, 임계 전압은 누설 전류의 증가로 인해 낮아지게 된다. 그러나, 메모리 칩이 설계될 때, 모든 온-칩 메모리 셀의 트랜지스터의 누설 전류에서의 산란의 상한 및 하한을 예측하는 것이 가능할 것이다. n-채널 트랜지스터 사이의 누설 전류의 상한은 IOFF-N(MAX)로 나타내어지고, p-채널 트랜지스터 사이의 누설 전류의 하한은 IOFF-P(MIN)로 나타내어진다.
워드선 바이어스 회로(50)는 모니터 회로(60), 차동 증폭기(62), p-채널 트랜지스터(64), 및 n-채널 트랜지스터(66)를 포함한다. 모니터 회로(60)는 p-채널 트랜지스터(68)와 n-채널 트랜지스터(70)로 구성되는데, 이들은 각각의 메모리 셀에서 p-채널 트랜지스터와 n-채널 트랜지스터로서 직렬로 연결된다. 스탠바이 모드 동안, 트랜지스터(64 및 66)는 각각 온 및 오프로 유지되고(즉, 누설되지 않은 전류의 보상은 불필요하다.), 그러므로, 워드선(WL1) 상의 전압(VWD)은 Vdd이다.
트랜지스터(68 및 70)의 누설 전류가 MIOFF-P및 MIOFF-N에 의해 표현된다고 가정하자. 온-칩 메모리 셀의 교차 연결된 트랜지스터를 통해 흐르는 모든 누설 전류 각각에 대해 성공적으로 보상하기 위해서, 하기의 관계를 충족시켜야만 한다.
MIOFF-N≥IOFF-N(MAX)
MIOFF-P≤IOFF-P(MIN)
이 경우, 실질적으로는 다소 복잡하게 보이지만, MIOFF-N이 IOFF-N(MAX)와 동일하고 MIOFF-P이 IOFF-P(MIN)와 동일한 것이 바람직하다.
설명의 편의를 위해, 트랜지스터(14)의 누설 전류(IOFF-N)가 IOFF-N(MAX)인 것으로 가정한다. 누설 전류(IOFF-N)가 주변 온도의 상승으로 인해 증가하는 경우, 모니터 회로(60) 내의 전류(MIOFF-N)도 증가하여 트랜지스터(68 및 70)의 드레인 사이의 노드(72)에서의 전위는 낮아지게 된다. 노드(72)의 전위가 기준 전압(VREF) 이하로 낮아지는 경우, 차동 증폭기(62)의 출력은 트랜지스터(64)가 부분적으로 비도전되고 트랜지스터(66)가 부분적으로 도전되기에 충분하도록 낮아진다. 따라서, 워드선 전압(VWD)은 약간 낮아지고 그 결과 노드(20)에서의 전하를 재충전하기 위해 전류(IOFF-P)가 증가한다. 한편, 트랜지스터(68)의 게이트에 인가되는 워드선 전압(VWD)을 낮추는 것은 트랜지스터(68)를 통해 흐르는 전류(MIOFF-P)를 증가시키고, 따라서, 노드(72)에서의 전압이 상승된다. 이러한 음의 피드백이 노드(72)에서의 전위가 기준 전압(VREF)을 초과하도록 하는 경우, 차동 증폭기(62)의 출력은 워드선 전압(VWD)이 전원 전위(Vdd)와 같아지도록 한다. 노드(72)에서의 전위가 기준 전압(VREF) 이하로 낮아지는 경우, 상기 언급된 피드백 동작은 노드(20)에서의 하이 전압을 재충전함으로써 메모리 셀(10')에 저장되어 있는 비트 정보를 유지하도록 반복된다.
기준 전압(VREF)은 노드(72)에서의 어떤 전압이 누설 전류(IOFF-N)를 보상하도록 워드선(WL1) 상의 전압(VWD)을 적절히 감소시키는지를 고려하여 결정된다.
상기에 있어서, 워드선 바이어스 회로(50)는 차동 증폭기(62)를 활용한다. 그러나, 대안으로서, 비교기가 차동 증폭기(62) 대신 사용될 수도 있다.
도 4를 참조하면, 본 발명의 제 2의 실시예에 따른 워드선 바이어스 회로(50')가 도시되어 있다. 상기 바이어스 회로(50')는 도 3에 도시된 대응부(50)와는 다음의 면에서 상이하다. 첫째, 실질적으로 서로 동일한 다수의 트랜지스터(70-1 내지 70-n)가 단일의 트랜지스터(70) 대신 제공된다. 둘째, 워드선 바이어스 회로(50')의 출력과 그라운드 사이에 커패시터(80)가 부가된다. 셋째, 트랜지스터(64)의 게이트에 인가되는 전류를 증폭하기 위해서 하나 또는 두 개 이상의 버퍼(두 개의 버퍼만이 82와 84로 도시되어 있다)가 트랜지스터(64)의 게이트와 차동 증폭기(62)의 출력 사이에 새롭게 제공된다. 이상의 내용 외에, 워드선 바이어스 회로(50')는 제 1의 실시예의 대응부(50)와 실질적으로 동일하다.
트랜지스터(70-1 내지 70-n)는 칩의 주변 온도로 인해 메모리 칩의 온도가 변화하는 경우 노드(72)에서의 전위를 급속하게 낮추기 위해 제공된다. 특히, 칩의 모든 메모리 셀 중에서 가장 빨리 낮아지는 메모리 셀의 하이 노드에서의 전압보다 더 빨리 노드(72)에서의 전압을 낮출 필요가 있다.
커패시터(80)는 워드선이 선택될 때 큰 전류가 워드선을 통해 흐르는 경우 전압(VWD)이 일시적으로 낮아지는 것을 방지하기 위해 제공된다.
워드선 바이어스 회로(50')는 칩 상의 모든 메모리 셀에 의해 공유되며, 따라서, 트랜지스터(64)는 큰 전류를 흐르게 해야한다. 따라서, 트랜지스터(64)는 채널 길이가 상대적으로 크게 되도록 제조된다. 만약 트랜지스터(64)를 부분적인 비도전 상태로 급속하게 가져가기 위해 차동 증폭기(62)가 제조되는 경우, 차동 증폭기(62)의 채널 길이도 길어져야 한다. 이러한 경우, 칩 면적 효율성이 감소하게되어 제조 비용을 증가시키게 된다. 이러한 문제점을 방지하기 위해서, 트랜지스터(64)의 게이트에 인가되는 전류를 증폭시키기 위해 버퍼(82 및 84)가 제공된다.
상기 언급된 제 1의 실시예와 관련된 제 2의 실시예의 세 수정예는 독립적으로 사용될 수 있다. 즉, 이들 수정예는 그 자체로서 임의적이며, 상기 수정예의 하나 또는 두 개가 실제 응용에 따라 생략될 수 있다.
도 5를 참조하면, 본 발명의 제 3의 실시예에 따른 워드선 바이어스 회로(50")가 도시되어 있다. 바이어스 회로(50")는 두 가지 면에서 도 3에 도시된 대응부(50)와 상이하다. 그 하나는 제 2의 실시예에서와 같이 다수의 트랜지스터(70-1 내지 70-n)가 단일의 트랜지스터(70) 대신 제공된다는 것이다. 이 수정예는 도 3과 연계하여 설명되었으며, 따라서 그 설명은 생략될 것이다. 나머지 하나는 차동 증폭기(90)의 한 입력이 트랜지스터(68) 및 트랜지스터(70-1 내지 70-n)의 드레인(즉, 노드(72))에 연결되고, 나머지 입력은 다른 기준 전압(VREF')이 공급되도록 차동 증폭기(90)가 부가된다는 점이다. 이 기준 전압(VREF')는 VREF보다 높게 설정된다. VREF및 VREF'의 값은 다음과 같이 결정된다. 즉, 노드(72)에서의 전압이 VREF보다 낮아지는 경우, 트랜지스터(64)는 비도전 상태에 있게 되고 트랜지스터(68)는 부분적으로 도전되어 전압(VWD)을 약간 낮추게 된다. 한편, 노드(72)에서의 전압이 VREF와 VREF'사이에 있는 경우, 트랜지스터(64 및 66) 둘 다는 비도전 상태에 있게 된다. 또한, 노드(72)에서의 전압이 VREF및 VREF'보다 높게 되는 경우, 트랜지스터(64)는 부분적인 도전 상태에 있게 되고, 트랜지스터(66)는 비도전 상태에 있게 된다. 따라서, 트랜지스터(64 및 66) 둘 다가 동시에 도전되고 큰 전류가 트랜지스터(64 및 66)를 통해 그라운드로 흐르게 되는 것을 방지할 수 있게 된다.
상기 상술된 본 발명의 세 실시예는 본 발명을 설명하는 것으로 본 발명이 기초로 하는 개념을 제한하려는 것이 아님을 주지해야 할 것이다.

Claims (17)

  1. SRAM에 있어서,
    비트선에 각각 결합되며 워드선 전위에 의해 제어되는 제 1 및 제 2의 전계 효과 트랜지스터를 구비하고, 또한 상기 제 1 및 제 2의 전계 효과 트랜지스터에 직렬로 각각 결합되어 2안정 상태를 갖는 회로를 형성하는 제 3 및 제 4의 교차 결합형 전계 효과 트랜지스터를 더 구비하며, 어레이에 배치된 다수의 4-트랜지스터 메모리 셀과,
    상기 다수의 4-트랜지스터 메모리 셀에 의해 공유되며, 상기 다수의 메모리 셀 각각의 안정 상태의 전위 변화를 나타내고, 상기 다수의 메모리 셀 각각에서의 상기 안정 상태의 전위를 유지하기 위하여 상기 다수의 메모리 셀에 인가되는 출력 전압을 제어하는 워드선 바이어스 회로를 포함하는 것을 특징으로 하는 SRAM.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2의 전계 효과 트랜지스터는 제 1의 채널형이며, 상기 제 3 및 제 4의 전계 효과 트랜지스터는 상기 제 1 및 제 2의 전계 효과 트랜지스터의 역전형인 것을 특징으로 하는 SRAM.
  3. 제 1항에 있어서,
    상기 워드선 바이어스 회로는,
    서로 반대되는 채널형을 가지며 전원과 그라운드 사이에서 직렬로 결합되어 있는 제 5 및 제 6의 전계 효과 트랜지스터를 구비하는 모니터 회로; 및
    상기 모니터 회로와 상기 전원에 동작적으로(operatively) 결합된 워드선 전압 제어기를 포함하고,
    상기 제 5 및 제 6의 트랜지스터 사이의 노드 전위는 상기 안정 상태의 전위 변화에 따라 변화하며,
    상기 워드선 전압 제어기는 상기 노드 전위에 응답하여 상기 워드선 바이어스 회로의 상기 전압을 제어하는 것을 특징으로 하는 SRAM.
  4. 제 3항에 있어서, 상기 워드선 전압 제어기는,
    상기 노드 전위와 기준 전압에 의해 결정되는 제어 전압을 생성하기 위한 제 1의 수단; 및
    상기 제 1의 수단으로부터 생성된 상기 제어 전압에 응답하여 상기 워드선 바이어스 회로의 상기 출력 전압을 제어하기 위한 제 2의 수단을 포함하는 것을 특징으로 하는 SRAM.
  5. 제 4항에 있어서,
    상기 제 1의 수단은 상기 노드 전위가 인가되는 제 1의 입력과 상기 기준 전압이 인가되는 제 2의 입력을 구비하는 차동 증폭기를 포함하는 것을 특징으로 하는 SRAM.
  6. 제 4항에 있어서,
    상기 제 1의 수단은 상기 노드 전위가 인가되는 제 1의 입력과 상기 기준 전압이 인가되는 제 2의 입력을 구비하는 비교기(comparator)인 것을 특징으로 하는 SRAM.
  7. 제 4항에 있어서, 상기 제 2의 수단은,
    상기 전원으로부터 상기 워드선 바이어스 회로의 상기 출력 전압이 전개하는 출력선으로 연장하는 경로에 제공되며, 상기 제 1의 수단으로부터의 상기 제어 전압에 응답하여 상기 워드선 바이어스 회로의 상기 출력 전압을 제어하기 위한 제 7의 전계 효과 트랜지스터; 및
    상기 출력선과 그라운드 사이에 제공되며, 상기 제 1의 수단으로부터의 상기 제어 전압에 응답하여 상기 워드선 바이어스 회로의 상기 출력 전압을 제어하기 위한 제 8의 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 SRAM.
  8. 제 3항에 있어서, 상기 제 5의 전계 효과 트랜지스터의 누설 전류는 상기 다수의 메모리 셀에서 안정 상태 전위를 유지하기 위해 사용되는 최소 누설 전류보다 더 작으며, 상기 제 6의 전계 효과 트랜지스터의 누설 전류는 상기 다수의 메모리 셀에서 안정 상태 전위를 감소시키도록 동작하는 최대 누설 전류보다 더 큰 것을 특징으로 하는 SRAM.
  9. 제 1항에 있어서, 상기 워드선 바이어스 회로는,
    병렬로 배치된 다수의 제 6의 전계 효과 트랜지스터와 제 5의 전계 효과 트랜지스터를 포함하며, 상기 제 5의 전계 효과 트랜지스터는 상기 다수의 제 6의 전계 효과 트랜지스터와 동일한 채널형을 갖고, 상기 제 5의 전계 효과 트랜지스터는 전원과 그라운드 사이에서 상기 다수의 제 6의 전계 효과 트랜지스터와 직렬로 연결되며, 상기 제 5의 전계 효과 트랜지스터와 상기 다수의 제 6의 전계 효과 트랜지스터 사이의 노드에서의 전위는 상기 안정 상태 전위 변화에 응답하여 변하는 모니터 회로; 및
    상기 모니터 회로와 상기 전원에 동작적으로 연결되며, 상기 노드 전위에 응답하여 상기 워드선 바이어스 회로의 상기 출력 전압을 제어하는 워드선 전압 제어기를 포함하는 것을 특징으로 하는 SRAM.
  10. 제 9항에 있어서, 상기 워드선 전압 제어기는,
    상기 노드 전위와 기준 전압에 의해 결정되는 제어 전압을 생성하기 위한 제 1의 수단; 및
    상기 제 1의 수단으로부터 생성된 상기 제어 전압에 응답하여 상기 워드선 바이어스 회로의 상기 출력 전압을 제어하기 위한 제 2의 수단을 포함하는 것을 특징으로 하는 SRAM.
  11. 제 9항에 있어서,
    상기 제 1의 수단은 상기 노드 전위가 인가되는 제 1의 입력과 상기 기준 전압이 인가되는 제 2의 입력을 구비하는 차동 증폭기를 포함하는 것을 특징으로 하는 SRAM.
  12. 제 9항에 있어서,
    상기 제 1의 수단은 상기 노드 전위가 인가되는 제 1의 입력과 상기 기준 전압이 인가되는 제 2의 입력을 구비하는 비교기(comparator)인 것을 특징으로 하는 SRAM.
  13. 제 9항에 있어서, 상기 제 2의 수단은,
    상기 전원으로부터 상기 워드선 바이어스 회로의 상기 출력 전압이 전개하는 출력선으로 연장하는 경로에 제공되며, 상기 제 1의 수단으로부터의 상기 제어 전압에 응답하여 상기 워드선 바이어스 회로의 상기 출력 전압을 제어하기 위한 제 7의 전계 효과 트랜지스터; 및
    상기 출력선과 그라운드 사이에 제공되며, 상기 제 1의 수단으로부터의 상기 제어 전압에 응답하여 상기 워드선 바이어스 회로의 상기 출력 전압을 제어하기 위한 제 8의 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 SRAM.
  14. 제 9항에 있어서, 상기 제 5의 전계 효과 트랜지스터의 누설 전류는 상기 다수의 메모리 셀에서 안정 상태 전위를 유지하기 위해 사용되는 최소 누설 전류보다 더 작으며, 상기 제 6의 전계 효과 트랜지스터의 누설 전류는 상기 다수의 메모리 셀에서 안정 상태 전위를 감소시키도록 동작하는 최대 누설 전류보다 더 큰 것을 특징으로 하는 SRAM.
  15. 제 7항에 있어서, 상기 워드선 바이어스 회로의 상기 출력 전압의 갑작스런 전위 강하(potential drop)를 방지하기 위해 상기 제 8의 전계 효과 트랜지스터와 병렬로 제공되는 커패시터를 더 포함하는 것을 특징으로 하는 SRAM.
  16. 제 7항에 있어서, 상기 차동 증폭기의 출력과 상기 제 7의 전계 효과 트랜지스터의 게이트 사이의 경로에 제공되며, 상기 제 7의 전계 효과 트랜지스터의 상기 게이트에 인가되는 전류를 증가시키기 위한 수단을 더 포함하는 것을 특징으로 하는 SRAM.
  17. 제 5항에 있어서, 상기 노드 전위가 인가되는 제 1의 입력과 다른 기준 전압이 인가되는 제 2의 입력을 구비하는 다른 차동 증폭기를 더 포함하며, 상기 다른 기준 전압은 상기 언급된 기준 전압보다 더 높은 것을 특징으로 하는 SRAM.
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