KR19980019163A - 디지트 라인을 프리차지 트랜지스터를 약간 턴 온 시키는 레벨에 클램핑하는 정전위 발생기를 갖는 반도체 메모리 디바이스 - Google Patents

디지트 라인을 프리차지 트랜지스터를 약간 턴 온 시키는 레벨에 클램핑하는 정전위 발생기를 갖는 반도체 메모리 디바이스 Download PDF

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Abstract

스태틱 랜덤 액세스 메모리 디바이스의 디지트 라인 쌍들(D1/D1B-Dn/DnB)은 n-채널 인핸스먼트형 전하 트랜지스터들(Mn10/Mn11)에 의해 미리 충전되고 데이타 판독 및 기록 후에 p-채널형 클램핑 트랜지스터들(Mp1/Mp2)에 의해 양의 전위 레벨(Vcc)과 접지 레벨(GND) 사이의 중간 전위 레벨로 클램핑되며, p-채널형 클램핑 트랜지스터들은 컬럼 선택 신호들에 의해 게이트가 제어되어 디지트 라인 쌍들과 데이타 버스(RB/RBB) 사이에 접속된 n-채널 인핸스먼트형 전송 트랜지스터들(Mn15/Mn16)과 상보적으로 온 상태와 오프 상태 사이에서 전환됨으로써 디지트 라인 쌍들을 중간 전위 레벨로 복원한다.

Description

디지트 라인을 프리차지 트랜지스터를 약간 턴 온시키는 일정한 레벨에 클램핑하는 정전위 발생기를 갖는 반도체 메모리 디바이스
본 발명은 반도체 메모리 디바이스에 관한 것으로, 특히, 프리차지 트랜지스터를 약간 턴 온시키기 위해 디지트 라인에 클램핑 회로를 통해 정전위(constant potential) 레벨을 공급하는 정전위 발생기를 갖는 반도체 메모리 디바이스에 관한 것이다.
데이타 비트가 고속 반도체 메모리 디바이스로부터 독출될 때, 디지트 라인 쌍은 동일한 행 어드레스로 메모리 셀에 전기적으로 접속되고, 그 다음에 디지트 라인 쌍은 선택기를 통해 버스 라인에 선택적으로 접속된다. 독출 이후에, 프리차징 회로는 디지트 라인 쌍을 다음 데이타 억세스를 위해 소정 프리차지 레벨로 변화시킨다. 그러므로, 선택기 및 프리차징 회로는 모든 디지트 라인 쌍에 대해 동작하고, 그에 따라서, 디지트 라인 쌍에 할당된 영역 만큼 넓은 영역을 차지한다. 이 때문에, 제조자가 메모리 셀을 증가시키는 경우, 그에 따라 디지트 라인 쌍을 증가시키는 경우, 프리차징 회로 및 선택기는 메모리 셀 어레이와 함께 확대되고, 넓은 영역을 차지한다. 제조자는 비교적 작은 반도체 칩상에 제조된 고속의 큰 저장 용량의 반도체 메모리 디바이스에 대해 연구 개발 노력중이다.
도1은 고속 스태틱 랜덤 억세스 메모리 디바이스의 전형적인 예를 도시한 것이다. 종래 기술의 고속 스태틱 랜덤 억세스 메모리 디바이스는 로과 컬럼으로 배열된 메모리 셀(MC)를 갖는 메모리 셀 어레이(1)을 포함하고, 메모리 셀(MC)는 플립 플롭 회로에 의해 구현된다. 워드 라인(WL1 내지 WLm)은 각각 메모리 셀(MC)의 행에 접속되고, 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)는 각각 메모리 셀(MC)의 컬럼에 접속된다. 워드 라인(WL1 내지 WLm)중의 하나가 활성 레벨로 변화될 때, 관련된 행의 메모리 셀 MC는 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)에 전기적으로 접속되고, 데이타 비트는 메모리 셀 MC로부터 디지트 라인 쌍(D1/D1B내지 Dn/DnB)로 전위차 형태로 독출된다.
종래 기술의 고속 스태틱 랜덤 억세스 메모리 디바이스는 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)를 프리차지 레벨로 차징하기 위한 프리차징 회로(2)를 더 포함한다. 프리차징 회로(2)는 양(positive) 전원 전압선 VCC와 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)사이에 각각 접속된 프리차징 유닛(21 내지 2n)을 포함한다. 프리차징 유닛(21 내지 2n)은 회로 구성에 있어서 서로 동일하고, 각각의 프리차징 유닛(21/2n)은 양전압선 VCC와 관련된 쌍의 디지트 라인 사이에 접속된 한 쌍의 차지 트랜지스터(M3/M4) 및 관련된 쌍의 디지트 라인들사이에 접속된 밸런스 트랜지스터 M5를 갖는다. 프리차지 제어 라인(PCL)은 차지 트랜지스터(M3/M4)의 게이트 전극 및 밸런스 트랜지스터(M5)의 게이트 전극에 접속되고, 차지 트랜지스터 (M3/M4) 및 밸런스 트랜지스터(M5)는 온 상태와 오프 상태 사이에서 동시에 변화된다. 차지 트랜지스터(M3/M4) 및 밸런스 트랜지스터(M5)가 턴 온될 때, 관련된 비트 라인은 프리차지 레벨로 차지되고 밸런스된다. 이 예에서, 프리차지 레벨은 양 전압선 레벨 Vcc보다 프리차지 트랜지스터(M3/M4)의 임계값만큼 낮다.
종래 기술의 고속 스태틱 랜덤 억세스 디바이스는 클램핑 회로(3)을 더 포함하고, 이 클램핑 회로(3)은 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)에 각각 관련된 클램핑 유닛(Yc1 내지 Ycn)을 포함한다. 클램핑 유닛(Yc1 내지 Ycn)은 회로 구성에 있어서 서로 동일하고, 클램핑 유닛(Yc1 내지 Ycn) 각각은 한 쌍의 클램핑 트랜지스터 (M46/M47)에 의해 구현된다. 클램핑 트랜지스터(M46/M47)은 정 전원 전압선 VCC와 관련된 쌍의 디지트 라인 사이에 접속되고, 클램핑 트랜지스터(M46/M47)의 게이트 전극은 정 전원 전압선 VCC에 접속된다. 이 때문에, 클램핑 트랜지스터 M46/M47은 동시에 턴 온되고, 정 전원 전압선 VCC를 관련된 디지트 라인에 전기적으로 접속시킨다.
종래 기술의 고속 스태틱 랜덤 억세스 메모리 디바이스는 데이타 버스(RB/RBB), 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)과 데이타 버스(RB/RBB)사이에 접속된 컬럼 선택기(4) 및 데이타 버스(RB/RBB)에 접속된 감지 증폭기/기입 회로(5)를 더 포함한다. 컬럼 선택기(4)는 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)와 데이타 버스 (RB/RBB) 사이에 접속된 한 쌍의 트랜스퍼 트랜지스터(M1/M2)를 포함하고, 한 쌍의 트랜스퍼 트랜지스터(M1/M2)는 선택 라인(Y1 내지 Yn)의 제어하에서 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)를 데이타 버스(RB/RBB)에 선택적으로 접속시킨다. 다음에, 디지트 라인 쌍(D1/D1B내지 Dn/DnB)중의 하나는 트랜스터 트랜지스터 (M1/M2)의 관련된 쌍을 통해 데이타 버스(RB/RBB)에 접속되고, 독출된 데이타 비트는 선택된 디지트 라인 쌍으로부터 데이타 버스(RB/RBB)를 통해 감지 증폭기/기입 회로(5)로 트랜스퍼된다.
프리차징 회로(2), 클램핑 회로(3) 및 컬럼 선택기(4)는 종래 기술의 고속 스태틱 랜덤 억세스 메모리 디바이스의 주변 회로의 일부를 형성한다.
종래 기술의 고속 스태틱 랜덤 억세스 메모리 디바이스는 다음과 같이 동작한다. 좌측 메모리 셀(MC)는 억세스된 것으로 가정된다. 디지트 라인(D1 내지 Dn)은 디지트 라인(D1B 내지 DnB)와 밸런스되었다. 워드 라인(WL1)은 활성 레벨로 변화되고, 관련된 행내의 메모리 셀 MC는 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)에 전기적으로 접속된다. 전류는 디지트 라인(D1/../Dn 또는 D1B/.../DnB)로부터 관련된 메모리 셀(MC) 각각으로 흐른다. 결과적으로, 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)상에는 전위차가 일어난다.
후속하여, 선택 라인(Y1)은 활성 레벨로 변화되고, 다른 선택 라인은 비활성인 채로 남는다. 다음에, 트랜스퍼 트랜지스터(M1/M2)의 최좌측쌍은 턴 온되고, 디지트 라인 쌍(M1/M2)는 한 쌍의 트랜스퍼 트랜지스터(M1/M2)를 통해 데이타 버스(RB/RBB)에 전기적으로 접속된다.
전위차는 트랜스퍼 트랜지스터들 (M1/M2)의 쌍을 통해 디지트 라인 쌍 (D1/D1B)에서 데이타 버스 (RB/RBB)로 전달된다.
감지 증폭기(5)는 데이타 버스 (RB/RBB) 상의 전위차의 크기를 신속하게 증가시키고, 출력 데이타 신호는 대 전워차로부터 발생된다.
디지트 라인 쌍들 (D1/D1B)-(Dn/DnB) 상의 전위차는 메모리 셀의 로 선택 이전에 즉시 0이 된다. 선택 후에, 프리차지 회로(2)의 전류 구동 출력을 최소화하는 것이 바람직하다. 이러한 이유로, 프리차지 제어 라인(PCL)은 메모리 셀 (MC)의 로 선택 이전에 즉시 비활성 레벨로 변경되어, 프리차지 트랜지스터들 (M3/M4) 및 밸런스 트랜지스터(M5)가 턴오프된다. 프리차지 제어 라인(PCL)은 모든 프리차지 유닛들 (21 - 2n) 사이에 공유되고, 디지트 라인 쌍들(D1/D1B - Dn/DnB)은 정 전압 라인 (VCC)으로부터 동시에 분리된다. 그러나, 클램핑 트랜지스터들(M46/M47)은 프리차지 제어 라인(PCL)을 비활성 레벨로 변경한 후에 연속적으로 턴온된다. 이러한 이유로, 인접한 디지트 라인 쌍들(D1/D1B - Dn/DnB)은 거의 잡음에 영향을 받지 않는다. 더우기, 클램핑 트랜지스터들(M46 혹은 M47)은 연관된 디지트 라인들(D1-Dn/D1B-DnB)을 하이 레벨로 풀업(pull up)하고, 클램핑 트랜지스터들(M47 혹은 M46)은 연관된 디지트 라인들(D1-Dn/D1B-DnB)이 메모리 셀들(MC)로의 전류 흐름으로 인해 과도하게 로 레벨로 되는 것을 방지한다. 그러므로, 클램핑 트랜지스터들(M46/M47)은 선택된 워드 라인을 장 기간 동안 활성 레벨로 유지하는 것을 가능하게 하여, 종래 기술의 스태틱 랜덤 억세스 메모리 디바이스가 롱 사이클 데이타 억세스에 대처하도록 한다 물론, 만약 좁은 펄스 신호가 선택된 워드 라인에 공급된다면, 종래 기술의 스태틱 랜덤 억세스 메모리 디바이스도 롱 사이클 데이타 억세스에 대처한다.
데이타 비트가 최좌측 메모리 셀(MC)로 기입될 때, 최좌측 메모리 셀(MC)은 데이타 판독에서와 유사하게 워드 라인(WL1)과 컬럼 선택 라인(Y1)을 선택하는 것에 의해 지정되고, 프리차지 트랜지스터들(M3/M4) 및 밸런스 트랜지스터(M5)는 선택이전에 즉시 턴오프된다. 기입 회로(5)는 예를 들면 기입 데이타 비트에 따른 접지 레벨인 가장 낮은 레벨로 데이타 버스(RB/RBB)의 버스 라인들중 하나를 낮추어, 전위차가 데이타 버스(RB/RBB) 상에서 발생한다. 이 전위차는 트랜스퍼 트랜지스터들(M1/M2)을 통해 디지트 라인 쌍(D1/D1B)으로 전달되어, 디지트 라인 쌍(D1/D1B)의 전위차는 최좌측 메모리 셀(MC)의 플립플롭 내에서 안정 상태를 유지하거나 변화한다.
데이타 기입 속도는 디지트 라인 상의 전위 강하와 데이타 기입 후의 회복에 의해 결정된다. 이러한 예에서, 프리차지 트랜지스터들(M3/M4)은 n채널 인핸스먼트형이고, 디지트 라인 쌍들(D1/D1B - Dn/DnB)은 변경되어 예를 들면 VCC -Vtn인 프리차지 트랜지스터들(M3/M4)의 임계 Vtn에 의해 정 전압 레벨 VCC이하의 전위 레벨로 밸런스화된다. 이러한 이유로, 메모리 셀(MC)은 정 전압 레벨 VCC로 프리차지된 것보다 좁은 범위 내에서 디티즈 라인들(D1/D1B - Dn/DnB) 상의 전위 레벨을 진동시켜서, 이러한 좁은 전위 범위는 억세스 속도를 향상시킨다. 충전 회로(2)는 프리차지 제어 라인(PCL)의 전류 구동 출력을 변경하여, 전위 강하와 전위 회복 사이의 속도를 변화시킨다. 이러한 제어는 억세스 속도를 더 향상시킨다.
디지트 라인 쌍들(D1/D1B - Dn/DnB)이 전위 레벨(VCC- Vtn)로 변화되는 또다른 이유는 주변 회로의 회로 소자 수의 감소 때문이다. 상세히 언급하면, 전위차가 디지트 라인 쌍(D1/D1B - Dn/DnB) 상에 발생될 때. 이 쌍의 디지트 라인들중 하나는 수백 밀리 볼트까지 이 쌍의 다른 디지트 라인보다 작게 되어, 소스 - 게이트 전위가 트랜스퍼 트랜지스터들(M1/M2)을 온 상태로 하기에 충분히 크게 되기 때문에, n채널 인핸스먼트형의 트랜스퍼 트랜지스터들(M1/M2)은 전위차를 데이타 버스(RB/RBB)로 전송할 수 있다. 그러므로, 디지트 라인 쌍은 7개의 트랜지스터들(M1/M2, M3/M4,M5 및 M46/M47)과 연관된다.
종래 기술의 고속 스태틱 랜덤 억세스 메모리 디바이스는 억세스 속도가 상한에 이르러 데이타 억세스가 가속되기 어렵다는 문제점을 가지고 있다. 이는 클램핑 회로(3)가 전류를 디지트 라인들(D1/D1B - Dn/DnB)로 연속적으로 공급하기 때문이다. 메모리 셀(MC)의 플립 플롭 회로는 클램핑 회로(3)를 통해 공급되는 전류만이 아니라 연관된 디지트 라인에 결합된 다량의 기생 캐패시턴스도방전시킬 것이 예상된다. 그러므로, 클램핑 회로(3)는 디지트 라인 쌍들(D1/D1B - Dn/DnB) 상의 전위차들의 발생을 감소시킨다.
인접한 디지트 라인들 사이의 결합 캐패시턴스는 데이타 억세스가 가속되기 어려운 또다른 이유이다. 데이타의 기입 후에, 프리차지 회로(2)는 강하된 디지트 라인을 로 레벨로 풀업하고, 디지트 라인 상의 전위 상승은 거기에 용량 결합된 인접 디지트 라인 상의 전위 레벨을 상승시켜서, 오프셋 전위차는 인접 디지트 라인 쌍에 위치된다. 이러한 상태에서, 만약 오프셋 전위차와 반대 논리 레벨의 데이타 비트가 메모리 셀로부터 디지트 라인 쌍으로 판독된다면, 시간 지연은 심각하게 된다.
부 전력 공급 라인(VCC) 상의 전위 변동으로 인해 기능 불량을 일으키는 또다른 문제점이 존재한다. 프리차지 제어 신호(PCL) 및 컬럼 선택 신호들(Y1 -Yn)은 정 전압(VCC)로부터 생성되어, 전위 변동은 이러한 실호들(PCL) 및 (Y1 - Yn)의 전위 레벨에 영향을 미친다. 프리차지 제어 신호(PCL) 및 컬럼 선택 신호들(Y1 -Yn)은 폭넓게 강하되어, 게이트 전위는 프리차지/트랜스퍼 트랜지스터의 임계값을 유지할 수 없어서, 프리차지/트랜스퍼 트랜지스터는 턴오프된다. 그 결괴, 데이타 판독은 불가능하게 된다.
그러므로 본 발명의 중요한 목적은 억세스 속도가 향상되고 전위 변동에 덜 영향을 받는 반도체 메모리 디바이스를 제공하는 것이다.
이러한 목적을 이루기 위해, 본 발명은 트랜스퍼 트랜지스터와 채널 도전형이 반대이고 컬럼 선택 라인들로 게이트가 제어되는 클램핑 트랜지스터들을 통해 정 전위를 디지트 라인 쌍들에 공급하는 것을 제안한다.
본 발명의 한 특징에 따라서, 데이타 비트들을 저장하기 위한 복수의 메모리 셀, 복수의 메모리 셀에 선택적으로 접속되어 상기 복수의 메모리 셀로부터 메모리 셀들을 선택하기 위한 복수의 워드 라인, 상기 복수의 메모리 셀에 선택적으로 접속되어 상기 메모리 셀들로부터, 그리고 상기 메모리 셀들로, 데이타 비트들을 나타내는 전위차들을 전송하기 위한 복수의 디지트 라인 쌍, 상기 복수의 디지트 라인 쌍 중 하나에 전기적으로 접속 가능한 데이타 버스, 및 상기 복수의 디지트 라인 쌍과 연관되어 상기 메모리 셀들로부터 상기 데이타 비트들을 판독하고 상기 메모리 셀들 안으로 상기 데이타 비트들을 기록하기 위한 것으로서, 상기 복수의 디지트 라인 쌍의 디지트 라인들과 상기 데이타 버스 사이에 접속되어 컬럼 선택 신호들(Y1-Yn)에 의해 게이트가 제어됨으로써 상기 복수의 디지트 라인 쌍 중 하나를 상기 데이타 버스에 접속시키기 위한 제1 트랜지스터들을 구비한 컬럼 선택기, 및 상기 복수의 디지트 라인 쌍의 디지트 라인들과 정전위 라인 사이에 접속된 제2 트랜지스터들을 구비한 클램핑 회로(13)를 포함하는 주변 회로를 포함하며, 상기 제1 트랜지스터들 및 상기 제2 트랜지스터들은 제1 채널 도전형 및 상기 제1 채널 도전형과 반대인 제2 채널 도전형(p)을 가짐으로써, 상기 제1 트랜지스터들 및 상기 제2 트랜지스터들은 상보적으로 턴온 및 턴오프되는 것을 특징으로 하는 반도체 메모리 디바이스가 제공된다.
도1은 종래 기술의 반도체 메모리 디바이스의 구조를 도시하는 회로도
도2는 본 발명에 따른 스태틱 랜덤 억세스 메모리의 구조를 도시하는 회로도
도3은 스태틱 랜덤 억세스 메모리 디바이스의 상 전력 발생 회로의 회로 구조를 도시하는 회로도
도4는 클램핑 트랜지스터를 도시하는 횡단면도
도5a는 데이타 판독에서의 디지트 라인의 전위 레벨을 도시하는 그래프도
도5b는 전원 라인의 전위 변동 하에서 디지트 라인의 전위 레벨을 도시하는 그래프도
도5c는 각각에 용량성 결합된 인접 디지트 라인의 전위 레벨을 도시하는 그래프도
도6은 본 발명에 따른 다른 스태틱 랜덤 억세스 메모리 디바이스의 구조를 도시하는 회로도
도7은 본 발명에 따른 다른 스태틱 랜덤 억세스 메모리 디바이스의 구조를 도시하는 회로도
도8은 본 발명에 따른 다른 스태틱 랜덤 억세스 메모리 디바이스의 구조를 도시하는 회로도
도9는 본 발명에 따른 다른 스태틱 랜덤 억세스 메모리 디바이스의 구조를 도시하는 회로도
* 도면의 중요 부분에 대한 부호 설명
10 : 메모리 셀 어레이13 : 클램핑 회로
14 : 정 전위 발생기15 : 컬럼 선택기
16 : 감지 증폭기 및 기입 회로
반도체 메모리 디바이스의 특징 및 이점은 첨부된 도면과 결부된 아래의 설명으로부터 더욱 분명히 이해될 것이다.
(제1 실시예)
도2를 참조로, 본 발명의 스태틱 랜덤 억세스 메모리 디바이스가 단일 반도체 칩 사에 제조되고, 메모리 셀 어레이(10), 워드 라인(WL1 내지 WLn), 디지트 라인 쌍(D1/D1B 내지 Dn/DnB) 및 주변 회로(11)를 포함한다. 메모리 셀 어레이(10)는 로 및 컬럼으로 구성된 다수의 메모리 셀(MC), 각각의 메모리 셀(MC)와 결합하여 형성되는 플립플럽 회로 및 한 쌍의 n-채널 인핸스먼트형(enhancement) 억세스 트랜지스터를 포함한다. 워드 라인(WL1 내지 WLn)은 메모리 셀(MC)의 행에 각각 접속되며, 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)은 메모리 셀(MC)의 컬럼에 각각 접속된다. 워드 라인(WL1 내지 WLm) 중의 하나가 활성 레벨로 변하는 경우, 관련 행의 메모리 셀(MC)는 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)에 전기적으로 접속되고, 데이타 비트는 메모리 셀(MC)에서 디지트 라인(D1/D1B 내지 Dn/DnB)로 전위 편차의 형태로 판독된다.
도시되지는 않았지만, 플립 플럽 회로는 고 전위 라인(HP)와 저 전위 라인(LP) 사이에 병렬로 접속된 로드 소자, 제1 메모리 노드 및 제1 n-채널 인핸스먼트형 스위칭 트랜지스터의 제1 직렬 및 로드 소자, 제2 메모리 노드 및 제2 n-채널 인핸스먼트형 스위칭 트랜지스터의 제2 직렬에 의해 구성되고, 제1 메모리 노드 및 제2 메모리 노드는 제2 n-채널 인핸스먼트형 트랜지스터의 게이트 전극 및 제1 n-채널 인핸스먼트형 트랜지스터의 게이트 전극에 각각 접속된다. 제1 및 제2 n-채널 인핸스먼트형 스위칭 트랜지스터 중의 하나는 관련 메모리 노드를 저 전위 라인에 접속시키도록 온 되고, 다른 하나는 다른 메모리 노드에 고 전위 라인(HP)를 대대전도록 오프된다. 이런 이유로, 메모리 셀(MC)는 제1 메모리 노드와 제2 메모리 노드 사이의 전위 편차의 형태로 데이타 비트를 저장한다. n-채널 인핸스먼트형 억세스 트랜지스터는 관련 쌍의 디지트 라인과 제1/제2 메모리 노드 사이를 접속하며, 관련 워드 라인에 의해 동시에 게이트 처리된다. 이 때, 고 전위 라인(HP)은 상기 메모리 셀로 정(positive)의 전력 전위 레벨(Vcc)을 상기 메모리 셀로 공급한다.
주변 회로(11)는 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)을 프리차지 레벨로 대대전기 위한 프리차지 회로(12)를 포함한다. 프리차지 회로(12)는 정의 전력 전압 라인(VCC)와 디지트 라인 쌍(D1/D1B 내지 Dn/DnB) 사이에 접속된 프리차지 유닛(121 내지 12n)을 포함하며, 정의 전력 전압 라인(VCC)는 프리차지 유닛(121 내지 12n)으로 정의 전력 전압 레벨(Vcc)를 공급한다.
프리차지 유닛(121 내지 12n)는 각자가 회로 구조 면에서 동일하며, 각각의 프리차징 유닛(121/12n)은 정의 전력 전압 라인(VCC)와 관련 쌍의 디지트 라인 사이에 접속된 한 쌍의 n-채널 인핸스먼트형 대전 트랜지스터(Mn10/Mn11) 및 관련 쌍의 디지트 라인들 사이에 접속된 n-채널 인핸스먼트형 밸런스 트랜지스터(Mn12)를 가진다. 프리차지 제어 라인(PCL)은 n-채널 인핸스먼트형 대전 트랜지스터(Mn10/Mn11)의 게이트 전극 및 n-채널 인핸스먼트형 밸런스 트랜지스터(Mn12)의 게이트 전극에 접속되며, 활성 고 레벨의 프리차지 제어 신호(PC)는 대전 트랜지스터(Mn10/Mn11)과 밸런스 트랜지스터(Mn12)를 동시에 오프 상태에서 온 상태로 변환시킨다. n-채널 인핸스먼트형 대전 트랜지스터(Mn10/Mn11) 및 n-채널 인핸스먼트형 밸런스 트랜지스터(Mn12)이 온이 되는 경우, 관련 비트 라인은 프리차지 레벨로 대전되고 밸런스된다. n-채널 인핸스먼트형 전하 트랜지스터(Mn10/Mn11)이 디지트 라인(D1/D1B 내지 Dn/DnB)을 정의 전력 전압 레벨(Vcc)보다 임계치(Vth) 만큼 낮은 전위 레벨로 대전할 수 있지만, 디지트 라인(D1/D1B 내지 Dn/DnB)은 후술하는 전위 레벨(Vcc-Vth)로부터 약간 강하된다.
주변 회로(11)는 클램핑 회로(13) 및 상 전위 발생기(14)를 더 포함하며, 클램핑 회로(13)는 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)와 각각 관련된 클램핑 유닛(131 내지 13n)을 포함한다. 클램핑 유닛(131 내지 13n)은 각각이 구성면에서 동일하며, 클램핑 회로(131 내지 13n) 각각은 한 쌍의 p-채널 인핸스먼트형 클램핑 트랜지스터(Mp1/Mp2)에 의해 구성된다. 클램핑 트랜지스터(Mp1/Mp2)는 상 전위 라인(VR)과 관련 쌍의 디지트 라인 사이에 접속되며, 클램핑 유닛(131 내지 13n)의 클램핑 트랜지스터(Mp1/Mp2)의 게이트 전극은 컬럼 선택 라인(Y1 내지 Yn)에 각각 접속된다. 상수 전위 라인(VR)은 정 전위 발생기(14)로 접속되고, 정 전위 발생기(14)는 상기 전위 레벨(Vcc-Vth)보다 약간 낮은 상수 전위 레벨(Vr)을 공급한다. 클램핑 회로(12)는 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)을 상수 전위 라인(VR)을 접속하고, 디지트 라인 쌍(D1/D1B 내지 Dn/DnB)은 상수 전위 레벨(Vr)과 동일해진다.
도3은 정 전위 발생기(14)의 회로 구조를 도시한다. 정 전위 발생기(14)는 기준 전위 발생기(14a), 전위 조절기(14b) 및 2개의 커패시터(C21 및 C22)로 분류된다.
기준 전위 발생기(14a)는 정의 전력 전압 라인(VCC)와 기준 노드(VR0) 사이에 접속된 n-채널 인핸스먼트형 로드 트랜지스터(Mn13) 및 기준 노드(VR0)와 접지선(GND)사이에 접속된 상수 전류원(IR)을 포함한다. 정의 전력 전압 라인(VCC)는 또한 n-채널 인핸스먼트형 로드 트랜지스터(Mn13)에 접속되며, n-채널 인핸스먼트형 로드 트랜지스터(Mn13)는 다이오드의 역할을 한다. n-채널 인핸스먼트형 로드 트랜지스터(Mn13)는 상수 전위 레벨(Vref)에서 기준 노드(VR0)를 유지한다.
전위 조절기(14b)는 상수 전위 라인(VR)과 접지선(GND) 사이에 접속된 n-채널 인핸스먼트형 방전 트랜지스터(Mn14)와 n-채널 인핸스먼트형 로드 트랜지스터(Mn13)의 채널 전도성을 제어하기 위한 연산 증폭기(OA1)을 포함한다. 연산 증폭기(OA1)은 기준 노드(VR0)에 접속된 반전된 노드(-)와 상수 전위 라인(VR)에 접속된 비반전 노드(+)을 가지며, 상수 전위 레벨(Vr)이 바람직하지 않게 변한지 여부를 알도록 상수 전위 라인(VR) 상의 전위 레벨과 상수 전위 레벨(Vref)을 비교한다. 연산 증폭기(OA1)의 출력 노드는 n-채널 인핸스먼트형 방전 트랜지스터(Mn14)의 게이트 전극에 접속된다.
상 전위 레벨(Vr)이 상승하는 경우, 연산 증폭기(OA1)는 출력 노드에서 전위 레벨을 증가시키고, n-채널 인핸스먼트형 방전 트랜지스터(Mn14)의 채널 전도성을 증대시킨다. 다음으로, 상수 전위 레벨(Vr)은 감쇠된다. 반면에, 상 전위 레벨(Vr)이 감쇠하는 경우, 연산 증폭기(OA1)은 출력 노드에서 전위 레벨을 감소시키고, n-채널 인핸스먼트형 방전 트랜지스터(MN14)는 채널 전도성을 감소시킨다. 결과적으로, 상수 전위 레벨(Vr)이 증가한다.
커패시터(C21)은 정의 전력 전압 라인(VCC)와 상수 전위 라인(VR) 사이에 접속되고, 다른 커패시터(C22)는 정의 전력 전압 라인(VCC)와 기준 노드(VR0) 사이에 접속된다. 커패시터(C21 및 C22)는 상수 전위 레벨(Vr)과 기준 전위 레벨(Vref)가 정의 전력 전압 레벨(Vcc)를 따르도록 한다.
정전위 라인(VR)은 p채널 인핸스먼트형 클램핑 트랜지스터들(Mp1/Mp2)을 통하여 관련 쌍의 디지트 라인들(D1/D1B/‥/Dn/DnB)에 접속되고, 디지트 라인들(D1/D1B 내지 Dn/DnB)은 다이오드 결합 트랜지스터들에 상당하는 n채널 인핸스먼트형 충전 트랜지스터들(Mn10/Mn11)을 통하여 양의 전원 라인(VCC)에 접속된다. 다른 디지트 라인 쌍들은 정전위 라인(VR)과 양의 전원 라인(VCC) 사이에 유사하게 접속되고, 프리차지 회로(12)는 아주 큰 전계 효과 트랜지스터에 상당한다. 그러나, 디지트 라인들(D1/D1B 내지 Dn/DnB)이 프리차지 레벨(precharge level)로 충전되면, p채널 인핸스먼트형 클램핑 트랜지스터(Mp1/Mp2)는 n채널 인핸스먼트형 충전 트랜지스터(Mn10/Mn11)보다 임피던스가 훨씬 작고, 부하 특성은 거의 n채널 인핸스먼트형 충전 트랜지스터들(Mn10/Mn11)에 의해 좌우된다. n채널 인핸스먼트형 방전 트랜지스터(Mn14)는 소량의 전류가 디지트 라인들(D1/D1B 내지 Dn/DnB)로부터 그라운드 라인(GND)으로 흐르도록 하며, 디지트 라인들(D1/D1B 내지 Dn/DnB) 상의 전위 레벨은 전위 레벨(Vcc - Vtn)보다 약간 낮은 프리차지 레벨로 조절된다. 그 결과, n채널 인핸스먼트형 충전 트랜지스터들(Mn10/Mn11)이 약간 턴 온되어, 작은 컨덕턴스를 갖는 채널들을 생성한다.
도4는 p형 인핸스먼트형 클램핑 트랜지스터(Mp1/Mp2)의 구조를 도시하고 있다. p형 반도체 기판(14e)의 표면부에 n형 우물(14d)이 형성되고, n형 우물(14d)은 절연층(14f)에 의해 피복된다. n형 우물(14d) 내에 고농도로 도핑된 소스 영역(14g) 및 고농도로 도핑된 드레인 영역(14h)가 형성되고, 채널 영역(14j)이 고농도로 도핑된 드레인 영역(14h)으로부터 고농도로 도핑된 소스 영역(14g)을 구분한다. 채널 영역(14j)은 게이트 절연층(14k)에 의해 피복되고, 게이트 절연층(14k) 상에 게이트 전극(14m)이 형성된다.
고농도로 도핑된 p형 소스 영역(14g) 및 고농도로 도핑된 n형 드레인 영역(14h)은 정전위 라인(VR) 및 디지트 라인(D1/D1B/Dn/DnB)에 접속되고, 게이트 전극(14m)은 컬럼 선택 라인(Y1/…/Yn)에 접속된다. n형 우물(14d)은 양의 전원 라인(VCC)에 접속되고, 고농도로 도핑된 p형 소스/드레인 영역들(14g/14h)과 n형 우물(14d) 사이의 p-n 접합부들은 역으로 바이어스되고, p-n 접합부들로부터 공핍층들이 확장된다. 공핍층들은 접합 커패시터들(Cws, Cwd)을 형성한다. 접합 커패시터(Cws)는 커패시터(C21)에 이용할 수 있다. 만일 정전위 라인(VR)에 적당한 커패시터가 더 접속되면, 그 부가적인 커패시터는 안정성을 더 향상시킨다. 정전위 발생기(14)는 커패시터(C22)를 더 필요로 하지만, 기준 노드(VR0)는 용량이 작고, 커패시터(C22)는 대용량을 필요로 하지 않는다.
주변 회로(11)는, 데이터 버스(RB/RBB), 디지트 라인 쌍들(D1/D1B 내지 Dn/DnB)과 데이터 버스(RB/RBB) 사이에 접속된 컬럼 선택기(15) 및 데이터 버스(RB/RBB)에 접속된 감지 증폭기/기록(write-in) 회로(16)를 더 포함한다. 컬럼 선택기(15)는 디지트 라인 쌍들(D1/D1B 내지 Dn/DnB)과 데이터 버스(RB/RBB) 사이에 접속된 n채널 인핸스먼트형 트랜지스터 쌍들(Mn15/Mn16)을 포함한다. n채널 인핸스먼트형 트랜지스터 쌍들(Mn15/Mn16)은 컬럼 선택 라인들(Y1 내지 Yn)에 의해 게이트 제어되어 디지트 라인 쌍들(D1/D1B 내지 Dn/DnB)을 선택적으로 데이터 버스(RB/RBB)에 접속시킨다. 컬럼 디코더(도시되지 않음)가 컬럼 선택 라인들(Y1 내지 Yn)을 선택적으로 활성 하이 레벨로 변화시키면, 디지트 라인 쌍들(D1/D1B 내지 Dn/DnB) 중 하나가 n채널 인핸스먼트형 트랜스퍼 트랜지스터들의 관련 쌍(Mn15/Mn16)을 통하여 데이터 버스(RB/RBB)에 접속되고, 판독된 데이터 비트(read-out data bit)는 선택된 디지트 라인 쌍으로부터 데이터 버스(RB/RBB)로 전달된다.
감지 증폭기(16)는 그 전위차를 데이터 버스(RB/RBB) 상에 신속히 조성하고, 출력 회로(도시되지 않음)는 데이터 버스(RB/RBB) 상에 조성된 전위치로부터 출력 데이터 신호를 발생시킨다. 다른 한편으로, 입력 데이터 신호가 입력 회로(도시되지 않음)에 도달하면, 기록 회로(16)는 그 입력 데이터 신호로부터의 전위차를 데이터 버스(RB/RBB) 상에 발생시킨다.
좌측 컬럼의 메모리 셀(MC)로부터 데이터 비트를 외부 디바이스(도시되지 않음)로 판독 출력하도록 스태틱 랜덤 액세스 메모리 디바이스에 요구되면, 주변 회로(11)는 다음과 같이 동작한다.
프리차지 제어 라인(PCL)은 워드 라인(WL1)이 선택될 때까지 활성 하이 레벨에 유지되고, 양의 전원 라인(VCC)은 n채널 인핸스먼트형 충전 트랜지스터들(Mn10/Mn11)을 통하여 디지트 라인들(D1/D1B 내지 Dn/DnB)을 충전시킨다. 컬럼 어드레스 디코더(도시되지 않음)는 모든 디지트 라인 쌍들(D1/D1B 내지 Dn/DnB)을 비활성 로 레벨에 유지하고, p채널 인핸스먼트형 클램핑 트랜지스터들(Mp1/Mp2)은 턴 온되어 정전위 라인(VR)을 디지트 라인들(D1/D1B 내지 Dn/DnB)에 접속시킨다. p채널 인핸스먼트형 클램핑 트랜지스터들(Mp1/Mp2)은 완전히 턴 온되지만, n채널 인핸스먼트형 충전 트랜지스터들(Mn10/Mn11)은 약간 턴 온된다. 이 때문에, 디지트 라인들(D1/D1B 내지 Dn/DnB)은 정전위 레벨(Vr)과 같은 프리차지 레벨로 조절된다.
워드 라인(WL1)이 활성 하이 레벨로 변화되면, 프리차지 제어 라인(PCL)은 비활성 로 레벨로 변화되고, 컬럼 어드레스 디코더는 컬럼 선택 라인(Y1)을 로 레벨에서 하이 레벨로 변화시킨다.
비활성 로 레벨 상태의 프리차지 제어 라인(PCL)은 n채널 인핸스먼트형 충전 트랜지스터들(Mn10/Mn11)이 턴 오프되도록 하며, 하이 레벨 상태의 컬럼 선택 라인(Y1)은 p채널 인핸스먼트형 클램핑 트랜지스터들(Mp1/Mp2)이 턴 오프되도록 한다. 그 후, 디지트 라인들(D1/D1B)은 플로팅 상태에 들어간다. 그러나, 다른 컬럼 선택 라인들은 로 레벨에 유지되며, 다른 디지트 라인 쌍들은 여전히 정전위 레벨(Vr)에 있다.
활성 하이 레벨 상태의 워드 라인(WL1)은 n채널 인핸스먼트형 액세스 트랜지스터들이 동시에 턴 온되도록 하며, 메모리 셀들(MC)의 제1/제2 메모리 노드들은 디지트 라인 쌍들(D1/D1B 내지 Dn/DnB)에 접속된다. 각 쌍의 디지트 라인들 중 하나는 저전위 라인(LP)에 전기적으로 접속되고, 다른 디지트 라인은 고전위 라인(HP)에 전기적으로 접속된다. 이때, 디지트 라인들(D1과 D1B) 사이에 전위차가 생긴다.
하이 레벨 상태의 컬럼 선택 라인(Y1)은 n채널 인핸스먼트형 트랜스퍼 트랜지스터들(Mn15/Mn16)이 턴 온되도록 하고, 디지트 라인 쌍(D1/D1B) 상의 전위차는 데이터 버스(RB/RBB)에 전달된다. 감지 증폭기(16)는 그 전위차를 데이터 버스(RB/RBB) 상에 조성하고, 출력 회로는 데이터 버스(RB/RBB) 상의 전위차로부터 출력 데이터 신호를 발생시킨다.
메모리 셀들(MC)의 로(row)의 선택 중에 디지트 라인 쌍들(D1/D1B 내지 Dn/DnB)은 플로팅 상태에 있지만, 인접한 비선택된 디지트 라인 쌍들은 정전위 레벨(Vr)에 클램프되고, 잡음은 무시할 만하다.
기록 데이터 비트(write-in data bit)가 맨 왼쪽 컬럼의 메모리 셀(MC)에 기록되는 경우, 주변 회로(11)는 메모리 셀(MC)이 선택될 때까지 데이터 판독과 유사하게 동작한다. 기록 회로(16)는 데이터 버스 라인들(RB/RBB) 중 하나를 로 레벨로 감쇠시키고, 다른 데이터 버스 라인을 양의 전원 레벨(Vcc)에 유지시킨다. 기록 회로(16)는 데이터 버스(RB/RBB) 상에 기록 데이터를 나타내는 전위차를 발생시킨다. 그 전위차는 데이터 버스(RB/RBB)로부터 n채널 인핸스먼트형 트랜스퍼 트랜지스터들(Mn15/Mn16)을 통하여 디지트 라인 쌍(D1/D1B)에 전달된다. 만일 기록 데이터 비트의 전위 레벨이 메모리 셀(MC)에 저장된 데이터 비트와 반대이면, 디지트 라인 쌍(D1/D1B)은 메모리 셀(MC) 내의 제1 메모리 노드와 제2 메모리 노드 사이의 전위차를 반전시킨다.
전위차가 데이터 버스 라인(RB/RBB)으로부터 선택된 디지트 라인 쌍(D1/D2B)으로 전달될 경우, 데이터 버스 라인 상의 정(+)의 전력 전압 레벨(VCC)은 n-채널 인핸스먼트 트랜스퍼 트랜지스터(Mn15 또는 Mn16)에 의해 감쇠된다. 따라서, n-채널 인핸스먼트 트랜스퍼 트랜지스터(Mn15/Mn16)는 관련된 디지트 라인(D1 또는 D1B) 내지 (VCC-Vtn) 상의 전위 레벨을 억제한다. 데이터 기입 후, 프리차지 제어 라인(PCL)은 활성 하이 레벨로 변하고, n-채널 인핸스먼트 충전 트랜지스터(Mn10/Mn11) 및 n-채널 인핸스먼트 밸런스 트랜지스터(Mn12)는 프리차지 레벨에서 디지트 라인 쌍(D1/D1B - Dn/DnB)을 충전 및 균형을 맞춘다.
계속해서, 본 발명에 따른 스태틱 랜덤 액세스 메모리 디바이스의 이점에 관하여 설명하고자 한다. 도5a는 디지트 라인 쌍(D1/D1B)에서의 전위 감쇠를 예시한다. 워드 라인(WL1)은 시간(t0)에서 활성 하이 레벨로 변하고, 디지트 라인 (D1/D1B)은 메모리 셀(MC)의 제1 및 제2 메모리 노드에 접속된다. 플롯(A)은 본 발명에 따른 스태틱 랜덤 액세스 메모리 디바이스의 디지트 라인 쌍(D1/D1B)에서의 전위 레벨을 나타내며, 플롯(B)는 종래의 스태틱 랜덤 액세스 메모리 디바이스의 디지트 라인(D1/D1B)을 나타낸다. 컬럼 선택 신호(Y1)는 p-채널 인핸스먼트 클램핑 트랜지스터(Mp1/Mp2)를 턴 오프시키고, 디지트 라인(D1/D1B)은 플롯(A)을 따라 급속도로 감쇠된다. 하지만, 클램핑 트랜지스터(M46/M47)는 종래의 스태틱 랜덤 액세스 메모리 디바이스의 디지트 라인(D1/D1B)에 전류를 계속해서 공급하며, 디지트 라인(D1/D1B)은 플롯(B)을 따라 천천히 감쇠된다. 따라서, 전위차는 컬럼 선택 라인(Y1 내지 Yn)에 의해 제어된 p-채널 인핸스먼트 클램핑 트랜지스터(Mp1/Mp2)에 의해 종래의 것보다 빠른 속도로 발생되며, 본 발명에 따른 스태틱 랜덤 액세스 메모리 디바이스에서는 액세스 속도가 향상된다.
도5b는 프리차지된 상태에서 전위 변동이 정 전력 공급 라인(VCC)에서 발생될 경우 디지트 라인 상의 전기 세력을 예시한다. 정 전력 공급 라인(VCC)은 시간(t1)에서 상승하며, 시간(t2)에서 감쇠된다. 전위 변동은 두 스태틱 랜덤 액세스 메모리 디바이스의 디지트 라인 쌍(D1/D1B) 상의 전위 레벨을 상승시키는데, 이는 게이트 대 소스 전위차가 정의 전력 전압 레벨(VCC)과 함께 증가하기 때문이다.
정의 전력 전압 레벨(VCC)이 시간(t2)에서 복귀되더라도, 종래의 스태틱 랜덤 액세스 메모리 디바이스의 디지트 라인(D1/D1B)은 정의 전력 전압 레벨(VCC)을 따르지 않으며, 플롯(D)에 의해 지시된 바와 같이 증가된 전위 레벨로 유지된다. 이 상태에서, 워드 라인(WL)이 디지트 라인(D1/D1B)을 메모리 노드에 접속하고 컬럼 선택 라인(Y1)이 활성 하이 레벨에 있더라도, 컬럼 선택 신호(Y1)는 n-채널 인핸스먼트 트랜스퍼 트랜지스터(Mn15/Mn16)을 턴온시킬 수 없고, 전위 변동은 데이터 판독시 시간 감쇠를 유도한다.
한편, 본 발명의 디지트 라인 쌍(D1/D1B)은 플롯(C)에 의해 나타낸 바와 같이 정의 전력 전압 레벨(VCC)을 뜻한다. 상세히 말하면, 정의 전력 전압 레벨(VCC)은 기준 레벨로 기록되고, 기준 레벨(VREf)은 정의 전력 전압 레벨(Vcc)을 뜻하며, 연산 증폭기(OA1)는 n-채널 인핸스먼트 방전 트랜지스터(Mn14)로 하여금 방전 전류를 증가시키도록 한다. 이러한 이유로, 정전위 라인(VR)과 디지트 라인(D1/D1B)은 플롯(VR 및 D, DB)로 나타내는 바와 같은 정의 전력 레벨(Vcc)과 함께 감쇠된다. 그리하여, 정전위 발생기(14)는 디지트 라인(D1/D1B) 상에서 원하지 않는 증가된 전위 레벨을 감쇠시켜, 데이타 판독시 발생되는 시간 지연에 따라 전위가 변동하지 않도록 한다.
도5c는 선택된 디지트 라인 쌍(D1/D1B)상의 전위 레벨 및 선택되지 않은 인접한 디지트 라인 쌍(D2/D2B)의 전위 레벨을 설명한다. 본 발명의 스태틱 랜덤 액세스 메모리 디바이스 및 종래 기술의 스태틱 액세스 메모리 디바이스는 시간(t3)에서 데이타 기입을 시작하는 것으로 가정되고, 디지트 라인 쌍(D1/D1B)은 시간(t4)에서 복원된다. 디지트 라인(D1B)들은 감쇠되어 디지트 라인(D2)들이 디지트 라인(D1B)들에 용량성 결합된다.
디지트 라인(D1B)들이 감쇠될때, 인접 디지트 라인(D2)들은 그들 사이의 결합 캐패시턴스에 따른 디지트 라인(D1B)을 의미한다. 그러나, 클램핑 회로(M46)는 디지트 라인(D2)에 전류를 공급하고, p-채널 인핸스먼트 클램핑 트랜지스터(Mp1)는 디지트 라인(D2)로 전류를 제공한다. 이러한 이유로, 디지트 라인(D2)은 각각의 프리차지 레벨들쪽으로 복구된다.
디지트 라인(DB1)은 시간(t4)에서 프리차지 레벨쪽으로 복구되고 디지트 라인(D2)는 프리차지 레벨 이상이 된다. 비록 본 발명의 디지트 라인(D2)이 플롯(E)에 의해 지시된 바와 같이 프리차지 레벨로 복원되고, 종래 기술의 디지트 라인(D2)은 플롯(F)로 표시된 바와 같이 프리차지 레벨을 넘어 유지되며, 프리차지 레벨로 복귀되는 것은 거의 어렵다. 이는 프리차지 레벨을 넘는 디지트 라인(D2)가 n-채널 인핸스먼트 클램핑 트랜지스터(M46)을 턴 오프 시키기 때문이다. 그러나, 디지트 라인(D2B)들은 결합 캐패시턴스에 의해 영향 받지 않으며 각자의 라인충전 레벨로 유지된다. 그 결과, 원하지 않는 오프셋 전위만이 종래 기술의 스태틱 랜덤 액세스 메모리 디바이스의 디지트 라인 쌍(D2/D2B)만 남게 된다.
밸런스 트랜지스터(M5)는 디지트 라인 쌍(D2/D2B) 상에 오프셋 전위를 상쇄시키려 한다. 그러나, 디지트 라인(D2)상의 고전위 레벨은 n-채널 인핸스먼트 밸런스 트랜지스터(M5)의 전류 구동 능력을 작게 만들어 종래 기술의 스태틱 랜덤 액세스 메모리 디바이스가 프리차지 레벨로 복구될때 까지는 긴 시간이 소요된다.
만약 오프셋 전위를 상쇄시키기 이전에 디지트 라인 쌍(D2/D2B)이 다음 데이타 판독시 선택된다면, 선택된 메모리 셀(MC)은 일단 오프섹 전위를 상쇄시킨 다음 그 내부에 저장된 개별 데이타의 전위차를 발생하게 된다. 이러한 이유로, 데이타 판독시 긴 시간 주기가 소모된다. 반면, p-채널 인핸스먼트 클램핑 트랜지스터(Mp1)는 오프셋 전위를 빨리 상쇄시켜, 인접 디지트 라인 쌍(D2/D2B)에 접속된 메모리 셀(MC)에 외부 장치가 빨리 액세스되도록 한다.
전술의 설명으로 부터 이해되는 바와 같이, 채널 도전형에 있어 전이 트랜지스터(Mn15/Mn16)와 채널 도전형이 반대인 클램핑 트랜지스터(Mp1/Mp2)에 의해 디지트 라인 쌍 (D1/D1B)에서 (Dn/DnB)까지의 전위차를 발생하고, 용량성 결합에 따른 인접 디지트 라인들 상에 발생된 오프셋 전위를 빨리 상쇄시키게 된다.
또한, 정전위 발생기(14)는 전위 변동으로부터의 복원시 디지트 라인으로 부터 p-채널 인핸스먼트 클램핑 트랜지스터(Mp1/Mp2)를 통하여 방전 라인(GND)으로의 방전 전류를 증가시키고, 디지트 라인 쌍이 전원 라인(Vcc)상의 전위 변동 후 바로 액세스 준비되도록 한다.
(제2 실시예)
도6은 본 발명을 실현시키기 위한 다른 스태틱 랜덤 액세스 메모리 디바이스를 설명한다. 한 컬럼의 메모리 셀들 및 한 부분의 주변 회로(21)만이 도6에 도시된 바와 같이 서로 연관되어 있고, 주변 회로(21)는 p-채널 인핸스먼트 밸런스 트랜지스터(Mp21)를 제외하고는 주변 회로(11)와 유사하다. 이러한 이유로, 다른 회로 성분들은 주변 회로(11)의 대응하는 회로 성분들과 동일한 참조 번호로 표시되며, 그에 대한 설명을 생략하기로 한다.
p 채널 인핸스먼트형 밸런스 트랜지스터(Mp21)는 관련된 쌍의 디지트 라인(D1, D1B)간에 접속되며, 컬럼 선택 라인(Y1)에 의해 게이트된다.
만일, 노이즈가 양의 전력 전압 레벨(Vcc)에 대하여 오프셋 전위를 디지트 라인(D1 또는 D1B)상에 발생시키면, n 채널 인핸스먼트형 밸런스 트랜지스터(Mn12)는 디지트 라인(D1 또는 D1B)의 밸런스를 신속히 행할 수 없다. 한편, p 채널 인핸스먼트형 밸런스 트랜지스터(Mp21)는 프리차징(precharging) 주기 동안 완전히 온 상태로 되며, p 채널 인핸스먼트형 클램핑 트랜지스터(Mp1 또는 Mp2)와 협력하여 오프셋 전위를 상쇄한다.
그러나, 디지트 라인들 중의 하나가 로 레벨 상태이므로, p 채널 인핸스먼트형 밸런스 트랜지스터(Mp21)는 데이터 기입시의 전위차로부터 회복되는데 있어서 덜 효과적이다. 따라서, p 채널 인핸스먼트형 밸런스 트랜지스터(Mp21)와 n 채널 인핸스먼트형 밸런스 트랜지스터(M12)를 교환할 수 있으며, 제조업자는 액세스 시간상의 영향을 고려하여 밸런스 트랜지스터의 채널 도전형을 결정한다.
(제3 실시예)
도7은 본 발명을 구현하는 또 다른 스태틱 RAM을 예시한다. 일 컬럼의 메모리 셀과 이에 관련된 주변 회로(31)의 일부만을 도7에 도시한다. n 채널 인핸스먼트형 충전 트랜지스터(Mn10/Mn11)는 주변 회로(31)로부터 제거되며, n 채널 인핸스먼트형 부하 트랜지스터(Mn31)은 양의 전원 라인(VCC) 및 정전위(constant potential) 라인(VR)간에 접속된다. 주변 회로(31)의 나머지 회로 부품은 주변 회로(21)의 나머지 회로 부품과 유사하므로, 나머지 회로 부품에 대한 상세한 설명을 생략하며 이들 부품에는 주변 회로(21)의 회로 부품에 대응하는 동일한 참조 부호를 부여한다.
n 채널 인핸스먼트형 부하 트랜지스터(Mn31)의 게이트 전극은 양의 전원 라인(VCC)에 접속되며, n 채널 인핸스먼트형 부하 트랜지스터(Mn31)는 전위 레벨(Vcc-Vtn)을 정전위 라인(VR)에 공급한다. 데이터 기입 후, 정전위 라인(VR)은 디지트 라인(D1/D1B)을 정전위 레벨(Vr)까지 충전하며, 전류 구동 성능은 n 채널 인핸스먼트형 충전 트랜지스터(Mn10/Mn11)에 비하여 적다. 이 때문에, 제1 및 제2 실시예에 비하여 데이터 기입 후의 회복에 많은 시간을 소요한다. 그러나, 두 개의 n 채널 인핸스먼트형 전계 효과 트랜지스터가 제3 실시예의 각각의 디지트 라인 쌍으로부터 제거되어, 제1 및 제2 실시예에 비하여 제3 실시예의 회로 부품이 적어진다.
(제4 실시예)
도8은 본 발명을 구현하는 또 다른 스태틱 RAM을 예시한다. 일 컬럼의 메모리 셀과 이에 관련된 주변 회로(41)의 일부만을 도8에 도시하며, 주변 회로(41)는 n 채널 인핸스먼트형 밸런스 트랜지스터(Mn41)와 n 채널 인핸스먼트형 트랜스퍼 트랜지스터(Mn42/Mn43)를 제외하고는 주변 회로(11)와 유사하다. 이러한 이유로, 나머지 회로 부품에 대한 상세한 설명을 생략하며 이들 부품에는 주변 회로(11)의 회로 부품에 대응하는 동일한 참조 부호를 부여한다.
n 채널 인핸스먼트형 밸런스 트랜지스터(Mn41) 및 n 채널 인핸스먼트형 트랜스퍼 트랜지스터(Mn42/Mn43)는 n 채널 인핸스먼트형 충전 트랜지스터(Mn10/Mn11)에 비해 임계값이 작다.
메모리 셀(Mc)이 디지트 라인(D1/D1B)상의 전위차를 발생하면, 디지트 라인(D1/D1B) 중의 하나가 전위 레벨(Vcc-Vtn) 상태이며, n 채널 인핸스먼트형 트랜스퍼 트랜지스터(Mn15/Mn16)의 게이트-소스 전위는 임계값(Vtn)에 가까워진다. 이 때문에, n 채널 인핸스먼트형 트랜스퍼 트랜지스터(Mn15/Mn16)의 전류 구동 성능은 그다지 크지 않으며, n 채널 인핸스먼트형 트랜스퍼 트랜지스터(Mn15/Mn16)는 전위차를 전달하는데 긴 시간을 소모한다. 그러나, n 채널 인핸스먼트형 트랜스퍼 트랜지스터(Mn42, Mn43)는 완전히 온 상태로 되어, 전위차를 데이터 버스(RB/RBB)에 신속히 전달한다.
n 채널 인핸스먼트형 밸런스 트랜지스터(Mn12)는 작은 전류 구동 성능을 가진다. n 채널 인핸스먼트형 충전 트랜지스터(Mn10/Mn11)가 설계상의 값 보다 작은 임계값을 가지면, 프리차지 유닛(121)은 긴 시간을 소모한다. 하지만, n 채널 인핸스먼트형 밸런스 트랜지스터(Mn41)는 n 채널 인핸스먼트형 밸런스 트랜지스터(Mn12)에 비해 임계값이 작으며, n 채널 인핸스먼트형 밸런스 트랜지스터(Mn41)는 디지트 라인(D1, D1B)의 밸런스를 신속히 행한다. 임계값의 감소량은 n 채널 인핸스먼트형 충전 트랜지스터(Mn10/Mn11)의 임계값의 분산에 기초하여 결정된다.
(제5 실시예)
도9는 본 발명을 구현하는 또 다른 스태틱 RAM을 예시한다. 일 컬럼의 메모리 셀과 이에 관련된 주변 회로(51)의 일부만을 도9에 도시하며, 주변 회로(51)는 p 채널 디플리션형 밸런스 트랜지스터(Mn51), p 채널 디플리션형 클램프 트랜지스터(Mp52/Mp53) 및 컬럼 어드레스 디코더(52)를 제외하고는 주변 회로(31)와 유사하다. 이러한 이유로, 나머지 회로 부품에 대한 상세한 설명을 생략하며 이들 부품에는 주변 회로(31)의 회로 부품에 대응하는 동일한 참조 부호를 부여한다.
컬럼 어드레스 디코더(52)는 인버터(INV)에 의해 이행된 구동기 회로를 포함하며, 인버터(INV)는 승압된(boosted) 전위 공급 라인(VBB)과 방전 라인(GND)간에 접속된다. 충전 펌프 회로(52a)는 승압된 전위 라인(VBB)에 접속되며, 캐패시터(C31)는 정전위 라인(VR)과 승압된 전위 라인(VBB)간에 접속된다. 충전 펌프 회로(52a)는 양의 전력 전압 레벨(Vcc) 보다 높은 승압된 전위 레벨의 수 볼트를 생성한다. 이 때문에, 디지트 라인 쌍(D1/D1B)이 선택되면, 컬럼 선택 라인(Y1)은 승압된 전위 레벨로 변환되고, 승압된 전위 레벨은 n 채널 인핸스먼트형 트랜스퍼 트랜지스터(Mn15/Mn16)의 게이트 전극과 p 채널 디플리션형 밸런스/클램프 트랜지스터(Mp51/Mp52/Mp53)의 게이트 전극에 공급된다.
승압된 전위 레벨은 양의 전력 전압 레벨(Vcc) 보다 높으며, n 채널 인핸스먼트형 트랜스퍼 트랜지스터(Mn15/Mn16)의 전류 구동 성능을 증가시킨다. 또한, 승압된 전위 레벨은 p 채널 트랜지스터(Mp51/Mp52/Mp53)의 오프 레벨을 하이(high)로 만들고, 하이 오프 레벨은 ｜게이트 전위(Vg) - 임계값(Vtp)｜에 나타낸 바와 같이 온 상태의 증가된 트랜지스터에 상당한다. 그 결과, 양의 임계값(Vtp)이 발생하여, 디플리션 모드에서 밸런스/클램프 트랜지스터가 작동한다.
p 채널 디플리션형 밸런스/클램프 트랜지스터(Mp51 내지 Mp53)는 큰 전류 구동 성능을 가지며, 데이터 액세스 속도를 향상시킨다.
이상, 본 발명의 특정 실시예들을 도시 설명하였으나, 본 발명의 사상 및 범주로부터 벗어나지 않으면서 다양한 변화 및 수정을 행할 수도있음은 당업자에게 있어 자명할 것이다.
예를 들어, 짧은 주기 동안 펄스에 의해 워드 라인을 구동할 수도있다. 이 경우, 주기가 긴 경우의 포화된 전위로 인한 문제점을 해결할 수 있다.
데이터 버스(RB/RBB)를 정전위 레벨(Vr)에서 클램핑할 수도있다. 이 경우, 전위차는 선택된 디지트 라인 쌍으로부터 데이터 버스(RB/RBB)로 원활하게 전파된다. 만일 워드 라인(WL1 내지 WLm)과 컬럼 선택 라인(Y1 내지 Yn)을 펄스 신호에 의해 선택적으로 구동하면, n 채널 인핸스먼트형 액세스 트랜지스터와 n 채널 인핸스먼트형 트랜스퍼 트랜지스터(Mn15/Mn16)는 프리차징시 오프 상태로 되며, p 채널 인핸스먼트형 클램프 트랜지스터(Mp1/Mp2)가 프리차징 동작에 관여하게 된다.

Claims (12)

  1. 데이타 비트들을 저장하기 위한 복수의 메모리 셀(MC), 상기 복수의 메모리 셀에 선택적으로 접속되어 상기 복수의 메모리 셀로부터 메모리 셀들을 선택하기 위한 복수의 워드 라인(WL1-WLm), 상기 복수의 메모리 셀에 선택적으로 접속되어 상기 메모리 셀들로부터, 그리고 상기 메모리 셀들로, 데이타 비트들을 나타내는 전위차들을 전송하기 위한 복수의 디지트 라인 쌍(D1/D1B-Dn/DnB), 상기 복수의 디지트 라인 쌍 중 하나에 전기적으로 접속 가능한 데이타 버스(RB/RBB) 및 상기 복수의 디지트 라인 쌍과 연관되어 상기 메모리 셀들로부터 상기 데이타 비트들을 판독하고 상기 메모리 셀들 안으로 상기 데이타 비트들을 기록하기 위한 것으로서, 상기 복수의 디지트 라인 쌍의 디지트 라인들과 상기 데이타 버스 사이에 접속되어 컬럼 선택 신호들(Y1-Yn)에 의해 게이트가 제어됨으로써 상기 복수의 디지트 라인 쌍 중 하나를 상기 데이타 버스에 접속시키기 위한 제1 트랜지스터들(Mn15/Mn16;Mn42/Mn43)을 구비한 컬럼 선택기(15), 및 상기 복수의 디지트 라인 쌍의 디지트 라인들과 정전위 라인(VR) 사이에 접속된 제2 트랜지스터들(Mp1/Mp2; Mp52/Mp54)을 구비한 클램핑 회로(13)를 포함하는 주변 회로(11;21;31;41;51)를 포함하는 반도체 메모리 디바이스에 있어서, 상기 제1 트랜지스터들 및 상기 제2 트랜지스터들은 제1 채널 도전형(n) 및 상기 제1 채널 도전형과 반대인 제2 채널 도전형(p)을 가짐으로써, 상기 제1 트랜지스터들 및 상기 제2 트랜지스터들은 상보적으로 턴온 및 턴오프되는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 주변 회로는 전원 라인(VCC)과 상기 복수의 디지트 라인 쌍의 디지트 라인들 사이에 접속되고 상기 디지트 라인들을 제1 전위 레벨로 충전하기 위해 프리차지(precharge) 제어 신호(PC)에 응답하는 상기 제1 채널 도전형의 제3 트랜지스터들(Mn10/Mn11)을 구비한 프리차지 회로(12) 및 상기 정전위 라인(VR)에 접속되고 상기 클램핑 회로 및 상기 정전위 라인을 통해 상기 디지트 라인들에서 방전 라인(GND)으로 전류를 방전함으로써 상기 제1 전위 레벨을 상기 전원 라인 상의 전원 전압 레벨(Vcc)과 상기 제3 트랜지스터들의 임계 전압 레벨 간의 차이와 다르게 하는 정전위 생성 회로(14)를 더 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 상기 제1 및 제3 트랜지스터들(Mn15/Mn16/Mn10/Mn11; Mn42/Mn43/Mn10/Mn11) 및 상기 제2 트랜지스터들(Mp1/Mp2)은 각각 n-채널 인핸스먼트형(enchancement type) 및 p-채널 인핸스먼트형이고, 상기 제1 전위 레벨은 상기 차이보다 낮은 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제2항에 있어서, 상기 프리차지 회로는 상기 복수의 디지트 라인 쌍 중 한 쌍의 디지트 라인들 간에 각각 접속되어 상기 디지트 라인들을 상기 제1 전위 레벨로 조정하기 위한 제4 트랜지스터들(Mn12;Mp21;Mn41)을 더 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 제4 트랜지스터들(Mn41)은 상기 프리차지 제어 신호(PC)에 의해 게이트가 제어되고, 상기 제3 트랜지스터들 및 상기 제4 트랜지스터들은 n-채널 인핸스먼트형이며, 상기 제4 트랜지스터들은 상기 제3 트랜지스터들의 임계 전압보다 낮은 임계 전압을 갖는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 제4항에 있어서, 상기 제4 트랜지스터들(Mp21)은 상기 컬럼 선택 신호들에 의해 게이트가 제어되며, 상기 제1 및 제3 트랜지스터들과 상기 제2 및 제4 트랜지스터들은 각각 n-채널 인핸스먼트형과 p-채널 인핸스먼트형인 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 제2항에 있어서, 상기 정전위 생성 회로는 상기 전원 라인과 상기 방전 라인 사이에 접속되어 출력 노드(VRO)에서 상기 전원 전압 레벨보다 상기 임계 전압 레벨만큼 낮은 제2 전위 레벨(Vref)을 생성하기 위한 기준 전위 생성기(14a) 및 상기 정전위 라인과 상기 프리차지 라인 사이에 접속되어 상기 정전위 라인 상의 상기 제1 전위 레벨을 상기 제2 전위 레벨과 비교함으로써 상기 방전 라인 안으로 흐르는 상기 전류의 양을 제어하는 전위 레귤레이터(14b)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 제7항에 있어서, 상기 정전위 생성 회로는 상기 전원 라인과 상기 정전위 라인 사이에 접속된 제1 커패시터(C21) 및 상기 전원 라인과 상기 기준 전위 생성기의 상기 출력 노드 사이에 접속된 제2 커패시터(C22)를 더 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  9. 제1항에 있어서, 상기 주변 회로는 상기 정전위 라인에 접속되고 상기 클램핑 회로 및 상기 정전위 라인을 통해 상기 디지트 라인들에서 방전 라인으로 전류를 방전함으로써 상기 제1 전위 레벨을 상기 전원 라인 상의 전원 전압 레벨과 상기 제3 트랜지스터들의 임계 전압 레벨 간의 차이와 다르게 하는 정전위 생성 회로(14), 상기 복수의 디지트 라인 쌍 중 한 쌍의 디지트 라인들 간에 각각 접속되어 상기 디지트 라인들을 상기 제1 전위 레벨로 조정하기 위한 제3 트랜지스터들(Mn21) 및 상기 전원 라인과 상기 정전위 라인 사이에 접속되어 상기 차이를 상기 정전위 라인에 인가하는 부하 트랜지스터(Mn31)를 더 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  10. 제9항에 있어서, 상기 제1 트랜지스터들(Mn15/Mn16) 및 상기 부하 트랜지스터(Mn31)는 n-채널 인핸스먼트형이고, 상기 제2 트랜지스터들(Mp1/Mp2) 및 상기 제3 트랜지스터들(Mp21)은 p-채널 인핸스먼트형이며, 상기 제3 트랜지스터들은 상기 컬럼 선택 신호들에 의해 게이트가 제어되어 상기 제1 트랜지스터들과 상보적으로 온 상태와 오프 상태 간에 전환되는 것을 특징으로 하는 반도체 메모리 디바이스.
  11. 제9항에 있어서, 상기 제1 트랜지스터들(Mn15/Mn16) 및 상기 부하 트랜지스터(Mn31)는 n-채널 인핸스먼트형이고, 상기 제2 트랜지스터들(Mp52/Mp53) 및 상기 제3 트랜지스터들(Mp51)은 p-채널 디플리션형(depletion type)이며, 상기 제3 트랜지스터들은 상기 전원 전압 레벨 이상으로 승압된 상기 컬럼 선택 신호들에 의해 게이트가 제어되는 것을 특징으로 하는 반도체 메모리 디바이스.
  12. 제1항에 있어서, 상기 복수의 메모리 셀(MC)은 스태틱 랜덤 액세스 메모리(SRAM)인 것을 특징으로 하는 반도체 메모리 디바이스.
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