JPH03278396A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03278396A JPH03278396A JP2078127A JP7812790A JPH03278396A JP H03278396 A JPH03278396 A JP H03278396A JP 2078127 A JP2078127 A JP 2078127A JP 7812790 A JP7812790 A JP 7812790A JP H03278396 A JPH03278396 A JP H03278396A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタのフリップフロップで構成
されたメモリセルがワード線とデジット線対とに接続さ
れ、配列されたセルアレイを有する半導体記憶装置に関
する。
されたメモリセルがワード線とデジット線対とに接続さ
れ、配列されたセルアレイを有する半導体記憶装置に関
する。
第４図はこの種の半導体記憶装置の従来例を示す回路図
である。
である。
２５６本のワード線Ｗエ （上−１，２，〜２５６）と
２５６対のデジット線ＤＪ、Ｄ、＋（ｊ＝１．２．〜．
２５６＞に６５５３６ビツト分のメモリセルＡｉ、ｊが
接続されている。そしてこれらのメモリセルＡよ、ｊは
、１２８本のワード線と１２８対のデジット線に接続さ
れたものを１ブロツクとして４ブロツクに分割されてい
る。
２５６対のデジット線ＤＪ、Ｄ、＋（ｊ＝１．２．〜．
２５６＞に６５５３６ビツト分のメモリセルＡｉ、ｊが
接続されている。そしてこれらのメモリセルＡよ、ｊは
、１２８本のワード線と１２８対のデジット線に接続さ
れたものを１ブロツクとして４ブロツクに分割されてい
る。
例えば、１本のワード線Ｗ１と選択信号Ｙ１とによりデ
ジット線Ｄ＋ 、Ｄｔが選択されたとき、１つのメモリ
セルＡｎが選択状態となる。このときワード線Ｗ１には
１２８ケのメモリセルＡ１１゜Ａ１２．〜．Ａ１１２８
が接続されており、選択メモリセルＡｎのオン側のトラ
ンスファゲートＭＬｎに電源Ｖｃｃから電流ｒｃが流れ
込むとともに、非運択メモリセルＡ１２．Ａ＋３．〜．
Ａ１Ｔ２８のオン側例えばトランスファゲートＭＬ１２
．ＭＬ＋３．〜ＭＬ にもそれぞれ電源ＶＣＣより
セル電流１ｃ１２８ が流れ込む。したがって、選択されたワード線Ｗ１上の
１２８ケのメモリセルはデジット線が選択・非選択にか
かわらず一様にメモリセルオン側のデジット線の負荷Ｍ
ＯＳトランジスタＱＬ１１゜Ｑ 、〜” Ｌ１１２８
からセル電流ｒｃをひく１２ ことになる。負荷ＭＯＳトランジスタＱ、１ｊ。
ジット線Ｄ＋ 、Ｄｔが選択されたとき、１つのメモリ
セルＡｎが選択状態となる。このときワード線Ｗ１には
１２８ケのメモリセルＡ１１゜Ａ１２．〜．Ａ１１２８
が接続されており、選択メモリセルＡｎのオン側のトラ
ンスファゲートＭＬｎに電源Ｖｃｃから電流ｒｃが流れ
込むとともに、非運択メモリセルＡ１２．Ａ＋３．〜．
Ａ１Ｔ２８のオン側例えばトランスファゲートＭＬ１２
．ＭＬ＋３．〜ＭＬ にもそれぞれ電源ＶＣＣより
セル電流１ｃ１２８ が流れ込む。したがって、選択されたワード線Ｗ１上の
１２８ケのメモリセルはデジット線が選択・非選択にか
かわらず一様にメモリセルオン側のデジット線の負荷Ｍ
ＯＳトランジスタＱＬ１１゜Ｑ 、〜” Ｌ１１２８
からセル電流ｒｃをひく１２ ことになる。負荷ＭＯＳトランジスタＱ、１ｊ。
Ｑ ・ （ｊ＝１．２．〜，１２８）はゲート幅ＷＩＪ
＝ ４０ｐｍ、ゲート長し＝１．３趨、メモリセルのト
ランスファーゲートＭＬ、ｊ、ＭＲ１ｊはゲート幅Ｗ＝
３ｔＩＪＡ、ゲート長し・・１．８珈である。したがっ
てこの装置の電源を５Ｖの設定すると上記トランジスタ
のインピーダンスはそれぞれ１にΩ、２４にΩ程度であ
るからセル電流ＩＣは式（１）で示される。
ランスファーゲートＭＬ、ｊ、ＭＲ１ｊはゲート幅Ｗ＝
３ｔＩＪＡ、ゲート長し・・１．８珈である。したがっ
てこの装置の電源を５Ｖの設定すると上記トランジスタ
のインピーダンスはそれぞれ１にΩ、２４にΩ程度であ
るからセル電流ＩＣは式（１）で示される。
５Ｖ／（１にΩ＋２４にΩ）＝２００μＡ ・・・
・・・・・・ （１）ゆえに４分割された６５５３６ビ
ツトのメモリセルのうち、選択された１ブ［コック中の
選択されたワード線上の１２８ケのメモリセルは一様に
各デジット線の負荷ＭＯ８ｌ−ランジスタから２００μ
Ａの電流をひくので合計１２８本×２００μ八−２５、
６ｍＡのｉＩ流をＩＩ高電位Ｖｃｃからメモリセルに供
給することになる。
・・・・・・ （１）ゆえに４分割された６５５３６ビ
ツトのメモリセルのうち、選択された１ブ［コック中の
選択されたワード線上の１２８ケのメモリセルは一様に
各デジット線の負荷ＭＯ８ｌ−ランジスタから２００μ
Ａの電流をひくので合計１２８本×２００μ八−２５、
６ｍＡのｉＩ流をＩＩ高電位Ｖｃｃからメモリセルに供
給することになる。
上）ホした従来の半導体記憶装置は、ワード線により選
択されたメモリセルは、選択信号による選択を受けてい
ない場合も電源から不要な？！流をひくという欠点があ
り、この不要な電流を削減するためには同一ワード線上
に接続するセルの数をへらしたり、メモリセルアレイの
分割をさらに行えばよいが、そのことはデコーダの段数
を増し、動作を遅らせ、しかも素子数の増加によるレイ
アウト上の面積を大きくさせる欠点がある。
択されたメモリセルは、選択信号による選択を受けてい
ない場合も電源から不要な？！流をひくという欠点があ
り、この不要な電流を削減するためには同一ワード線上
に接続するセルの数をへらしたり、メモリセルアレイの
分割をさらに行えばよいが、そのことはデコーダの段数
を増し、動作を遅らせ、しかも素子数の増加によるレイ
アウト上の面積を大きくさせる欠点がある。
本発明は上記の欠点に鑑み、メモセルの分割数を増加せ
ず、選択されたワード線上の非選択セルが負荷ＭＯ８ｌ
−ランジスタからひく電流を従来の１７２程度に削減で
きる半導体記憶装置を提供することを目的とする。
ず、選択されたワード線上の非選択セルが負荷ＭＯ８ｌ
−ランジスタからひく電流を従来の１７２程度に削減で
きる半導体記憶装置を提供することを目的とする。
（課題を解決するための手段）
本発明の半導体記憶装置は、ＭＯＳトランジスタのフリ
ップフロップで構成されたメモリセルがワード線と接続
されたデジット線対を選択する選択信号がアクティブの
とき、該デジット線対に電源電流を供給する、ロウイン
ピーダンスの第１のＭＯＳトランジスタ回路と、選択信
号がインアクティブのとき、該デジット線対に電ｍ電流
を供給する、ハイインピーダンスの第２のＭＯＳ ｌ−
ランジスタ回路とを有する。
ップフロップで構成されたメモリセルがワード線と接続
されたデジット線対を選択する選択信号がアクティブの
とき、該デジット線対に電源電流を供給する、ロウイン
ピーダンスの第１のＭＯＳトランジスタ回路と、選択信
号がインアクティブのとき、該デジット線対に電ｍ電流
を供給する、ハイインピーダンスの第２のＭＯＳ ｌ−
ランジスタ回路とを有する。
〔作用］
デイジット線対が選択されているときは低インピーダン
スの第１のＭＯＳ）−ランジスタ回路がデジット線に電
源電流を供給し、デジット線対が選択されないときは、
高インピーダンスの第２のＭＯＳトランジスタ回路がデ
ジット線に電源電流を供給する。
スの第１のＭＯＳ）−ランジスタ回路がデジット線に電
源電流を供給し、デジット線対が選択されないときは、
高インピーダンスの第２のＭＯＳトランジスタ回路がデ
ジット線に電源電流を供給する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体記憶装置の第１の実施例を示す
回路図である。
回路図である。
本実施例は第４図の従来例の負荷ＰＭＯ８ｌ−ランジス
タＱ、、Ｑ（上＝＝１．２．〜，１２［１ＪＲ１ｊ ８、Ｊ＝１．２．〜，１２８）の代りに、ゲートに選択
信号ＹＪを入力する負荷ＰＭＯＳトランジスタＱ 、
Ｑ と、インバータＩｊを介して［３ＪＲ３ｊ ゲートに選択信号Ｙｊを入力する負荷ＰＭＯＳトランジ
スタＱ、４ｊ、ＱＲ４Ｊとを具備したものである。
タＱ、、Ｑ（上＝＝１．２．〜，１２［１ＪＲ１ｊ ８、Ｊ＝１．２．〜，１２８）の代りに、ゲートに選択
信号ＹＪを入力する負荷ＰＭＯＳトランジスタＱ 、
Ｑ と、インバータＩｊを介して［３ＪＲ３ｊ ゲートに選択信号Ｙｊを入力する負荷ＰＭＯＳトランジ
スタＱ、４ｊ、ＱＲ４Ｊとを具備したものである。
負荷ＰＭＯＳトランジスタＱ ・、Ｑ （以Ｌ３Ｊ
Ｒ３Ｊ 降、トランジスタＱ 、Ｑ と記す）は従来のし
３Ｊ、 Ｒ３Ｊ 負荷ＰＭＯＳトランジスタＱ ・、Ｑ 、と同構し１Ｊ
ＲＩＪ 造でゲート幅Ｗ・・４０ｔ＊、ゲート長Ｌ・・１．３趨
を有し、導通時低インピーダンス（１にΩ）である。
Ｒ３Ｊ 降、トランジスタＱ 、Ｑ と記す）は従来のし
３Ｊ、 Ｒ３Ｊ 負荷ＰＭＯＳトランジスタＱ ・、Ｑ 、と同構し１Ｊ
ＲＩＪ 造でゲート幅Ｗ・・４０ｔ＊、ゲート長Ｌ・・１．３趨
を有し、導通時低インピーダンス（１にΩ）である。
一方負荷ｎＭＯ８ｌ−ランジスタＱ ・、Ｑ ・は・１
．４Ｊ Ｒ４Ｊ そのゲート幅Ｗ＝３趨、ゲート長側−・＝１．８ａｍで
あり、導通時高インピーダンス（２４にΩ）である。
．４Ｊ Ｒ４Ｊ そのゲート幅Ｗ＝３趨、ゲート長側−・＝１．８ａｍで
あり、導通時高インピーダンス（２４にΩ）である。
次に第１図の実施例の動作について説明する。
ワード線Ｗ１とデジット線Ｄ＋ 、Ｄ＋が選択されメモ
リセルＡｎが選択されたとする。デジット選択信号Ｙ１
はロウレベル（以降、“Ｌ”と記す）になり、トランジ
スタＱ 、ＱＲ２１，Ｑ、３１゜２１ ＱＲ３１がオンし、トランジスタＱＥ１．Ｑ１４１ 。
リセルＡｎが選択されたとする。デジット選択信号Ｙ１
はロウレベル（以降、“Ｌ”と記す）になり、トランジ
スタＱ 、ＱＲ２１，Ｑ、３１゜２１ ＱＲ３１がオンし、トランジスタＱＥ１．Ｑ１４１ 。
ＱＲ４１がオフする。
したがって、メモリセルＡ１１のセル電流１ｃはトラン
ジスタＱ からひかれ、このときの電流３１ １ｃの値は従来の２００μＡである。
ジスタＱ からひかれ、このときの電流３１ １ｃの値は従来の２００μＡである。
次に、非選択の例えばデジット線Ｄ２ 、Ｄ２はデジッ
ト選択信号Ｙ２がハイレベル〈以降、“Ｈ”と記す）で
あるためトランジスタＱ、２２．ＱＲ２２゜Ｑ 、
ＱＲ３２はオフする。しかしインバータ回［３２ 路Ｉ２を介して選択信号Ｙ２を入力するトランジスタＱ
、ＱＲ４２はオンする。したがって同一［４２ ワード線上の非選択のメモリセルＡ１２はトランジスタ
ＱＬ４２からセル電流１ｃ’をひく。このときのセル電
流１ｃ’ はトランジスタＱ［４２、Ｍ Ｌ１２のイン
ピーダンスで決まる。トランジスタＱ１４２’Ｍ１１２
のインピーダンスはともに２４にΩと設定しているので
電流■Ｃ′は式（１）で示されるようになる。
ト選択信号Ｙ２がハイレベル〈以降、“Ｈ”と記す）で
あるためトランジスタＱ、２２．ＱＲ２２゜Ｑ 、
ＱＲ３２はオフする。しかしインバータ回［３２ 路Ｉ２を介して選択信号Ｙ２を入力するトランジスタＱ
、ＱＲ４２はオンする。したがって同一［４２ ワード線上の非選択のメモリセルＡ１２はトランジスタ
ＱＬ４２からセル電流１ｃ’をひく。このときのセル電
流１ｃ’ はトランジスタＱ［４２、Ｍ Ｌ１２のイン
ピーダンスで決まる。トランジスタＱ１４２’Ｍ１１２
のインピーダンスはともに２４にΩと設定しているので
電流■Ｃ′は式（１）で示されるようになる。
Ｉｃ’ ＝５Ｖ／ （２４にΩ＋２４にΩ）−１０４μ
Ａ −・−山したがって選択されたワード線上の非選択
のメモリセルがひくセル電ＲＩｃ’ は従来の約１７２
となる。次に各デジット線のレベルについて説明する。
Ａ −・−山したがって選択されたワード線上の非選択
のメモリセルがひくセル電ＲＩｃ’ は従来の約１７２
となる。次に各デジット線のレベルについて説明する。
デジット線選択時にはデジット線電流ｉｏ。
Ｉｏ （＝２ｍＡ）をひく。このときデジット線Ｄ１の
レベルＶ。１はトランジスタＱ、３１を流れる電流１ｃ
、ｒｏで決まり、トランジスタＱ、３．のインピーダン
スが１にΩである。
レベルＶ。１はトランジスタＱ、３１を流れる電流１ｃ
、ｒｏで決まり、トランジスタＱ、３．のインピーダン
スが１にΩである。
ＶＤ１＝５Ｖ−（２００μＡ＋２ｍＡ） ｘｌ ＫΩ＝
２．８Ｖ ・−・・−＜２）同様にデジット線Ｄ１の
レベルＶＤ１はトランジスタＱ Ｒ３１を流れる電流１
ｏで決まり、式（３）で示めされる。
２．８Ｖ ・−・・−＜２）同様にデジット線Ｄ１の
レベルＶＤ１はトランジスタＱ Ｒ３１を流れる電流１
ｏで決まり、式（３）で示めされる。
Ｖｏ２−５Ｖ−２ｍＡｘ１ ＫΩ−３，ＯＶ −・
・・−・−・（３）次に非選択のデジット線Ｄ２〜Ｄ２
の場合選択信号Ｙ２がＨ＋＋であるからトランジスタＱ
、４２はオンし、デジット線Ｄ２．０２はイコライズさ
れる。このときデジット線Ｄ２ 、Ｄ２のレベルはトラ
ンジスタＱ１４２を流れる電流ＩＣ′で決まり、式（４
）で示めされる２、５にクランプされる。
・・−・−・（３）次に非選択のデジット線Ｄ２〜Ｄ２
の場合選択信号Ｙ２がＨ＋＋であるからトランジスタＱ
、４２はオンし、デジット線Ｄ２．０２はイコライズさ
れる。このときデジット線Ｄ２ 、Ｄ２のレベルはトラ
ンジスタＱ１４２を流れる電流ＩＣ′で決まり、式（４
）で示めされる２、５にクランプされる。
５Ｖ’−１０４μＡＸ２４にΩ−２，５Ｖ ・・・
・・・・・・ （４）第２図は本実施例のデジット線の
レベルの時間的推移を従来と比較したものを示すグラフ
である。
・・・・・・ （４）第２図は本実施例のデジット線の
レベルの時間的推移を従来と比較したものを示すグラフ
である。
時間ｔ１でデジット線が非選択から選択へむかうとき、
非選択時の２，５ｖから選択時の２，８ｖ及び３、Ｏｖ
にひらく時間は従来と比較してもおくれることはない。
非選択時の２，５ｖから選択時の２，８ｖ及び３、Ｏｖ
にひらく時間は従来と比較してもおくれることはない。
また非選択のデジット線Ｄ２ 、Ｄ２のレベルは従来の
４．８ｖに比べ約２，５ｖと低くなっているが、メモリ
セルを構成しているｎＭＯ８ｔ−ランジスタのスレッシ
ョールド電圧より十分高いのでデータ破壊を起すことは
ない。
４．８ｖに比べ約２，５ｖと低くなっているが、メモリ
セルを構成しているｎＭＯ８ｔ−ランジスタのスレッシ
ョールド電圧より十分高いのでデータ破壊を起すことは
ない。
第３図は本発明の第２の実施例を示す開路図である。
本実施例は第１図の実施例の高インピーダンスの負荷Ｐ
ＭＯ８ｉ−ランジスタＱ 、、Ｑ 、のかＬ４Ｊ
Ｒ４Ｊ わりに同程度の高インピーダンスの負荷ｎＭＯｓトラン
ジスタＱＬ５ｊ、ＱＲ５ｊを用いている。その結果第１
図の実施例で必要であったインバータ回路１ｊが不要と
なり、素子数の削減となる利点がある。他の点では第１
の実施例と同じである。
ＭＯ８ｉ−ランジスタＱ 、、Ｑ 、のかＬ４Ｊ
Ｒ４Ｊ わりに同程度の高インピーダンスの負荷ｎＭＯｓトラン
ジスタＱＬ５ｊ、ＱＲ５ｊを用いている。その結果第１
図の実施例で必要であったインバータ回路１ｊが不要と
なり、素子数の削減となる利点がある。他の点では第１
の実施例と同じである。
〔発明の効果］
以上説明したように本発明は、各デジット線対にインピ
ーダンスの異なる負荷用に第１．第２のＭＯＳ ｔ−ラ
ンジスタ回路を接続し、該デジット線選択時には低イン
ピーダンスの第１のＭＯＳ トランジスタ回路のみオン
させ、非選択時には高インピーダンスの第２のＭＯＳ
トランジスタ回路のみをオンさせることにより、選択さ
れたワード線上の非選択のメモリセルが電源からひく電
流をスイッチングスピードには全く影響を与えないで、
従来の１７２程度に削減し、低消費電力化を実現するこ
とができる効果がある。
ーダンスの異なる負荷用に第１．第２のＭＯＳ ｔ−ラ
ンジスタ回路を接続し、該デジット線選択時には低イン
ピーダンスの第１のＭＯＳ トランジスタ回路のみオン
させ、非選択時には高インピーダンスの第２のＭＯＳ
トランジスタ回路のみをオンさせることにより、選択さ
れたワード線上の非選択のメモリセルが電源からひく電
流をスイッチングスピードには全く影響を与えないで、
従来の１７２程度に削減し、低消費電力化を実現するこ
とができる効果がある。
第１図は本発明の半導体記憶装置の第１の実施例を示す
回路図、第２図は第１図の実施例の動作を示す図、第３
図は本発明の第２の実施例を示す回路図、第４図は従来
例を示す回路図である。 Ａ ・・・・メモリセル（ただし上、Ｊ＝１．２．〜Ｊ １２８）、 ＤＪ、ＤＪ・・・デジット線、 Ｗｉ・・・ワード線、 ＱＬｉｊ ′ ＱＲｉｊ ・ ゛ ・ Ｍ
Ｒｉｊ ・ＭＬｉ、Ｉ Ｆ 、Ｆ 、、ＱＥｊ・・・トランジスタ、１ＪＲｉ
Ｊ Ｙ」・・・選択信号。 特許３１１ｎ人 目本′世気株式会社 代 理 人 弁理士 内 捏 Ｂ １ ！ＩＡ２図
回路図、第２図は第１図の実施例の動作を示す図、第３
図は本発明の第２の実施例を示す回路図、第４図は従来
例を示す回路図である。 Ａ ・・・・メモリセル（ただし上、Ｊ＝１．２．〜Ｊ １２８）、 ＤＪ、ＤＪ・・・デジット線、 Ｗｉ・・・ワード線、 ＱＬｉｊ ′ ＱＲｉｊ ・ ゛ ・ Ｍ
Ｒｉｊ ・ＭＬｉ、Ｉ Ｆ 、Ｆ 、、ＱＥｊ・・・トランジスタ、１ＪＲｉ
Ｊ Ｙ」・・・選択信号。 特許３１１ｎ人 目本′世気株式会社 代 理 人 弁理士 内 捏 Ｂ １ ！ＩＡ２図
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳトランジスタのフリップフロップで構成され
たメモリセルがワード線とデジット線対とに接続され、
配列されたセルアレイを有する半導体記憶装置において
、 該デジット線対を選択する選択信号がアクティブのとき
、該デジット線対に電源電流を供給する、低インピーダ
ンスの第１のＭＯＳトランジスタ回路と、 選択信号がインアクティブのとき、該デジット線対に電
源電流を供給する、高インピーダンスの第２のＭＯＳト
ランジスタ回路とを有することを特徴とする半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078127A JPH03278396A (ja) | 1990-03-27 | 1990-03-27 | 半導体記憶装置 |
| US07/673,914 US5157631A (en) | 1990-03-27 | 1991-03-25 | Random access memory device with dual charging circuits different in current driving capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078127A JPH03278396A (ja) | 1990-03-27 | 1990-03-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278396A true JPH03278396A (ja) | 1991-12-10 |
Family
ID=13653220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078127A Pending JPH03278396A (ja) | 1990-03-27 | 1990-03-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5157631A (ja) |
| JP (1) | JPH03278396A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004164843A (ja) * | 1997-03-11 | 2004-06-10 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285414A (en) * | 1990-09-26 | 1994-02-08 | Hitachi, Ltd. | Semiconductor memory having transistors which drive data lines in accordance with values of write data and column select signal |
| JP3057747B2 (ja) * | 1990-11-01 | 2000-07-04 | 日本電気株式会社 | 半導体メモリ装置 |
| JP3057836B2 (ja) * | 1991-08-19 | 2000-07-04 | 日本電気株式会社 | 半導体記憶装置 |
| JP3158542B2 (ja) * | 1991-10-09 | 2001-04-23 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2795074B2 (ja) * | 1992-07-16 | 1998-09-10 | 日本電気株式会社 | ダイナミックｒａｍ |
| JP2894115B2 (ja) * | 1992-11-10 | 1999-05-24 | 松下電器産業株式会社 | カラム選択回路 |
| US5570317A (en) * | 1994-07-19 | 1996-10-29 | Intel Corporation | Memory circuit with stress circuitry for detecting defects |
| US5757706A (en) * | 1995-12-29 | 1998-05-26 | Intel Corporation | Dynamic leaker for bit line refresh |
| JP2845212B2 (ja) * | 1996-08-29 | 1999-01-13 | 日本電気株式会社 | 半導体記憶装置 |
| GB2338808B (en) * | 1998-06-23 | 2002-02-27 | Mitel Semiconductor Ltd | Semiconductor memories |
| KR100335493B1 (ko) * | 1999-10-27 | 2002-05-04 | 윤종용 | 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리장치 |
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