JPH05266671A - 強誘電性のコンデンサを備えたメモリセル - Google Patents

強誘電性のコンデンサを備えたメモリセル

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JPH05266671A
JPH05266671A JP4361858A JP36185892A JPH05266671A JP H05266671 A JPH05266671 A JP H05266671A JP 4361858 A JP4361858 A JP 4361858A JP 36185892 A JP36185892 A JP 36185892A JP H05266671 A JPH05266671 A JP H05266671A
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memory cell
voltage
coupled
gate
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JP4361858A
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Ashwin H Shah
エィチ．シャ アッシュウィン
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Texas Instruments Inc
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Abstract

(57)【要約】 【目的】 切り換え型の容量性抵抗を用いたスタティッ
クランダムアクセスメモリにおいて、回路を構成する要
素の数、要素間の相互結合の数、要素の寸法、必要電
力、洩れ電流をできるだけ小さくし、低コストでＶＬＳ
Ｉに適したセルを開示する。 【構成】 データ値とその逆値を記憶するための２電圧
端子（２８と３０）を持つラッチを備えるＳＲＡＭメモ
リセル（図１の１０）を開示する。強誘電性コンデンサ
（５４，５６）が各端子と電圧電源に結合される。回路
（５８）が両電圧端子へ電圧レベルを交互に読み出しま
たは書き込む。前記強誘電性コンデンサは、待機モード
において少ない電力損失でラッチに電荷を保持すること
ができ、ＶＬＳＩ技術に適したパッケージ寸法にするこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路、より詳しくい
うとメモリセル回路に関する。
【０００２】
【従来の技術】現在のメモリ技術において、スタティッ
クランダムアクセスメモリ（ＳＲＡＭ）セルは各種の回
路構成で製作されている。これらの回路はデータ保持能
力を持ち、かつ必要電力、洩れ電流、装置の全寸法をで
きるだけ小さくするように製作されている。
【０００３】従ってメモリセルをできるだけ少数の要素
で作ることが望ましい。またセル内の各要素について
は、要素の寸法と、内外から要素への相互結合について
考慮しなければならない。
【０００４】現在の代表的なＳＲＡＭセルは４Ｔ−２Ｒ
構成（「Ｔ」はトランジスタ、「Ｒ」は抵抗器）であ
る。４Ｔ−２Ｒセルは小型ではあるが抵抗器を用いるの
で、設計者は２つの相反する設計目的の間で調整する必
要がある。
【０００５】抵抗器は大型でも小型でもよい。高抵抗の
大型抵抗器の場合は、待機モードで電流の消散が少なく
従って電力消費が少ないが、抵抗器が大型であるほど所
定の面積内に取り付けることのできる数が少ない。
【０００６】小型の場合は、所定の集積回路内に抵抗器
を多数取り付けることができるが、抵抗器が小型である
ほど抵抗が小さく、電力消散すなわち熱の発生が大き
い。また抵抗器で製作されたメモリセルは、「ソフトエ
ラー」を起こしやすく、回線ノイズに敏感である。
【０００７】４Ｔ−２Ｒセルは一般に電源やワード線や
ビット線の電圧の変動を受けやすい。これらの信号のど
れかにスパイクが乗ると、過渡電圧が抵抗器を通ってト
ランジスタに流れたときにそのトランジスタは急に状態
を変える可能性がある。
【０００８】４Ｔ−２Ｒセルに代わるものとして、待機
モードでは熱を消散しない切り換え型の容量性抵抗が使
われたことがある。この装置を、タイミングを合わせた
いくつかのトランジスタと共に容量性抵抗として用いる
ためには、４から８個のトランジスタと、比較的複雑な
クロック回路を必要とする。
【０００９】
【発明が解決しようとする課題】このようなメモリセル
には多くのトランジスタが必要で、トランジスタのゲー
ト、ソース、ドレンには多くの相互結合を行なう。各相
互結合は、装置の貴重な面領域を広く占有する。
【００１０】その結果装置の寸法とコストが増え、相互
結合が多いために容量が大きくなり、また他の問題も生
じる。
【００１１】従って、要素や相互結合の数を少なく押
え、消費電力をできるだけ少なくし、小さな面積内に作
り込むことのできるメモリセルが必要になった。
【００１２】
【課題を解決するための手段】本発明は、従来のメモリ
セル装置が持つ欠点や問題を実質的に除きまたは防ぐよ
うなメモリセル回路と動作を提供する。
【００１３】ここに開示するＳＲＡＭメモリセルは、デ
ータ値とその逆値を記憶する２電圧端子を持つラッチを
備え、強誘電性コンデンサを各端子および電圧電源に結
合する。２電圧端子に電圧を交互に読み出しおよび書き
込みするための回路もある。
【００１４】本発明は従来のメモリセル構成に比べて多
くの技術的利点を持つ。本発明のメモリセルに結合され
る要素の数は非常に少なく、データを効率的に記憶し検
索することがでできる。本発明の寸法は小さいのて、Ｖ
ＬＳＩ製造技術に適している。
【００１５】更に、抵抗器ではなく強誘電性コンデンサ
を用いることにより、セルの電力消費すなわち熱消散が
少なくなる。これは大規模メモリ配列においては極めて
重要なことである。
【００１６】
【実施例】図１に、本発明に従って製作され動作するメ
モリセル１０を示す。これには、動作特性を改善するた
めに強誘電性コンデンサを用いている。
【００１７】メモリセル１０はドレン１４、ソース１
６、ゲート１８を持つ第１トランジスタ１２と、ドレン
２２、ソース２４、ゲート２６を持つ第２トランジスタ
２０を備える記憶装置を含む。第１トランジスタ１２と
第２トランジスタ２０は交差結合構成で接続されてい
る。
【００１８】従って、第１トランジスタ１２のゲート１
８は第２トランジスタのドレン２２に接続される。この
第１トランジスタ１２から第２トランジスタ２０へのゲ
ート・ドレン接続は、第１ノード２８を形成する。
【００１９】同様に、第２トランジスタ２０のゲート２
６は第１トランジスタ１２のドレン１４に接続される。
この第２トランジスタ２０と第１トランジスタ１２のゲ
ート・ドレン接続は、第２ノード３０を形成する。第１
トランジスタ１２のソース１６と第２トランジスタ２０
のソース２４とは接続され、更に接地されている。
【００２０】メモリセル１０はドレン３４、ソース３
６、ゲート３８を持つ第１パストランジスタ３２を更に
備える。同様に、メモリセル１０はドレン４２、ソース
４４、ゲート４６を含む第２パストランジスタ４０を備
える。
【００２１】パストランジスタ３２のソース３６とパス
トランジスタ４０のソース４４は第２ノード３０と第１
ノード２８にそれぞれ接続される。パストランジスタ３
２のゲート３８とパストランジスタ４０のゲート４６は
接続され、更に語線４８に接続される。
【００２２】第１パストランジスタ３２のドレン３４は
ビット線５０に接続される。第２パストランジスタ４０
のドレン４２は逆ビット線５２に接続される。第１ノー
ド２８と第２ノード３０はそれぞれ強誘電性コンデンサ
５４と５６を通して電源電圧Ｖｄｄに接続される。
【００２３】後で述べるように、コンデンサ５４と５６
は必要電流が小さく、ソフトエラーやノイズに影響され
ず、高温特性が良く、またＶＬＳＩの技術と寸法の要求
を完全に満たしている。
【００２４】この図ではトランジスタ１２、２０、３
２、４０を用い、かつＦＥＴとして説明したが、他のス
イッチイング要素を用いてメモリセル１０を構成してよ
いことはもちろんである。従ってドレンとソースは一般
にそれぞれ第１および第２極と表現してよい。
【００２５】従って各組の第１および第２極は、「制御
電極」すなわちゲートによって制御される電流路を形成
する。一般にトランジスタ１２と２０は、コンデンサ５
４と５６を接続した２端子「ラッチ」を構成する。
【００２６】ビット線５０と逆ビット線５２は、センス
増幅器５８に接続される。センス増幅器５８はデータを
受ける入力とデータを出す出力を備える。この技術で知
られているように、複数のセル１０を配列として接続
し、配列の各列は一対のビット線を持ち、各行は１本の
語線を持ってよい。
【００２７】メモリセル１０は２つの異なるモードで動
作する。第１モードは、非アクセスの待機すなわち記憶
モードで、メモリセル１０は二進の０または１を表すデ
ータ値を保持する。メモリセル１０の動作の第２モード
はアクセスモードで、二進の情報をメモリセル１０から
読み出しまたは書き込む。
【００２８】非アクセスモードでは、語線信号とこれに
対応する語線４８は低である。従ってパストランジスタ
３２と第２パストランジスタ４０は非導通状態であり、
従って交差結合したトランジスタ１２と２０はビット線
５０と逆ビット線５２から分離している。
【００２９】このモードでは、メモリセル１０に記憶さ
れている二進値に従って、第１トランジスタ１２と第２
トランジスタ２０の一方がオンで、他方はオフである。
例えば第１トランジスタ１２がオンで、第２トランジス
タ２０がオフの場合を考える。第１トランジスタ１２が
オンであれば、第２ノード３０はトランジスタ１２を通
して接地される。
【００３０】従って、第２ノード３０に接続されている
第２トランジスタ２０のゲート２６は低であり、第２ト
ランジスタ２０を非導通状態に保つ。第２トランジスタ
２０が非導通状態であれば、第１トランジスタ１２のゲ
ート１８はコンデンサ５４を通して供給電圧Ｖｄｄに結
合される。
【００３１】メモリセル１０の第２モードすなわちアク
セスモードでは語線４８の語線信号が高で、パストラン
ジスタ３２と４０が導通する。従って第１ノード２８と
第２ノード３０はそれぞれパストランジスタ４０と３２
を通して逆ビット線５２とビット線５０に結合される。
こように接続されると、メモリセル１０は書き込みまた
は読み出しができる。
【００３２】第２モード中、すなわちパストランジスタ
３２と４０が導通しているときにメモリセル１０に書き
込むには、センス増幅器５８の入力にデータを送る。こ
の技術で知られているように、センス増幅器５８は相補
信号をビット線５０と逆ビット線５２に送る。従ってビ
ット線５０かまたは逆ビット線５２が接地される。
【００３３】その結果、交差結合されたトランジスタ１
２と２０は、現在の状態を維持するかまたは逆の状態に
切り変わる。メモリセル１０から読み出すには、センス
増幅器５８はビット線５０と逆ビット線５２の信号の相
対的振幅を検知して、この技術で知られているように、
出力からデータを出す。
【００３４】コンデンサ５４と５６は、高容量、高抵
抗、所望の温度特性という３つの設計目的にかなう材料
で製作しなければならない。この望ましい実施態様で
は、目的はすべて達成される。
【００３５】第１に、コンデンサ５４と５６は、メモリ
セル１０がソフトエラーやノイズに影響されないように
するために大きな容量を持たなければならない。一般に
コンデンサ５４と５６の容量は０．０５ないし０．１ｐ
Ｆでなければならない。
【００３６】これまで集積回路用のコンデンサは、Ｓｉ
Ｏ２かＳｉＮ２かまたはこれらの組合せの、簡単な誘電
物質で製作されていた。これらの物質で製作した要素は
必要な容量を持っていたが、薄過ぎるとか占める表面積
が大き過ぎるとかの問題があった。例えばＳｉＯ２で製
作したコンデンサの誘電定数は約１２であった。
【００３７】第２にコンデンサ５４と５６の等価抵抗は
１０１２ないし１０１４オームでなければならない。ノ
ード２８と３０に蓄積された電荷は、メモリセル１０内
の他の回路要素を通して徐徐に消散する、すなわち「滴
り出る」。
【００３８】この現象があるので、メモリセル１０を安
定に動作させるためには、コンデンサ５４と５６は所定
の小量の電流をノード２８と３０に供給できなければな
らない。抵抗が１０１２ないし１０１４オームあれば、
必要な電荷を両ノードに滴り出すことができる。
【００３９】第３に、コンデンサ５４と５６を通って流
れる滴り電流は、温度が上昇するに従って増加しなけれ
ばならない。ノード２８と３０に蓄積された電荷は、温
度が上昇するに従って速く消散する。図２は、このよう
なコンデンサの滴り電流「Ｊ」と電界強度「Ｅ」との関
係を図示したものである。
【００４０】滴り電流は、順に高くなる４つの温度Ｔ
１、Ｔ２、Ｔ３、Ｔ４に対して図示している。図２に示
すように、同じ電界強度においてはコンデンサの温度が
上昇するに従って滴り電流が増加する。しかし従来の技
術では、温度が上昇するに従って滴り電流は減少する。
【００４１】強誘電性物質類は、上に述べた必要な容
量、抵抗、温度特性を持っている。強誘電性物質は結晶
化合物で、外部から電界を与えると逆転または方向転換
する残存誘電極性を示す。
【００４２】この物質は、チタン酸鉛ジルコニウム（Ｐ
ＺＴ）、チタン酸バリウム、硫酸三グリシン（ＴＧＳ）
などを含む。この望ましい実施態様では、コンデンサ５
４と５６はＰＺＴを用いて既知の方法により製作され、
容量は０．０５ないし０．１ｐＦである。
【００４３】この材料を用いて製作したコンデンサの抵
抗は１０１２ないし１０１４オームで、滴り電流対温度
特性が良く、小ささと厚さはＶＬＳＩ／ＵＳＬＩメモリ
セルに組み込むのに適している。メモリセル１０の構造
は対称的なので、コンデンサ５６の選び方はコンデンサ
５４と同じである。
【００４４】本発明とその利点について詳細に説明して
きたが、特許請求の範囲に規定する本発明の考え方と範
囲から逸脱することなく、各種の変形、代替、変更を行
なうことができる。
【００４５】以上の説明に関して更に以下の項を開示す
る。 （１） ＳＲＡＭメモリセルであって、データ値を記憶
するための第１および第２電圧端子を備えるラッチと、
前記第１端子と第１電圧電源との間に結合される第１強
誘電性コンデンサと、前記第２端子と前記第１電圧電源
との間に結合される第２強誘電性コンデンサと、前記端
子に電圧レベルを読み出しおよび書き込みするための制
御回路を含む、ＳＲＡＭメモリセル。
【００４６】（２） 前記第１および第２強誘電性コン
デンサはＰＺＴを用いて製作される、第１項に記載のＳ
ＲＡＭメモリセル。
【００４７】（３） 前記ラッチは第１および第２トラ
ンジスタを備え、各トランジスタは制御電極と、各トラ
ンジスタに電流路を形成する第１および第２極を備え、
各トランジスタの前記第１極はそれぞれ前記第１および
第２電圧端子に結合され、各トランジスタの前記第２極
は第２電圧電源に結合され、各トランジスタの前記制御
電極は前記他方のトランジスタの前記第１極に交差結合
される、第１項に記載のＳＲＡＭメモリセル。
【００４８】（４） 前記第１および第２強誘電性コン
デンサはＰＺＴを用いて製作される、第３項に記載のＳ
ＲＡＭメモリセル。
【００４９】（５） ＳＲＡＭメモリセルであって、第
１および第２トランジスタであって、前記各トランジス
タは電流路を形成する第１および第２極と制御電極を備
え、各トランジスタの前記制御電極と前記第１極は交差
結合し、各トランジスタの前記第２極は第１電圧電源に
結合される、第１および第２トランジスタと、前記第１
トランジスタの前記第１極と第２電圧電源の間に結合さ
れる第１強誘電性コンデンサと、前記第２トランジスタ
の前記第１極と前記第２電圧電源の間に結合される第２
強誘電性コンデンサと、各トランジスタの状態を交互に
検知し転換する制御回路を含む、ＳＲＡＭメモリセル。
【００５０】（６） 前記第１および第２強誘電性コン
デンサはＰＺＴを用いて製作される、第５項に記載のＳ
ＲＡＭメモリセル。
【００５１】（７） ＳＲＡＭメモリセルであって、第
１および第２トランジスタであって、前記各トランジス
タは電流路を形成する第１および第２極と制御電極を備
え、各トランジスタの前記制御電極と前記第１極は交差
結合し、各トランジスタの前記第２極は第１電圧電源に
結合される第１および第２トランジスタと、前記第１ト
ランジスタの前記第１極と第２電圧電源の間に結合さ
れ、温度が上昇するに従って洩れ電流が増加し、０．０
５ないし０．１ｐＦの容量を持つ第１コンデンサと、前
記第２トランジスタの前記第１極と前記第２電圧電源の
間に結合され、温度が上昇するに従って洩れ電流が増加
し、０．０５ないし０．１ｐＦの容量を持つ第２コンデ
ンサと、各トランジスタの状態を交互に検知して転換す
る制御回路を含む、ＳＲＡＭメモリセル。
【００５２】（８） 前記第１および第２コンデンサは
１０１２ないし１０１４の等価抵抗を持つ、第７項に記
載のＳＲＡＭメモリセル。
【００５３】（９） データ値とその逆値を記憶するた
めの２電圧端子（２８と３０）を持つラッチを備えるＳ
ＲＡＭメモリセル（図１の１０）を開示する。強誘電性
コンデンサ（５４，５６）が各端子と電圧電源に結合さ
れる。回路（５８）が両電圧端子へ電圧レベルを交互に
読み出しまたは書き込む。前記強誘電性コンデンサは、
待機モードにおいて少ない電力損失でラッチに電荷を保
持することができ、ＶＬＳＩ技術に適したパッケージ寸
法にすることができる。
【図面の簡単な説明】
本発明とその利点を完全に理解するために、説明と共に
以下の図面を参照されたい。
【図１】本発明に従って製作され動作するメモリセルの
略図である。
【図２】開示したメモリセルの洩れ電流特性を、温度と
記憶電荷との関数としてグラフに示した図である。
【符号の説明】
１０ メモリセル １２ 第１トランジスタ １４ ドレン １６ ソース １８ ゲート ２０ 第２トランジスタ ２２ ドレン ２４ ソース ２６ ゲート ２８ 第１ノード ３０ 第２ノード ３２ 第１パストランジスタ ３４ ドレン ３６ ソース ３８ ゲート ４０ 第２パストランジスタ ４２ ドレン ４４ ソース ４６ ゲート ４８ 語線 ５０ ビット線 ５２ 逆ビット線 ５４，５６ 強誘電性コンデンサ ５８ センス増幅器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 強誘電性のコンデンサを備えたメモリ
セル
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路、より詳しくい
うとメモリセル回路に関する。
【０００２】
【従来の技術】現在のメモリ技術において、スタティッ
クランダムアクセスメモリ（ＳＲＡＭ）セルは各種の回
路構成で製作されている。これらの回路はデータ保持能
力を持ち、かつ必要電力、洩れ電流、装置の全寸法をで
きるだけ小さくするように製作されている。
【０００３】従ってメモリセルをできるだけ少数の要素
で作ることが望ましい。またセル内の各要素について
は、要素の寸法と、内外から要素への相互結合について
考慮しなければならない。
【０００４】現在の代表的なＳＲＡＭセルは４Ｔ−２Ｒ
構成（「Ｔ」はトランジスタ、「Ｒ」は抵抗器）であ
る。４Ｔ−２Ｒセルは小型ではあるが抵抗器を用いるの
で、設計者は２つの相反する設計目的の間で調整する必
要がある。
【０００５】抵抗器は大型でも小型でもよい。高抵抗の
大型抵抗器の場合は、待機モードで電流の消散が少なく
従って電力消費が少ないが、抵抗器が大型であるほど所
定の面積内に取り付けることのできる数が少ない。
【０００６】小型の場合は、所定の集積回路内に抵抗器
を多数取り付けることができるが、抵抗器が小型である
ほど抵抗が小さく、電力消散すなわち熱の発生が大き
い。また抵抗器で製作されたメモリセルは、「ソフトエ
ラー」を起こしやすく、回線ノイズに敏感である。
【０００７】４Ｔ−２Ｒセルは一般に電源やワード線や
ビット線の電圧の変動を受けやすい。これらの信号のど
れかにスパイクが乗ると、過渡電圧が抵抗器を通ってト
ランジスタに流れたときにそのトランジスタは急に状態
を変える可能性がある。
【０００８】４Ｔ−２Ｒセルに代わるものとして、待機
モードでは熱を消散しない切り換え型の容量性抵抗が使
われたことがある。この装置を、タイミングを合わせた
いくつかのトランジスタと共に容量性抵抗として用いる
ためには、４から８個のトランジスタと、比較的複雑な
クロック回路を必要とする。
【０００９】
【発明が解決しようとする課題】このようなメモリセル
には多くのトランジスタが必要で、トランジスタのゲー
ト、ソース、ドレンには多くの相互結合を行なう。各相
互結合は、装置の貴重な面領域を広く占有する。
【００１０】その結果装置の寸法とコストが増え、相互
結合が多いために容量が大きくなり、また他の問題も生
じる。
【００１１】従って、要素や相互結合の数を少なく押
え、消費電力をできるだけ少なくし、小さな面積内に作
り込むことのできるメモリセルが必要になった。
【００１２】
【課題を解決するための手段】本発明は、従来のメモリ
セル装置が持つ欠点や問題を実質的に除きまたは防ぐよ
うなメモリセル回路と動作を提供する。
【００１３】ここに開示するＳＲＡＭメモリセルは、デ
ータ値とその逆値を記憶する２電圧端子を持つラッチを
備え、強誘電性コンデンサを各端子および電圧電源に結
合する。２電圧端子に電圧を交互に読み出しおよび書き
込みするための回路もある。
【００１４】本発明は従来のメモリセル構成に比べて多
くの技術的利点を持つ。本発明のメモリセルに結合され
る要素の数は非常に少なく、データを効率的に記憶し検
索することができる。本発明の寸法は小さいので、ＶＬ
ＳＩ製造技術に適している。
【００１５】更に、抵抗器ではなく強誘電性コンデンサ
を用いることにより、セルの電力消費すなわち熱消散が
少なくなる。これは大規模メモリ配列においては極めて
重要なことである。
【００１６】
【実施例】図１に、本発明に従って製作され動作するメ
モリセル１０を示す。これには、動作特性を改善するた
めに強誘電性コンデンサを用いている。
【００１７】メモリセル１０はドレン１４、ソース１
６、ゲート１８を持つ第１トランジスタ１２と、ドレン
２２、ソース２４、ゲート２６を持つ第２トランジスタ
２０を備える記憶装置を含む。第１トランジスタ１２と
第２トランジスタ２０は交差結合構成で接続されてい
る。
【００１８】従って、第１トランジスタ１２のゲート１
８は第２トランジスタのドレン２２に接続される。この
第１トランジスタ１２から第２トランジスタ２０へのゲ
ート・ドレン接続は、第１ノード２８を形成する。
【００１９】同様に、第２トランジスタ２０のゲート２
６は第１トランジスタ１２のドレン１４に接続される。
この第２トランジスタ２０と第１トランジスタ１２のゲ
ート・ドレン接続は、第２ノード３０を形成する。第１
トランジスタ１２のソース１６と、第２トランジスタ２
０のソース２４とは接続され、更に接地されている。
【００２０】メモリセル１０はドレン３４、ソース３
６、ゲート３８を持つ第１パストランジスタ３２を更に
備える。同様に、メモリセル１０はドレン４２、ソース
４４、ゲート４６を含む第２パストランジスタ４０を備
える。
【００２１】パストランジスタ３２のソース３６とパス
トランジスタ４０のソース４４は第２ノード３０と第１
ノード２８にそれぞれ接続される。パストランジスタ３
２のゲート３８とパストランジスタ４０のゲート４６は
接続され、更にワード線４８に接続される。
【００２２】第１パストランジスタ３２のドレン３４は
ビット線５０に接続される。第２パストランジスタ４０
のドレン４２は逆ビット線５２に接続される。第１ノー
ド２８と第２ノード３０はそれぞれ強誘電性コンデンサ
５４と５６を通して電源電圧Ｖｄｄに接続される。
【００２３】後で述べるように、コンデンサ５４と５６
は必要電流が小さく、ソフトエラーやノイズに影響され
ず、高温特性が良く、またＶＬＳＩの技術と寸法の要求
を完全に満たしている。
【００２４】この図ではトランジスタ１２，２０，３
２，４０を用い、かつＦＥＴとして説明したが、他のス
イッチング要素を用いてメモリセル１０を構成してよい
ことはもちろんである。従ってドレンとソースは一般に
それぞれ第１および第２極と表現してよい。
【００２５】従って各組の第１および第２極は、「制御
電極」すなわちゲートによって制御される電流路を形成
する。一般にトランジスタ１２と２０は、コンデンサ５
４と５６を接続した２端子「ラッチ」を構成する。
【００２６】ビット線５０と逆ビット線５２は、センス
増幅器５８に接続される。センス増幅器５８はデータを
受ける入力とデータを出す出力を備える。この技術で知
られているように、複数のセル１０を配列として接続
し、配列の各列は一対のビット線を持ち、各行は１本の
ワード線を持ってよい。
【００２７】メモリセル１０は２つの異なるモードで動
作する。第１モードは、非アクセスの待機すなわち記憶
モードで、メモリセル１０は二進の０または１を表すデ
ータ値を保持する。メモリセル１０の動作の第２モード
はアクセスモードで、二進の情報をメモリセル１０から
読み出しまたは書き込む。
【００２８】非アクセスモードでは、ワード線信号とこ
れに対応するワード線４８は低である。従って第１パス
トランジスタ３２と第２パストランジスタ４０は非導通
状態であり、従って交差結合したトランジスタ１２と２
０はビット線５０と逆ビット線５２から分離している。
【００２９】このモードでは、メモリセル１０に記憶さ
れている二進値に従って、第１トランジスタ１２と第２
トランジスタ２０の一方がオンで、他方はオフである。
例えば第１トランジスタ１２がオンで、第２トランジス
タ２０がオフの場合を考える。第１トランジスタ１２が
オンであれば、第２ノード３０はトランジスタ１２を通
して接地される。
【００３０】従って、第２ノード３０に接続されている
第２トランジスタ２０のゲート２６は低であり、第２ト
ランジスタ２０を非導通状態に保つ。第２トランジスタ
２０が非導通状態にあれば、第１トランジスタ１２のゲ
ート１８はコンデンサ５４を通して供給電圧Ｖｄｄに結
合される。
【００３１】メモリセル１０の第２モードすなわちアク
セスモードではワード線４８のワード線信号が高で、パ
ストランジスタ３２と４０が導通する。従って第１ノー
ド２８と第２ノード３０はそれぞれパストランジスタ４
０と３２を通して逆ビット線５２とビット線５０に結合
される。このように接続されると、メモリセル１０は書
き込みまたは読み出しができる。
【００３２】第２モード中、すなわちパストランジスタ
３２と４０が導通しているときにメモリセル１０に書き
込むには、センス増幅器５８の入力にデータを送る。こ
の技術で知られているように、センス増幅器５８は相補
信号をビット線５０と逆ビット線５２に送る。従ってビ
ット線５０かまたは逆ビット線５２が接地される。
【００３３】その結果、交差結合されたトランジスタ１
２と２０は、現在の状態を維持するかまたは逆の状態に
切り変わる。メモリセル１０から読み出すには、センス
増幅器５８はビット線５０と逆ビット線５２の信号の相
対的振幅を検知して、この技術で知られているように、
出力からデータを出す。
【００３４】コンデンサ５４と５６は、高容量、高抵
抗、所望の温度特性という３つの設計目的にかなう材料
で製作しなければならない。この望ましい実施態様で
は、目的はすべて達成される。
【００３５】第１に、コンデンサ５４と５６は、メモリ
セル１０がソフトエラーやノイズに影響されないように
するために大きな容量を持たなければならない。一般に
コンデンサ５４と５６の容量は０．０５ないし０．１ｐ
Ｆでなければならない。
【００３６】これまで集積回路用のコンデンサは、Ｓｉ
Ｏ２かＳｉＮ２かまたはこれらの組合せの、簡単な誘電
物質で製作されていた。これらの物質で製作した要素は
必要な容量を持っていたが、薄過ぎるとか占める表面積
が大き過ぎるとかの問題があった。例えばＳｉＯ２で製
作したコンデンサの誘電定数は約１２であった。
【００３７】第２に、コンデンサ５４と５６の等価抵抗
は１０１２ないし１０１４オームでなければならない。
ノード２８と３０に蓄積された電荷は、メモリセル１０
内の他の回路要素を通して徐々に消散する、すなわち
「滴り出る」。
【００３８】この現象があるので、メモリセル１０を安
定に動作させるためには、コンデンサ５４と５６は所定
の小量の電流をノード２８と３０に供給できなければな
らない。抵抗が１０１２ないし１０１４オームあれば、
必要な電荷を両ノードに滴り出すことができる。
【００３９】第３にコンデンサ５４と５６を通って流れ
る滴り電流は、温度が上昇するに従って増加しなければ
ならない。ノード２８と３０に蓄積された電荷は、温度
が上昇するに従って速く消散する。図２は、このような
コンデンサの滴り電流「Ｊ」と電界強度「Ｅ」との関係
を図示したものである。
【００４０】滴り電流は、順に高くなる４つの温度Ｔ
１，Ｔ２，Ｔ３，Ｔ４に対して図示している。図２に示
すように、同じ電界強度においてはコンデンサの温度が
上昇するに従って滴り電流画像かする。しかし従来の技
術では、温度が上昇するに従って滴り電流は減少する。
【００４１】強誘電性物質類は、上に述べた必要な容
量、抵抗、温度特性を持っている。強誘電性物質は結晶
化合物で、外部から電界を与えると逆転または方向転換
する残存誘電極性を示す。
【００４２】この物質は、チタン酸鉛ジルコニウム（Ｐ
ＺＴ）、チタン酸バリウム、硫酸三グリシン（ＴＧＳ）
などを含む。この望ましい実施態様では、コンデンサ５
４と５６はＰＺＴを用いて既知の方法により製作され、
容量は０．０５ないし０．１ｐＦである。
【００４３】この材料を用いて製作したコンデンサの抵
抗は１０１２ないし１０１４オームで、滴り電流対温度
特性が良く、小ささと厚さはＶＬＳＩ／ＵＳＬＩメモリ
セルに組み込むのに適している。メモリセル１０の構造
は対称的なので、コンデンサ５６の選び方はコンデンサ
５４と同じである。
【００４４】本発明とその利点について詳細に説明して
きたが、特許請求の範囲に規定する本発明の考え方と範
囲から逸脱することなく、各種の変形、代替、変更を行
なうことができる。
【００４５】以上の説明に関して更に以下の項を開示す
る。 （１） ＳＲＡＭメモリセルであって、データ値を記憶
するための第１および第２電圧端子を備えるラッチと、
前記第１端子と第１電圧電源との間に結合される第１強
誘電性コンデンサと、前記第２端子と前記第１電圧電源
との間に結合される第２強誘電性コンデンサと、前記端
子に電圧レベルを読み出しおよび書き込みするための制
御回路を含む、ＳＲＡＭメモリセル。
【００４６】（２） 前記第１および第２強誘電性コン
デンサはＰＺＴを用いて製作される、第１項に記載のＳ
ＲＡＭメモリセル。
【００４７】（３） 前記ラッチは第１および第２トラ
ンジスタを備え、各トランジスタは制御電極と、各トラ
ンジスタに電流路を形成する第１および第２極を備え、
各トランジスタの前記第１極はそれぞれ前記第１および
第２電圧端子に結合され、各トランジスタの前記第２極
は第２電圧電源に結合され、各トランジスタの前記制御
電極は前記他方のトランジスタの前記第１極に交差結合
される、第１項に記載のＳＲＡＭメモリセル。
【００４８】（４） 前記第１および第２強誘電性コン
デンサはＰＺＴを用いて製作される、第３項に記載のＳ
ＲＡＭメモリセル。
【００４９】（５） ＳＲＡＭメモリセルであって、第
１および第２トランジスタであって、前記各トランジス
タは電流路を形成する第１および第２極と制御電極を備
え、各トランジスタの前記制御電極と前記第１極は交差
結合し、各トランジスタの前記第２極は第１電圧電源に
結合される、第１および第２トランジスタと、前記第１
トランジスタの前記第１極と第２電圧電源の間に結合さ
れる第１強誘電性コンデンサと、前記第２トランジスタ
の前記第１極と前記第２電圧電源の間に結合される第２
強誘電性コンデンサと、各トランジスタの状態を交互に
検知し転換する制御回路を含む、ＳＲＡＭメモリセル。
【００５０】（６） 前記第１および第２強誘電性コン
デンサはＰＺＴを用いて製作される、第５項に記載のＳ
ＲＡＭメモリセル。
【００５１】（７） ＳＲＡＭメモリセルであって、第
１および第２トランジスタであって、前記各トランジス
タは電流路を形成する第１および第２極と制御電極を備
え、各トランジスタの前記制御電極と前記第１極は交差
結合し、各トランジスタの前記第２極は第１電圧電源に
結合される第１および第２トランジスタと、前記第１ト
ランジスタの前記第１極と第２電圧電源の間に結合さ
れ、温度が上昇するに従って洩れ電流が増加し、０．０
５ないし０．１ｐＦの容量を持つ第１コンデンサと、前
記第２トランジスタの前記第１極と前記第２電圧電源の
間に結合され、温度が上昇するに従って洩れ電流が増加
し、０．０５ないし０．１ｐＦの容量を持つ第２コンデ
ンサと、各トランジスタの状態を交互に検知して転換す
る制御回路を含む、ＳＲＡＭメモリセル。
【００５２】（８） 前記第１および第２コンデンサは
１０１２ないし１０１４の等価抵抗を持つ、第７項に記
載のＳＲＡＭメモリセル。
【００５３】（９） データ値とその逆値を記憶するた
めの２電圧端子２８と３０を持つラッチを備えるＳＲＡ
Ｍメモリセル図１の１０を開示する。強誘電性コンデン
サ５４，５６が各端子と電圧電源に結合される。回路５
８が両電圧端子へ電圧レベルを交互に読み出しまたは書
き込む。前記強誘電性コンデンサは、待機モードにおい
て少ない電力損失でラッチに電荷を保持することがで
き、ＶＬＳＩ技術に適したパッケージ寸法にすることが
できる。
【図面の簡単な説明】 本発明とその利点を完全に理解するために、説明と共に
以下の図面を参照されたい。
【図１】本発明に従って製作され動作するメモリセルの
略図である。
【図２】開示したメモリセルの洩れ電流特性を、温度と
記憶電荷との関数としてグラフに示した図である。
【符号の説明】 １０ メモリセル １２ 第１トランジスタ １４ ドレン １６ ソース １８ ゲート ２０ 第２トランジスタ ２２ ドレン ２４ ソース ２６ ゲート ２８ 第１ノード ３０ 第２ノード ３２ 第１パストランジスタ ３４ ドレン ３６ ソース ３８ ゲート ４０ 第２パストランジスタ ４２ ドレン ４４ ソース ４６ ゲート ４８ ワード線 ５０ ビット線 ５２ 逆ビット線 ５４，５６ 強誘電性コンデンサ ５８ センス増幅器

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ＳＲＡＭメモリセルであって、 データ値を記憶するための第１および第２電圧端子を備
    えるラッチと、 前記第１端子と第１電圧電源との間に結合される第１強
    誘電性コンデンサと、 前記第２端子と前記第１電圧電源との間に結合される第
    ２強誘電性コンデンサと、 前記端子に電圧レベルを読み出しおよび書き込みするた
    めの制御回路を含む、ＳＲＡＭメモリセル。
JP4361858A 1991-12-20 1992-12-21 強誘電性のコンデンサを備えたメモリセル Pending JPH05266671A (ja)

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US81097591A 1991-12-20 1991-12-20
US810975 1991-12-20

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