CN115497531A - 一种自终止写入电路及方法 - Google Patents

Abstract

本申请公开了一种自终止写入电路及方法，用于对处于不同状态的存储阵列电路通过同一个自终止写入控制电路实现自终止。本申请自终止写入电路，包括：灵敏放大器(201)和控制电路(202)；灵敏放大器(201)用于比较参考电路(203)输出的参考电压或参考电流和存储阵列电路(204)输出的电压或电流大小；控制电路(202)用于根据比较结果生成终止信号，并反馈所述终止信号至所述存储阵列电路(204)，所述终止信号用于控制所述存储阵列电路(204)停止写入P状态或AP状态。在存储阵列电路(204)完成状态写入后实现写入自终止，节省了电路的开销面积，降低了功耗。

Description

一种自终止写入电路及方法

本申请是分案申请，原申请的申请号是201880091692.1，原申请日是2018年07月02日，原申请的全部内容通过引用结合在本申请中。

技术领域

本申请涉及电路领域，尤其涉及一种自终止写入电路及方法。

背景技术

自旋转移矩磁存储器(Spin-transfer torque magnetic random accessmemory，STT-MRAM)是一种极具潜力的新型存储器，具有读取速度较快，耐久(endurance)周期数长，集成度高，与互补金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)工艺兼容等优点。

在STT-MRAM中，存储模块通常为由一个金属氧化物半导体(metal oxidesemiconductor，MOS)管和一个磁隧穿结(magnetic tunnel junction，MTJ)组成的结构，如图1A所示，存储模块有三个端点，分别为字线(word line，WL)、位线(bit line，BL)、源线(source line，SL)。读取时，存储信息取决于读取到的MTJ的阻值，其电流方向可以是任意的；写入时，写入特定的状态(P状态或AP状态)需要采用相对应的电流方向，如图1A所示。MTJ由两层铁磁层中间夹一层很薄的隧穿氧化层(例如MgO)组成，如图1B所示，其中一层铁磁层其磁化方向是固定，称为固定层；另一层铁磁层其磁化方向可以自由翻转，称为自由层。当自由层的磁化方向与固定层平行时(即P状态)，MTJ的电阻呈现较低的阻值，当自由层的磁化方向与固定层平行相反时(即AP状态)，MTJ的电阻呈现较高的阻值。

现有方案中提供了一种能够针对各种写入情况实现自终止的电路，如图1C所示，该方案在存储阵列的每一列加入了可变能量写入(variable energy write，VEW)电路，并且其输出控制了一个传输门连接位线和写入电路。VEW电路中包含两条支路，分别针对写入AP状态和写入P状态两种情况，并且各包含一个阈值经过特殊调整的反相器，用于分别监测写AP状态和写P状态完成后在位线上的电压变化，并输出对应的信号。由于VEW电路引入了触发器等单元，即使在不需要写入的情况下也会静态功耗，增加了电路的总功耗。

发明内容

本申请实施例提供了一种自终止写入电路及方法，用于对处于不同状态的存储阵列电路通过同一个控制电路实现自终止，减小了电路的开销面积，降低了功耗。

本申请实施例的第一方面提供一种自终止写入电路，包括：灵敏放大器201和控制电路202；该灵敏放大器201用于比较参考电路203输出的参考电压或参考电流和存储阵列电路204输出的电压或电流大小，并将比较结果反馈至控制电路202；该控制电路202用于根据比较结果生成终止信号，并反馈终止信号至存储阵列电路204，终止信号用于控制存储阵列电路204停止写入P状态或AP状态。通过灵敏放大器比较参考电路的参考电压或参考电流和存储阵列电路的电压或电流大小，根据比较结果将灵敏放大器的输出端信号发送至控制电路，以使得控制电路生成的终止信号控制存储阵列电路停止写入。通过灵敏放大器、控制电路构成的一个终止写入控制电路，实现对写入P状态或AP状态的自终止，节省了电路的开销面积，降低了功耗。

在一种可能的设计中，自终止写入电路还包括所述参考电路203，其中：参考电路203的阻值大于第一阈值且小于第二阈值；存储阵列电路204处于P状态时的阻值等于第一阈值，存储阵列电路204处于AP状态时的阻值等于第二阈值。对参考电路的阻值大小进行了限定，明确了参考电路的阻值范围，以使得参考电路为灵敏放大器提供的参考电压或参考电流与存储单元中的电压或电流存在差异。

在一种可能的设计中，所述参考电路包括：第一支路和第二支路，该第一支路的第一端与该第二支路的第一端电连接，该第一支路的第二端与该第二支路的第二端电连接，该第一支路的第二端和该第二支路的第二端电连接并输出参考电压或参考电流至灵敏放大器201，该第一支路的第一端和该第二支路的第一端与电压源电连接，第一支路包括N个串联的磁隧穿结，第二支路包括N个串联的磁隧穿结，N为大于1的正整数。细化了参考电路的具体组成，明确了参考电路和灵敏放大器的连接关系，以使得参考电路为灵敏放大器提供参考电压或参考电流。

在一种可能的设计中，第一支路包括第一磁隧穿结2031和第三磁隧穿结2033，第二支路包括第二磁隧穿结2032和第四磁隧穿结2034，其中，第一磁隧穿结2031的自由层端和第三磁隧穿结2033的固定层端电连接，第二磁隧穿结2032的自由层端和第四磁隧穿结2034的固定层端电连接，第一磁隧穿结2031的固定层端和第二磁隧穿结2032的固定层端与电压源电连接；该第一磁隧穿结2031为AP状态，该第二磁隧穿结2032为P状态，该第三磁隧穿结2033为P状态，该第四磁隧穿结2034为AP状态。本实现方式中，提供了参考电路的一种具体结构，确保参考电路的阻值大于P状态的阻值且小于AP状态的阻值，以使得参考电路的参考电压或参考电流与存储阵列电路的电压或电流大小不同，灵敏放大器的输出端信号发生翻转。

在一种可能的设计中，所述储阵列电路包括：第一场效应晶体管P1、第二场效应晶体管P2、第三场效应晶体管N1、第四场效应晶体管N2、第五场效应晶体管N3及多个存储模块，每个存储模块中包含一个磁隧穿结和一个场效应晶体管，其中：每个存储模块的位线端与第一场效应晶体管P1的源极、第三场效应晶体管N1的漏极电连接，每个存储模块的源线端、第二场效应晶体管P2的源极和第四场效应晶体管N2的漏极电连接；第一场效应晶体管P1的漏极与第一传输门的第一端电连接，第二场效应晶体管P2的漏极与第二传输门的第一端电连接，第三场效应晶体管N1的源极、第四场效应晶体管N2的源极与第五场效应晶体管N3的漏极电连接，第五场效应晶体管N3的栅极、第五场效应晶体管N3的漏极与灵敏放大器201电连接，第五场效应晶体管N3的源极接地，第一传输门的第二端与电压源电连接，第二传输门的第二端与电压源电连接。对存储阵列电路的具体结构进行了细化，明确了存储阵列电路中的电连接关系，以使得存储阵列电路能够根据输入数据信号向存储模块中写入不同的状态。

在一种可能的设计中，所述灵敏放大器包括：差分放大器和三态门2011，其中：该三态门2011的输出端经过翻转与该差分放大器的输出端电连接，该三态门2011的输入端接收输入数据信号，该三态门2011的控制端经过翻转与存储阵列电路204的字线电连接；该差分放大器的第一输入端与存储阵列电路204的第五场效应晶体管N3的栅极电连接以接收存储阵列电路204输出的电压或电流，该差分放大器的第二输入端与参考电路203电连接以接收参考电压或参考电流，该差分放大器的输出端输出比较结果。细化了三态门与差分放大器的电连接关系，通过三态门的开启或关闭控制差分放大器比较参考电压或参考电流与存储阵列的电压或电流的大小。

在一种可能的设计中，所述差分放大器包括第六场效应晶体管P3、第七场效应晶体管P4、第八场效应晶体管N4、第九场效应晶体管N5、第十场效应晶体管N6、第十一场效应晶体管N7和第十二场效应晶体管N8，其中：第六场效应晶体管P3的栅极与第七场效应晶体管P4的栅极电连接，第六场效应晶体管P3的源极、第六场效应晶体管P3的栅极与第八场效应晶体管N4的漏极电连接，第七场效应晶体管P4的源极与第九场效应晶体管N5的漏极电连接，第八场效应晶体管N4的源极、第九场效应晶体管N5的源极、第十场效应晶体管N6的漏极、第十场效应晶体管N6的栅极与第十一场效应晶体管N7的栅极电连接，第十一场效应晶体管N7的源极、第十二场效应晶体管N8的漏极、第十二场效应晶体管N8的栅极与第九场效应晶体管N5的栅极电连接，第十场效应晶体管N6的源极接地，第十二场效应晶体管N8的源极接地，第六场效应晶体管P3的漏极与电压源电连接，第七场效应晶体管P4的漏极与电压源电连接；该三态门2011的输出端、第七场效应晶体管P4的源极、第九场效应晶体管N5的漏极与灵敏放大器201的输出端电连接，第八场效应晶体管N4的栅极与存储阵列电路204的第五场效应晶体管N3的栅极电连接。本实现方式中，提供了灵敏放大器的具体结构，确保灵敏放大器能够比较参考电路的参考电压或参考电流和存储阵列电路的电压或电流大小，并生成相应的输出端信号到控制电路。

在一种可能的设计中，所述控制电路包括：异或门2021和第一与门2022，其中：该异或门2021的第一输入端与输入数据信号线电连接，该异或门2021的第二输入端与灵敏放大器201的输出端电连接，该异或门2021的第一输入端接收输入数据信号，该异或门2021的第二输入端接收灵敏放大器201的比较结果，该异或门2021的输出端与第一与门2022的第一输入端、存储阵列电路204的第一传输门的第三端和存储阵列电路204的第二传输门的第三端电连接，该异或门2021用于根据输入数据信号和比较结果输出终止信号；该第一与门2022的第二输入端与字线电连接，第一与门2022的第三输入端与写使能信号线电连接，第一与门2022的输出端与灵敏放大器201的第十场效应晶体管N6的栅极电连接，第一与门2022的输出端信号用于控制灵敏放大器201的开启或关闭；存储阵列电路204的第一传输门的第三端接收终止信号，存储阵列电路204的第二传输门的第三端接收终止信号，其中，当终止信号有效时，存储阵列电路204的第一传输门和第二传输门同时关闭，当终止信号无效时，存储阵列电路204的第一传输门和第二传输门同时开启。本实现方式中，提供了控制电路的一种结构组成，确保控制电路能够根据灵敏放大器的比较结果生成终止信号，并控制灵敏放大器的开启和关闭。

在一种可能的设计中，所述控制电路还包括：第二与门2023、第三与门2024、或门2025和反相器链2026；该反相器链2026包含奇数个顺序电连接的非门；该第一与门2022的输出端、第二与门2023的第一输入端、反相器链2026的输入端与第三与门2024的第一输入端电连接，反相器链2026的输出端与第二与门2023的第二输入端电连接，第二与门2023的输出端与或门2025的第一输入端电连接，第三与门2024的输出端与或门2025的第二输入端电连接，第三与门2024的第二输入端与外部时延电路电连接，外部时延电路用于在一定延时后提供一个外部信号控制第三与门2024的输出端的信号，或门2025的输出端信号用于控制灵敏放大器201的开启或关闭。本实现方式中，提供了控制电路的另一种结构组成，确保控制电路能够根据灵敏放大器的比较结果生成终止信号，并控制灵敏放大器的开启和关闭，减少控制灵敏放大器开启的时间，进一步减小功耗。

在一种可能的设计中，所述反相器链2026包含第一非门20261、第二非门20262、第三非门20263；第一非门20261的输入端与第一与门2022的输出端电连接；第二非门20262的输入端与第一非门20261的输出端电连接；第三非门20263的输入端与第二非门20262的输出端电连接；第三非门20263的输出端与第二与门2023的第二输入端电连接。本实现方式中，对反相器链的具体组成进行了限定，对第一与门的输出信号进行延迟，以使得控制器电路能短暂输出一个高电平的控制信号。

本申请实施例的第二方面提供一种自终止写入方法，应用于自终止写入电路，包括：通过灵敏放大器201比较参考电路203输出的参考电压或参考电流和存储阵列电路204输出的电压或电流大小，并将比较结果反馈至控制电路202；通过控制电路202根据比较结果生成终止信号，并反馈终止信号至存储阵列电路204，该终止信号用于控制存储阵列电路204停止写入P状态或AP状态。提供了一种自终止写入方法，通过灵敏放大器、控制电路构成的一个终止写入控制电路，实现对写入P状态或AP状态的自终止，节省了电路的开销面积，降低了功耗。

在一种可能的设计中，通过控制电路202根据比较结果生成终止信号，并反馈终止信号至存储阵列电路204的步骤包括：通过异或门2021判断输入数据信号和比较结果是否为相同电平；当输入数据信号和比较结果为相同电平时，通过异或门2021生成有效的终止信号并将有效的终止信号发送至存储阵列电路204；当输入数据信号和比较结果为不同电平时，通过异或门2021生成无效的终止信号并将无效的终止信号发送至存储阵列电路204。细化了生成终止信号并反馈终止信号至存储阵列电路的过程，增加了本申请实施例的实现方式。

在一种可能的设计中，通过控制电路202根据比较结果生成终止信号，并反馈终止信号至存储阵列电路204的步骤包括：当存储阵列电路处于写入准备阶段时，控制写使能信号从无效电平调整为有效电平，控制字线信号为无效电平；当存储阵列电路处于写入初始阶段时，将字线信号从无效电平调整为有效电平；当存储阵列电路完成写入AP状态时，控制输入数据信号为对应AP状态的有效电平；当存储阵列电路完成写入P状态时，控制输入数据信号为对应P状态的有效电平。提供了一种自终止写入方法，通过灵敏放大器、控制电路构成的一个终止写入控制电路，实现对写入P状态或AP状态的自终止，节省了电路的开销面积，降低了功耗。

在一种可能的设计中，当存储阵列电路处于写入初始阶段时，控制写使能信号为有效电平，将字线信号从无效电平调整为有效电平；当存储阵列电路完成写入AP状态时，控制写使能信号为有效电平，控制字线信号为有效电平，控制输入数据信号为对应AP状态的有效电平；当存储阵列电路完成写入P状态时，控制写使能信号为有效电平，控制字线信号为有效电平，控制输入数据信号为对应P状态的有效电平。细化了具体的信号控制方法，确保自终止写入电路能够根据不同的信号控制写入状态过程的自终止。

本申请实施例提供的技术方案中，自终止写入电路，包括：灵敏放大器201和控制电路202；该灵敏放大器201用于比较参考电路203输出的参考电压或参考电流和存储阵列电路204输出的电压或电流大小，并将比较结果反馈至控制电路202；该控制电路202用于根据比较结果生成终止信号并反馈终止信号至存储阵列电路204，终止信号用于控制存储阵列电路204停止写入P状态或AP状态。本申请实施例中，通过灵敏放大器、控制电路构成的一个终止写入控制电路，实现对写入P状态或AP状态的自终止，节省了电路的开销面积，降低了功耗。

附图说明

图1A为存储模块的结构以及写入P或AP状态时的电流方向的示意图；

图1B为磁隧穿结处于P状态时的磁化方向和处于AP状态时的磁化方向的示意图；

图1C为现有方案的自终止写入电路的结构示意图；

图2为本申请中自终止写入电路的一个结构示意图；

图3为本申请中自终止写入电路的另一个结构示意图；

图4为本申请中自终止写入电路的另一个结构示意图；

图5为本申请中自终止写入方法的一个实施例示意图；

图6为本申请向AP状态的存储阵列电路中写入AP状态的波形示意图；

图7为本申请向P状态的存储阵列电路中写入AP状态的波形示意图。

具体实施方式

本申请实施例提供了一种自终止写入电路及方法，用于对处于不同状态的存储阵列电路通过同一个控制电路实现自终止，减小了电路的开销面积，降低了功耗。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。

本申请文件中提及的“第一”或“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，本申请文件中提及的“包括”或“具有”及其任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或电路的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或电路，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或电路。

本申请应用于自旋转移矩磁存储器(Spin-transfer torque magnetic randomaccess memory，STT-MRAM)中，可以理解的是，本申请还可以以应用在其他新型存储器中，例如，阻变存储器(resistive random access memory，RRAM)。对于RRAM器件，其两个状态(AP状态和P状态)的写入时长也不相同，同样可以采用本申请的方案来实现自终止，节约功耗并减少平均写入时长。下面对本申请的方案进行具体说明。

本申请提供了一种自终止写入电路，请参阅图2，本申请实施例中自终止写入电路的一个实施例包括：

灵敏放大器201和控制电路202；

该灵敏放大器201用于比较参考电路203输出的参考电压或参考电流和存储阵列电路204输出的电压或电流大小，并将比较结果反馈至控制电路202；

该控制电路202用于根据所述比较结果生成终止信号write_stop并反馈该终止信号至存储阵列电路204，该终止信号用于控制存储阵列电路204停止写入P状态或AP状态。

可以理解的是，电连接可以是物理的直接电连接，也可以通过场效应晶体(fieldeffect transistor，FET)或其他元件实现电学电连接，具体此处不做限定。

本申请除了可以通过比较参考电路的参考电压和存储阵列电路的电压大小，间接比较参考电路的阻值和存储阵列的阻值的大小，本领域技术人员可以根据实际情况，将参考电压和存储阵列电路的电压转换成电流，比较二者的电流大小，同样可以确定参考电路和存储阵列电路的阻值大小，具体此处不再赘述。

本申请实施例中，通过灵敏放大器比较参考电路的参考电压或参考电流和存储阵列电路的电压或电流的大小，根据比较结果将灵敏放大器的输出端信号发送至控制电路，以使得控制电路生成的终止信号控制存储阵列电路停止写入。通过灵敏放大器、控制电路构成的一个终止写入控制电路，实现对写入P状态或AP状态的自终止，节省了电路的开销面积，降低了功耗。

在一种可行的实现方式中，如图2或图3所示，自终止写入电路还包括参考电路203，其中：

参考电路203的阻值大于第一阈值且小于第二阈值；

存储阵列电路204处于P状态时的阻值等于第一阈值，存储阵列电路204处于AP状态时的阻值等于第二阈值。

需要说明的是，灵敏放大器201和参考电路203可以专门设计加入到电路中，也可以对电路中原本就有的灵敏放大器和参考电路改造以实现共享，从而节省电路面积。例如，可以通过一个参考电路为多个灵敏放大器提供参考电压或参考电流，也可以固定设计一个参考电路为对应的一个灵敏放大器提供参考电压或参考电流，具体此处不做限定。

本实现方式中，对参考电路的阻值大小进行了限定，明确了参考电路的阻值范围，以使得参考电路为灵敏放大器提供的参考电压或参考电流与存储单元中的电压或电流存在差异。

在一种可行的实现方式中，如图3所示，所述参考电路包括：

第一支路和第二支路，该第一支路的第一端与该第二支路的第一端电连接，该第一支路的第二端与该第二支路的第二端电连接，该第一支路的第二端和该第二支路的第二端电连接并输出参考电压或参考电流至灵敏放大器201，该第一支路的第一端和该第二支路的第一端与电压源电连接，第一支路包括N个串联的磁隧穿结，第二支路包括N个串联的磁隧穿结，N为大于1的正整数。

本实现方式中，细化了参考电路的具体组成，明确了参考电路和灵敏放大器的连接关系，以使得参考电路为灵敏放大器提供参考电压或参考电流。

在一种可行的实现方式中，如图3所示，第一支路包括第一磁隧穿结2031和第三磁隧穿结2033，第二支路包括第二磁隧穿结2032和第四磁隧穿结2034，其中，第一磁隧穿结2031的自由层端和第三磁隧穿结2033的固定层端电连接，第二磁隧穿结2032的自由层端和第四磁隧穿结2034的固定层端电连接，第一磁隧穿结2031的固定层端和第二磁隧穿结2032的固定层端与电压源电连接；该第一磁隧穿结2031为AP状态，该第二磁隧穿结2032为P状态，该第三磁隧穿结2033为P状态，该第四磁隧穿结2034为AP状态。

需要说明的是，第一磁隧穿结2031和第三磁隧穿结2033的位置可以交换，同时，第二磁隧穿结2032和第四磁隧穿结2034的位置也可以进行交换，只要确保参考电路的总电阻介于P状态的阻值和AP状态的阻值之间，其中，P状态的阻值和AP状态的阻值为固定的值，在磁隧穿结的误差范围内，P状态的阻值和AP状态的阻值可以存在±5％的波动。

本实现方式中，本实现方式中，提供了参考电路的一种具体结构，确保参考电路的阻值大于P状态的阻值且小于AP状态的阻值，以使得参考电路的参考电压或参考电流与存储阵列电路的电压或电流大小不同，灵敏放大器的输出端信号发生翻转。

在一种可行的实现方式中，如图2或图3所示，存储阵列电路包括：

第一场效应晶体管P1、第二场效应晶体管P2、第三场效应晶体管N1、第四场效应晶体管N2、第五场效应晶体管N3及多个存储模块，每个存储模块中包含一个磁隧穿结和一个场效应晶体管，其中：

每个存储模块的位线端与第一场效应晶体管P1的源极、第三场效应晶体管N1的漏极电连接，每个存储模块的源线端、第二场效应晶体管P2的源极和第四场效应晶体管N2的漏极电连接；

第一场效应晶体管P1的漏极与第一传输门的第一端电连接，第二场效应晶体管P2的漏极与第二传输门的第一端电连接，第三场效应晶体管N1的源极、第四场效应晶体管N2的源极与第五场效应晶体管N3的漏极电连接，第五场效应晶体管N3的栅极、第五场效应晶体管N3的漏极与灵敏放大器201电连接，第五场效应晶体管N3的源极接地，第一传输门的第二端与电压源电连接，第二传输门的第二端与电压源电连接。

需要说明的是，输入数据信号input_date中的电平的高低，导致存储阵列中各个场效应晶体管的导通情况不同，例如，当输入数据信号为低电平，即写入0(写入AP状态)时，第三场效应晶体管N1和第二场效应晶体管P2开启，第二场效应晶体管P2的栅极接收写0信号，第三场效应晶体管N1的栅极接收写0信号的反向信号(写1信号)；当输入数据信号为高电平，即写入1(写入P状态)时，第四场效应晶体管N2和第一场效应晶体管P1开启，第一场效应晶体管P1的栅极接收写1信号，第四场效应晶体管N2的栅极接收写1信号的反向信号(写0信号)。

本实现方式中，提供了存储阵列电路的具体结构，确保存储阵列电路能够根据输入数据信号向存储模块中写入不同的状态。

在一种可行的实现方式中，如图3或图4所示，灵敏放大器包括：

差分放大器和三态门2011，其中：

该三态门2011的输出端经过翻转与该差分放大器的输出端电连接，该三态门2011的输入端接收输入数据信号，该三态门2011的控制端经过翻转与存储阵列电路204的字线电连接；

该差分放大器的第一输入端与存储阵列电路204的第五场效应晶体管N3的栅极电连接以接收存储阵列电路204输出的电压或电流，该差分放大器的第二输入端与参考电路203电连接以接收参考电压或参考电流，该差分放大器的输出端输出比较结果。

本实现方式中，细化了三态门与差分放大器的电连接关系，通过三态门的开启或关闭控制差分放大器比较参考电压或参考电流与存储阵列的电压或电流的大小。

在一种可行的实现方式中，如图3或图4所示，差分放大器包括第六场效应晶体管P3、第七场效应晶体管P4、第八场效应晶体管N4、第九场效应晶体管N5、第十场效应晶体管N6、第十一场效应晶体管N7和第十二场效应晶体管N8，其中：

第六场效应晶体管P3的栅极与第七场效应晶体管P4的栅极电连接，第六场效应晶体管P3的源极、第六场效应晶体管P3的栅极与第八场效应晶体管N4的漏极电连接，第七场效应晶体管P4的源极与第九场效应晶体管N5的漏极电连接，第八场效应晶体管N4的源极、第九场效应晶体管N5的源极、第十场效应晶体管N6的漏极、第十场效应晶体管N6的栅极与第十一场效应晶体管N7的栅极电连接，第十一场效应晶体管N7的源极、第十二场效应晶体管N8的漏极、第十二场效应晶体管N8的栅极与第九场效应晶体管N5的栅极电连接，第十场效应晶体管N6的源极接地，第十二场效应晶体管N8的源极接地，第六场效应晶体管P3的漏极与电压源电连接，第七场效应晶体管P4的漏极与电压源电连接；

该三态门2011的输出端、第七场效应晶体管P4的源极、第九场效应晶体管N5的漏极与灵敏放大器201的输出端电连接，第八场效应晶体管N4的栅极与存储阵列电路204的第五场效应晶体管N3的栅极电连接。

需要说明的是，本申请实施例中，通过比较参考电路的参考电压或参考电流和存储阵列电路的电压或电流大小，即间接比较参考电路的电阻和存储阵列电路的电阻大小。

可以理解的是，还可以通过比较参考电路的电流和存储阵列的电流间接比较比较参考电路的电阻和存储阵列电路的电阻大小，具体此处不再赘述。

本实现方式中，本实现方式中，提供了灵敏放大器的具体结构，确保灵敏放大器能够比较参考电路的参考电压或参考电流和存储阵列电路的电压或电流大小，并生成相应的输出端信号到控制电路。

在一种可行的实现方式中，如图3所示，控制电路包括：

异或门2021和第一与门2022，其中：

该异或门2021的第一输入端与输入数据信号线电连接，该异或门2021的第二输入端与灵敏放大器201的输出端电连接，该异或门2021的第一输入端接收输入数据信号，该异或门2021的第二输入端接收灵敏放大器201的比较结果，该异或门2021的输出端与第一与门2022的第一输入端、存储阵列电路204的第一传输门的第三端和存储阵列电路204的第二传输门的第三端电连接，该异或门2021用于根据输入数据信号和比较结果输出终止信号；

该第一与门2022的第二输入端与字线电连接，第一与门2022的第三输入端与写使能信号线电连接，第一与门2022的输出端与灵敏放大器201的第十场效应晶体管N6的栅极电连接，第一与门2022的输出端信号用于控制灵敏放大器201的开启或关闭；

存储阵列电路204的第一传输门的第三端接收终止信号，存储阵列电路204的第二传输门的第三端接收终止信号，其中，当所述终止信号有效时，所述存储阵列电路(204)的第一传输门和第二传输门同时关闭，当所述终止信号无效时，所述存储阵列电路(204)的第一传输门和第二传输门同时开启。

需要说明的是，本实现方式中控制电路的具体元件可以进行替换，例如，通过其他元器件实现第一与门的功能，只要能在相同的条件下实现控制电路的相同功能即可，其他实现方式中也类似，具体此处不做限定。

本实现方式中，提供了控制电路的一种结构组成，确保控制电路能够根据灵敏放大器的比较结果生成终止信号write_stop，并控制灵敏放大器的开启和关闭。

在一种可行的实现方式中，如图4所示，控制电路还包括：

第二与门2023、第三与门2024、或门2025和反相器链2026；

该反相器链2026包含奇数个顺序电连接的非门；

该第一与门2022的输出端、第二与门2023的第一输入端、反相器链2026的输入端与第三与门2024的第一输入端电连接，反相器链2026的输出端与第二与门2023的第二输入端电连接，第二与门2023的输出端与或门2025的第一输入端电连接，第三与门2024的输出端与或门2025的第二输入端电连接，第三与门2024的第二输入端与外部时延电路电连接，外部时延电路用于在一定延时后提供一个外部信号控制第三与门2024的输出端的信号，或门2025的输出端信号用于控制灵敏放大器201的开启或关闭。

需要说明的是，第二与门2023和反相器链2026组成第一支路，该第一支路用于处理同状态写入情况，例如，存储阵列已经存储P状态，输入数据信号为写1信号，即向存储阵列中再次写入P状态；存储阵列已经存储AP状态，输入数据信号为写0信号，即向存储阵列中再次写入AP状态。

第三与门2024单独组成第二支路，该第二支路用于处理异状态写入情况，例如，存储阵列已经存储P状态，输入数据信号为写0信号，即向存储阵列中再次写入AP状态；存储阵列已经存储AP状态，输入数据信号为写1信号，即向存储阵列中再次写入P状态。

本实现方式中，提供了控制电路的另一种结构组成，确保控制电路能够根据灵敏放大器的比较结果生成终止信号write_stop，并控制灵敏放大器的开启和关闭，减少控制灵敏放大器开启的时间，进一步减小功耗。

在一种可行的实现方式中，如图4所示，所述反相器链2026包含第一非门20261、第二非门20262、第三非门20263；

第一非门20261的输入端与第一与门2022的输出端电连接；

第二非门20262的输入端与第一非门20261的输出端电连接；

第三非门20263的输入端与第二非门20262的输出端电连接；

第三非门20263的输出端与第二与门2023的第二输入端电连接。

本实现方式中，对反相器链的具体组成进行了限定，对第一与门的输出信号进行延迟，以使得控制器电路能短暂输出一个高电平的控制信号。

请参阅图5，本申请实施例提供了一种自终止写入方法，应用在上述实施例及各个实现方式中涉及的自终止写入电路，包括：

501、通过灵敏放大器比较参考电路输出的参考电压或参考电流和存储阵列电路输出的电压或电流大小，并将比较结果反馈至控制电路。

自终止写入电路通过灵敏放大器201比较参考电路203输出的参考电压或参考电流和存储阵列电路204输出的电压或电流大小，并将比较结果反馈至控制电路202。

502、当存储阵列电路处于写入准备阶段时，控制写使能信号从无效电平调整为有效电平，控制字线信号为无效电平。

具体的，当存储阵列电路204处于写入准备阶段时，控制写使能信号从低电平调整为高电平，控制字线信号为低电平，以使得三态门开启，控制信号为低电平，低电平的控制信号控制灵敏放大器201关闭，灵敏放大器201的输出端信号保持与输入数据信号相反的电平，终止信号为高电平，此时高电平的终止信号为无效电平。

需要说明的是，在不需要向存储阵列电路204写入数据(状态)时，写使能信号为低电平，控制电路生成的终止信号为低电平，存储阵列电路204不能写入数据(状态)。

可以理解的是，各种信号用什么电平(高电平或低电平)表示有效是可以人为设定的。例如，写使能信号可以是高电平时表示有效，也可以是低电平时表示有效(电路要做相应调整)；例如，写AP状态时，输入数据信号可以是高电平，也可以是低电平(电路要做相应调整，例如，增加一个信号取反模块，具体的，信号取反模块可以由奇数个非门组成)，为了便于描述，本申请针对上述图3和图4所示的自终止写入电路，结合具体元器件进行说明。

503、当存储阵列电路处于写入初始阶段时，控制写使能信号为有效电平，将字线信号从无效电平调整为有效电平。

具体的，当存储阵列电路204处于写入阶段时，保持写使能信号为高电平，将字线信号从低电平调整为高电平，以使得三态门关闭，控制信号从低电平变为高电平(即从无效电平变为有效电平)，高电平的控制信号控制灵敏放大器201开启，灵敏放大器201的输出端信号保持与输入数据信号相反的电平，终止信号为高电平，此时高电平的终止信号为无效电平。

504、当存储阵列电路完成写入AP状态时，控制写使能信号为有效电平，控制字线信号为有效电平，控制输入数据信号为对应AP状态的有效电平。

具体的，当存储阵列电路204完成写入AP状态时，保持写使能信号为高电平，保持字线信号为高电平，控制输入数据信号为低电平(对应AP状态的有效电平)，以使得三态门关闭，灵敏放大器201的输出端信号取决于灵敏放大器201对参考电路203和存储阵列电路204的电压或电流的比较结果，输出端信号翻转为与输入数据信号相同的电平，控制信号从高电平变为低电平(即从有效电平变为无效电平)，低电平的控制信号控制灵敏放大器201关闭，终止信号从高电平变为低电平(即从无效电平变为有效电平)，存储阵列电路204终止写入AP状态。对于同状态写入AP状态(即存储阵列电路204本身为AP状态，需要写入AP状态)时，各个信号的波形如图6所示；对于异状态写入AP状态(即存储阵列电路204本身为P状态，需要写入AP状态)时，各个信号的波形如图7所示。

需要说明的是，当应用在如图4所示的自终止写入电路时，如果存储阵列电路本来就处于AP状态，则当写入开始之后，灵敏放大器201的输出端信号out很快就能被翻转成“0”(即低电平)，使得终止信号write_stop为0，从而实现自终止，避免不必要的重复写入。如果存储阵列电路204本来处于P状态，则当写入开始之后，灵敏放大器201的输出端信号out需要等到该存储阵列电路204的状态被写为AP状态时才会变为“0”，在保证状态的正确写入的情况下实现写入自终止。

505、当存储阵列电路完成写入P状态时，控制写使能信号为有效电平，控制字线信号为有效电平，控制输入数据信号为对应P状态的有效电平。

具体的，当存储阵列电路204完成写入P状态时，保持写使能信号为高电平，保持字线信号为高电平，控制输入数据信号为高电平(对应P状态的有效电平)，以使得三态门关闭，灵敏放大器201的输出端信号取决于灵敏放大器201对参考电路203和存储阵列电路204的电压或电流的比较结果，输出端信号翻转为与输入数据信号相同的电平，控制信号从高电平变为低电平(即从有效电平变为无效电平)，低电平的控制信号控制灵敏放大器201关闭，终止信号从高电平变为低电平(即从无效电平变为有效电平)，存储阵列电路204终止写入P状态。

需要说明的是，当应用在如图4所示的自终止写入电路时，如果存储阵列电路204本来就处于P状态，则当写入开始之后，灵敏放大器的输出端信号out很快就能被翻转成“1”(即高电平)，使得终止信号write_stop为0，从而实现自终止，避免不必要的重复写入。如果存储阵列电路204本来处于AP状态，则当写入开始之后，灵敏放大器的输出端信号out需要等到该存储阵列电路204的状态被写为P状态时才会变为“1”，在保证状态的正确写入的情况下实现自终止。

对于异状态写入情况，对于图4中控制电路202的第一支路，通过第一支路中的反相器链2026，把第二与门2023输出的有效信号在一定时延之后关断。通过第二支路中第三与门2024的第二输入端接收外部时延电路的时延信号，使得在一定时延后第三与门2024的输出信号为有效。

可以理解的是，步骤504和步骤505为并列步骤，在同一时间执行其中一个步骤，具体此处不再赘述。

本申请实施例中，通过控制各个信号的高低电平，实现对存储阵列电路在完成状态写入后实现自终止，节省自终止写入电路的开销面积，并降低了功耗。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述电路的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个电路或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或电路的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的电路可以是或者也可以不是物理上分开的，作为电路显示的部件可以是或者也可以不是物理电路，即可以位于一个地方，或者也可以分布到多个网络电路上。可以根据实际的需要选择其中的部分或者全部电路来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能电路可以集成在一个处理电路中，也可以是各个电路单独物理存在，也可以两个或两个以上电路集成在一个电路中。上述集成的电路既可以采用硬件的形式实现，也可以采用软件功能电路的形式实现。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (11)

1.一种数据写入电路，其特征在于，包括：

参考电路，用于输出参考电压或参考电流；

灵敏放大器，用于比较所述参考电压和存储阵列电路输出的电压，或者用于所述参考电流和所述存储阵列电路输出的电流，并将比较结果反馈至控制电路；

所述控制电路，用于根据所述比较结果生成终止信号，并反馈所述终止信号至所述存储阵列电路，所述终止信号用于控制所述存储阵列电路停止写入P状态或AP状态；

其中，所述参考电路的阻值大于第一阈值且小于第二阈值，所述存储阵列电路处于所述P状态时的阻值等于所述第一阈值，所述存储阵列电路处于所述AP状态时的阻值等于所述第二阈值。

2.根据权利要求1所述的数据写入电路，其特征在于，所述参考电路包括：

第一支路和第二支路，所述第一支路的第一端与所述第二支路的第一端电连接，所述第一支路的第二端与所述第二支路的第二端电连接，所述第一支路的第二端和所述第二支路的第二端电连接并输出所述参考电压或所述参考电流至所述灵敏放大器，所述第一支路的第一端和所述第二支路的第一端与电压源电连接，所述第一支路包括N个串联的磁隧穿结，所述第二支路包括N个串联的磁隧穿结，所述N为大于1的正整数。

3.根据权利要求2所述的数据写入电路，其特征在于，

所述第一支路包括第一磁隧穿结和第三磁隧穿结，所述第二支路包括第二磁隧穿结和第四磁隧穿结，其中，所述第一磁隧穿结的自由层端和第三磁隧穿结的固定层端电连接，所述第二磁隧穿结的自由层端和第四磁隧穿结的固定层端电连接，所述第一磁隧穿结的固定层端和第二磁隧穿结的固定层端与电压源电连接；

所述第一磁隧穿结为所述AP状态，所述第二磁隧穿结为所述P状态，所述第三磁隧穿结为所述P状态，所述第四磁隧穿结为所述AP状态。

4.根据权利要求1所述的数据写入电路，其特征在于，所述储阵列电路包括：

第一场效应晶体管、第二场效应晶体管、第三场效应晶体管、第四场效应晶体管、第五场效应晶体管及多个存储模块，其中：

每个所述存储模块中包含一个磁隧穿结和一个场效应晶体管；

每个所述存储模块的位线端与所述第一场效应晶体管的源极、所述第三场效应晶体管的漏极电连接，每个所述存储模块的源线端、所述第二场效应晶体管的源极和所述第四场效应晶体管的漏极电连接；

所述第一场效应晶体管的漏极与第一传输门的第一端电连接，所述第二场效应晶体管的漏极与第二传输门的第一端电连接，所述第三场效应晶体管的源极、所述第四场效应晶体管的源极与所述第五场效应晶体管的漏极电连接，所述第五场效应晶体管的栅极、所述第五场效应晶体管的漏极与所述灵敏放大器电连接，所述第五场效应晶体管的源极接地，所述第一传输门的第二端与电压源电连接，所述第二传输门的第二端与电压源电连接。

5.根据权利要求1-4任一所述的数据写入电路，其特征在于，所述灵敏放大器包括：

差分放大器和三态门，其中：

所述三态门的输出端经过翻转与所述差分放大器的输出端电连接，所述三态门的输入端接收输入数据信号，所述存储阵列电路的字线经过翻转与所述三态门的控制端电连接；

所述差分放大器的第一输入端与所述存储阵列电路的第五场效应晶体管的栅极电连接以接收所述存储阵列电路输出的所述电压或所述电流，所述差分放大器的第二输入端与所述参考电路电连接以接收所述参考电压或所述参考电流，所述差分放大器的输出端输出所述比较结果。

6.根据权利要求5所述的数据写入电路，其特征在于，

所述差分放大器包括第六场效应晶体管、第七场效应晶体管、第八场效应晶体管、第九场效应晶体管、第十场效应晶体管、第十一场效应晶体管和第十二场效应晶体管，其中：

所述第六场效应晶体管的栅极与第七场效应晶体管的栅极电连接，所述第六场效应晶体管的源极、所述第六场效应晶体管的栅极与所述第八场效应晶体管的漏极电连接，所述第七场效应晶体管的源极与所述第九场效应晶体管的漏极电连接，所述第八场效应晶体管的源极、所述第九场效应晶体管的源极、所述第十场效应晶体管的漏极、所述第十场效应晶体管的栅极与所述第十一场效应晶体管的栅极电连接，所述第十一场效应晶体管的源极、所述第十二场效应晶体管的漏极、所述第十二场效应晶体管的栅极与所述第九场效应晶体管的栅极电连接，所述第十场效应晶体管的源极接地，所述第十二场效应晶体管的源极接地，所述第六场效应晶体管的漏极与电压源电连接，所述第七场效应晶体管的漏极与电压源电连接；

所述三态门的输出端、所述第七场效应晶体管的源极、所述第九场效应晶体管的漏极与所述灵敏放大器的输出端电连接，所述第八场效应晶体管的栅极与所述存储阵列电路的第五场效应晶体管的栅极电连接。

7.根据权利要求1-6任一所述的数据写入电路，其特征在于，所述控制电路包括：

异或门和第一与门，其中：

所述异或门的第一输入端与输入数据信号线电连接，所述异或门的第二输入端与所述灵敏放大器的输出端电连接，所述异或门的第一输入端接收输入数据信号，所述异或门的第二输入端接收所述灵敏放大器的比较结果，所述异或门的输出端与所述第一与门的第一输入端、所述存储阵列电路的第一传输门的第三端和所述存储阵列电路的第二传输门的第三端电连接，所述异或门用于根据所述输入数据信号和所述比较结果输出所述终止信号；

所述第一与门的第二输入端与所述字线电连接，所述第一与门的第三输入端与写使能信号线电连接，所述第一与门的输出端与所述灵敏放大器的第十场效应晶体管的栅极电连接，所述第一与门的输出端信号用于控制所述灵敏放大器的开启或关闭；

所述存储阵列电路的第一传输门的第三端接收所述终止信号，所述存储阵列电路的第二传输门的第三端接收所述终止信号，其中，当所述终止信号有效时，所述存储阵列电路的第一传输门和第二传输门同时关闭，当所述终止信号无效时，所述存储阵列电路的第一传输门和第二传输门同时开启。

8.根据权利要求6所述的数据写入电路，其特征在于，所述控制电路还包括：

第二与门、第三与门、或门和反相器链；

所述反相器链包含奇数个顺序电连接的非门；

所述第一与门的输出端、所述第二与门的第一输入端、所述反相器链的输入端与所述第三与门的第一输入端电连接，所述反相器链的输出端与所述第二与门的第二输入端电连接，所述第二与门的输出端与所述或门的第一输入端电连接，所述第三与门的输出端与所述或门的第二输入端电连接，所述第三与门的第二输入端与外部时延电路电连接，所述外部时延电路用于在一定延时后提供一个外部信号控制所述第三与门的输出端的信号，所述或门的输出端信号用于控制所述灵敏放大器的开启或关闭。

9.根据权利要求8所述的数据写入电路，其特征在于，

所述反相器链包含第一非门、第二非门、第三非门；

所述第一非门的输入端与所述第一与门的输出端电连接；

所述第二非门的输入端与所述第一非门的输出端电连接；

所述第三非门的输入端与所述第二非门的输出端电连接；

所述第三非门的输出端与所述第二与门的第二输入端电连接。

10.一种数据写入电路，其特征在于，包括：

灵敏放大器，用于比较参考电压和存储阵列电路输出的电压，或者用于比较参考电流和所述存储阵列电路输出的电流，并将比较结果反馈至控制电路；

所述控制电路，用于根据所述比较结果生成终止信号，并反馈所述终止信号至所述存储阵列电路，所述终止信号用于控制所述存储阵列电路停止写入P状态或AP状态。

11.一种存储器，其特征在于，包括：

存储阵列电路，以及与所述存储阵列电路耦合的数据写入电路，所述数据写入电路为权利要求1-10所述的任一项中的数据写入电路。

Images