CN110047523B - 电阻性内存单元的准定压降自我中止写入方法及其电路 - Google Patents

Abstract

一种电阻性内存单元的准定压降自我中止写入方法。该方法包含下列步骤：建立写入电压及流过电阻性内存单元的写入电流；复制该写入电流，以产生复制写入电流；使该复制写入电流流过仿真电路，以产生仿真写入电压；将仿真写入电压以一随写入时间依比例微幅增加与参考电压相加，以产生写入参考电压；及根据写入参考电压来调整写入电压及写入电流，致使电阻性内存单元的两端跨压在写入期间保持固定或微幅增加。当该复制写入电流到达预定的目标电流值时，发出中止信号；及该中止信号将相关写入电路关闭，以使该电阻性内存单元的写入期间优化。

Description

电阻性内存单元的准定压降自我中止写入方法及其电路

技术领域

本发明属于电阻性内存的写入技术，尤其是涉及一种电阻性内存单元的准定压降自我中止写入方法及其电路。

背景技术

在电子电路系统中，随机存取内存(RAM，random access memory)是不可或缺的组件之一。随机存取内存包括：静态随机存取内存(SRAM，static random access memory)及动态随机存取内存(DRAM，dynamic random access memory)。然而，SRAM或DRAM所储存的数据会随系统电源关闭而消失，无法持续保存。因此，在系统电源关闭后仍需要持续保存数据的应用中，必须使用一种能在停止供应电力后仍能继续保持所储存的数据的内存装置。非挥发性内存(NVM，nonvolatile memory)即是能满足此种应用的内存装置。

目前，已发展的非挥发性内存大致包括：闪存(flash memory)、电子式熔丝(eFuse)、磁阻式随机存取内存(MRAM，magnetoresistive random access memory)、铁电随机存取内存(ferroelectric random access memory)、相变化内存(PCM，phase changememory)及电阻性随机存取内存(RRAM，resistive random access memory)等等。这类内存装置能在系统电力关闭后持续保持所储存的数据。尤其，电阻性随机存取内存(以下也称为“电阻性内存”)是业界近来积极发展的一项非挥发性内存，其具有低操作电压、短写入时间、长数据保存期间、结构简单及电路面积较小等等优点，也是将来极具应用潜力的内存装置之一。

虽然电阻性内存具有上述各种优点，但在进行数据写入时仍有一些问题尚待克服。首先，在习知的写入方式中，电阻性内存单元(memory cell)的两端跨压会随着写入过程而变化，这可能使内存单元的两端跨压过大而导致过度施压(overstress)，并造成内存单元损坏或可靠度降低。

其次，由于制程或其他因素，有些电阻性内存单元是快速写入内存单元(fastcell)，这些快速写入内存单元相较于其他内存单元更容易写入；亦即，在相同的写入条件下，快速写入内存单元比一般的内存单元更快完成写入的状态。换言之，快速写入内存单元仅需较短的写入时间即可完成写入。然而，在习知的写入方式中，并未针对这些快速写入内存单元另行处理，而使快速写入内存单元进行与一般内存单元相同的写入时间。这会使快速写入内存单元受到过长的施压状况；亦即，在完成写入状态后，快速写入内存单元仍受到多余时间的写入条件，因而导致多余施压(extra stress)。这也可能造成内存单元的损坏。尤其，随着半导体内存制作技术的发展，这些问题也变得越来越严重，故亟需一种优异的电阻性内存写入方法来克服上述问题。

鉴于上述内存单元的过度施压及快速写入内存单元的多余施压时间问题，故提出一种电阻性内存的准定压降自我中止写入方法及其电路，以解决上述有关电阻性内存的写入问题。本发明的详细内容及优点将在以下发明内容及实施方式章节中进一步叙述。应了解到，以下叙述仅作为易于了解本发明的说明目的，而非限制本发明的范围。

发明内容

本发明即是在以上所述背景下所产生，其涉及一种电阻性内存的准定压降自我中止写入方法及其电路，以克服上述问题。

在本发明的一实施例中，提供一种电阻性内存单元的定压降写入方法，该方法可包含：

建立写入电压及流过电阻性内存单元的写入电流；

复制写入电流，以产生复制写入电流；

使该复制写入电流流过仿真电路，以产生仿真写入电压；

将仿真写入电压以一比例与参考电压相加，以产生写入参考电压；及

根据该写入参考电压来调整该写入电压及该写入电流，致使该电阻性内存单元的两端跨压在写入期间保持固定或微幅增加。

其中，该仿真电路中的组件尺寸可调整，以对电阻性内存单元的两端跨压进行调整。

其中，该参考电压根据该电阻性内存单元的特性预先设定。

本发明实施例还提供一种电阻性内存单元的自我中止写入方法，该方法包含：

建立写入电压及流过电阻性内存单元的写入电流；

侦测写入电流；

当该写入电流到达预定的目标电流值时，发出中止信号；及

该中止信号将相关写入电路关闭，以使电阻性内存单元的写入期间优化。

其中，该目标电流值根据电阻性内存单元的特性预先设定。

本发明实施例还提供一种电阻性内存单元的准定压降自我中止写入方法，该方法包含：

根据预定的写入参考电压建立流过电阻性内存单元的写入电流，并产生写入电压；

根据该电阻性内存单元的特性，预先设定该写入参考电压相对于该写入电压的位准的充电或放电速率；

基于该写入电压的位准，进行该写入参考电压的充电或放电；

基于该写入参考电压调整该写入电压及该写入电流，使电阻性内存单元的两端跨压在写入期间保持固定或微幅增加；及

侦测该写入电压，当该写入电压到达默认的目标电压值时，将相关写入电路关闭，以使该电阻性内存单元的写入期间优化。

其中，该目标电压值根据该电阻性内存单元的特性预先设定。

本发明实施例还提供一种电阻性内存单元的准定压降写入电路，该准定压降写入电路包含：

电阻性内存单元，用以储存欲写入的数据，且其为两端组件；

源极线晶体管，其漏极与该电阻性内存单元的一端连接，其源极与负电源端连接，且其栅极连接至源极线驱动电压；

字符线晶体管，其源极与该电阻性内存单元的另一端连接，且其栅极连接至字符线驱动电压；

位线晶体管，其源极与该字符线晶体管的漏极连接，且其栅极连接至位线驱动电压；

写入电流驱动晶体管，用以提供写入电流，其漏极与正电源端连接，其源极与该位线晶体管的漏极连接，且其栅极接收写入电压。其中，该写入电流通过由该位线晶体管、该字符线晶体管、该电阻性内存单元及该源极线晶体管所形成的串行电路。

准定压降写入电路更包含：写入缓冲器，具有正输入端、负输入端及输出端，并用以在输出端提供该写入电压，该负输入端与该输出端连接以形成负反馈，且该正输入端接收写入参考电压；

仿真源极线晶体管，其源极与该负电源端连接，且其栅极连接至该源极线驱动电压；

仿真字符线晶体管，其源极与该仿真源极线晶体管的漏极连接，且其栅极连接至该字符线驱动电压；

仿真位线晶体管，其源极与该仿真字符线晶体管的漏极连接，且其栅极连接至位线驱动电压；

电流镜电路，具有输入端及输出端，并用以产生与该写入电流相同的仿真写入电流，该输入端接收该写入电压，且该输出端连接至该仿真位线晶体管的漏极，其中，该仿真写入电流通过由该仿真位线晶体管、该仿真字符线晶体管及该仿真源极线晶体管所形成的仿真串行电路，并且在该仿真位线晶体管的漏极产生仿真写入电压；

参考电压产生器，用以产生预定的参考电压；及

电压相加器，用以接收并处理该仿真写入电压及该参考电压，并且输出该写入参考电压至该写入缓冲器的该正输入端。

其中，该仿真位线晶体管及该仿真源极线晶体管的尺寸可调整，以对该电阻性内存单元的两端跨压进行调整。

其中，该电流镜电路是与该写入电流驱动晶体管匹配的晶体管。

其中，该参考电压根据电阻性内存单元的特性预先设定。

本发明实施例还提供一种电阻性内存单元的自我中止写入电路，该自我中止写入电路包含：

电阻性内存单元，用以储存欲写入的数据，且其为两端组件；

源极线晶体管，其漏极与该电阻性内存单元的一端连接，其源极与负电源端连接，且其栅极连接至源极线驱动电压；

字符线晶体管，其源极与该电阻性内存单元的另一端连接，且其栅极连接至字符线驱动电压；

位线晶体管，其源极与该字符线晶体管的漏极连接，其栅极连接至位线驱动电压，且其漏极接收写入电压；

写入缓冲器，具有正输入端、负输入端、输出端及致能端，并用以在该输出端提供该写入电压，该负输入端与该输出端连接以形成负反馈，该正输入端接收写入参考电压，且该致能端接收中止信号；

写入参考电压产生器，用以产生该写入参考电压；

中止电压产生器，用以产生预定的中止电压；及

电压比较器，具有正输入端、负输入端及输出端，并用以在该输出端提供该中止信号，该正输入端接收由该写入缓冲器所输出的该写入电压，该负输入端接收由该中止电压产生器所输出的该中止电压，并且比较该写入电压与该中止电压，若该写入电压高于该中止电压，则启动该中止信号，以关闭该写入缓冲器。

其中，该中止电压根据电阻性内存单元的特性预先设定。

本发明实施例还提供一种电阻性内存单元的准定压降自我中止写入电路，该准定压降自我中止写入电路包含：

电阻性内存单元，用以储存欲写入的数据，且其为两端组件；

源极线晶体管，其漏极与电阻性内存单元的一端连接，其源极与负电源端连接，且其栅极系连接至源极线驱动电压；

字符线晶体管，其源极与该电阻性内存单元的另一端连接，且其栅极连接至字符线驱动电压；

位线晶体管，其源极与该字符线晶体管的漏极连接，且其栅极连接至位线驱动电压；

写入电流驱动晶体管，用以提供写入电流，其漏极与正电源端连接，其源极与该位线晶体管的漏极连接，且其栅极接收写入电压，其中，该写入电流通过由该位线晶体管、该字符线晶体管、该电阻性内存单元及该源极线晶体管所形成的串行电路；

写入缓冲器，具有正输入端、负输入端、输出端及致能端，并用以在该输出端提供该写入电压，该负输入端与该输出端连接以形成负反馈，该正输入端接收写入参考电压，且该致能端接收中止信号。

准定压降自我中止写入电路更包含：仿真源极线晶体管，其源极与该负电源端连接，且其栅极连接至该源极线驱动电压；

仿真字符线晶体管，其源极与该仿真源极线晶体管的漏极连接，且其栅极连接至字符线驱动电压；

仿真位线晶体管，其源极与该仿真字符线晶体管的漏极连接，且其栅极连接至该位线驱动电压；

电流镜电路，具有输入端及输出端，并用以产生与该写入电流相同的仿真写入电流，该输入端接收该写入电压，且该输出端连接至该仿真位线晶体管的漏极，其中，该仿真写入电流通过由该仿真位线晶体管、该仿真字符线晶体管及该仿真源极线晶体管所形成的仿真串行电路，并且在该仿真位线晶体管的漏极产生仿真写入电压。

准定压降自我中止写入电路更包含：参考电压产生器，用以产生预定的参考电压；

电压相加器，用以接收并处理该仿真写入电压及该参考电压，并且输出该写入参考电压至该写入缓冲器的该正输入端；

中止电压产生器，用以产生预定的中止电压；及

电压比较器，具有正输入端、负输入端及输出端，并用以在该输出端提供该中止信号，该正输入端接收由该写入缓冲器所输出的该写入电压，该负输入端接收由该中止电压产生器所输出的该中止电压，并且比较该写入电压与该中止电压，若该写入电压高于该中止电压，则启动该中止信号，以关闭该写入缓冲器。

本发明实施例还提供一种电阻性内存单元的准定压降自我中止写入电路，该准定压降自我中止写入电路包含：

电阻性内存单元，用以储存欲写入的数据，且其为两端组件；

源极线晶体管，其漏极与该电阻性内存单元的一端连接，其源极与负电源端连接，且其栅极连接至源极线驱动电压；

字符线晶体管，其源极与该电阻性内存单元的另一端连接，且其栅极连接至字符线驱动电压；

位线晶体管，其源极与该字符线晶体管的漏极连接，且其栅极连接至位线驱动电压；

写入电流驱动晶体管，用以提供写入电流，其漏极与高压端连接，其源极与该位线晶体管的漏极连接，且其栅极接收写入参考电压，其中，该写入电流通过由该位线晶体管、该字符线晶体管、该电阻性内存单元及该源极线晶体管所形成的串行电路，并且在该位线晶体管的漏极产生写入电压；

写入参考电压产生器，用以产生该写入参考电压；

写入参考电压电容，其一端连接至负电源端，另一端连接至该写入参考电压；及

电荷处理电路，具有输入端及输出端，并用以调节该写入参考电压，该输入端接收该写入电压，且该输出端连接至该写入参考电压。

其中，该电荷处理电路的尺寸根据该电阻性内存单元的特性预先设定。

其中，该电荷处理电路是放电电路，且该写入电流驱动晶体管是N沟道金属氧化物半导体场效晶体管。

其中，该电荷处理电路是充电电路，且该写入电流驱动晶体管是P沟道金属氧化物半导体场效晶体管。

本发明的上述技术方案至少具有如下有益效果：

由上述内容可知，本发明的技术特征具有相当显著的优点，因此能达到保持内存单元的固定压降以避免内存单元在写入期间受到过度施压，及实现自我中止的写入机制以避免快速写入内存单元的写入时间过长，进而达到避免电阻性内存单元损坏、提高电阻性内存单元的耐用性(endurance)、缩短内存装置的写入操作时间及降低成本等等功效。

附图说明

现在将参考附图以举例且非限制性的方式来详细叙述本发明的实施方式。在阅读以下详细实施方式及图式后，应更能理解本发明的特征及优点，其中：

图1A为现有技术的电阻性内存写入电路的部分电路示意图；

图1B为现有技术的电阻性内存写入方式的写入电流/电阻对时间的示意图；

图1C为现有技术的电阻性内存写入方式的写入电压对时间的示意图；

图1D为现有技术的电阻性内存写入方式的写入电流/电阻对时间的示意图；

图2为本发明一实施例的电阻性内存单元的准定压降写入方法示意图；

图3为本发明另一实施例的电阻性内存单元的微调压降写入方法示意图；

图4为本发明再一实施例的电阻性内存单元的自我中止写入方法示意图；

图5为本发明又一实施例的电阻性内存单元的准定压降自我中止写入方法示意图；

图6为本发明一实施例的电阻性内存单元的准定压降写入电路示意图；

图7为本发明一实施例的电阻性内存单元的准定压降写入方式的写入电压对时间的示意图；

图8为本发明另一实施例的电阻性内存单元的准定压降写入电路示意图；

图9为本发明一实施例的电阻性内存单元的自我中止写入电路示意图；

图10A为本发明一实施例的电阻性内存单元的准定压降自我中止写入电路示意图；

图10B为本发明另一实施例的电阻性内存单元的准定压降自我中止写入电路示意图。

附图标记说明：

10-电阻性内存写入电路，11-晶体管，12-晶体管，13-电阻性内存单元，14-晶体管，15-局部位线，16-局部源极线，19-写入缓冲器，20-准定压降写入电路，21-位线晶体管，21A-仿真位线晶体管，21B-仿真位线晶体管，22-字符线晶体管，22A-仿真字符线晶体管，23-电阻性内存单元，24-源极线晶体管，24A-仿真源极线晶体管，24B-仿真源极线晶体管，25-局部位线，26-局部源极线，27-写入电流驱动晶体管，28-电流镜电路，29-写入缓冲器，30-仿真串行电路，33-参考电压产生器，38-电压相加器，40-准定压降写入电路，50-自我中止写入电路，51-电压比较器，53-写入参考电压产生器，55-中止电压产生器，60-准定压降自我中止写入电路，62-电荷处理电路，63-写入参考电压产生器，67-写入电流驱动晶体管，70-准定压降自我中止写入电路，72-放电晶体管，200-准定压降写入方法，300-准定压降写入方法，400-自我中止写入方法，500-准定压降自我中止写入方法，ΔVR-电阻性内存单元的两端跨压，ΔVtb-位线晶体管的漏极与字符线晶体管的源极的两端跨压，ΔVtb’-位线晶体管的漏极与字符线晶体管的源极的两端跨压，ΔVts-源极线晶体管的漏极与源极的两端跨压，ΔVts’-源极线晶体管的漏极与源极的两端跨压，C_ref-写入参考电压电容，Disable-中止信号，Rcell-电阻值，VG_B-位线驱动电压，VG_S-源极线驱动电压，VWL-字符线驱动电压，V_done-中止电压，I_write-写入电流，V_write-写入电压，Vref-参考电压，Vref_write-写入参考电压，Vsub-仿真写入电压。

具体实施方式

参考图1A，其显示现有技术的电阻性内存写入电路的部分电路示意图。现有的电阻性内存写入电路10包含：写入缓冲器19、晶体管11、晶体管12、晶体管14及电阻性内存单元13(memory cell)。电阻性内存单元13的两端分别与晶体管14的漏极及晶体管12的源极连接。晶体管14的源极连接至负电源端(VSS)，其栅极连接至电压VG_S。晶体管12的漏极与晶体管11的源极连接，其栅极连接至电压VWL。晶体管11的漏极与写入缓冲器19的输出端连接，其栅极连接至电压VG_B。电阻性内存单元13与晶体管14的连接处为局部源极线16(local source line)。晶体管12与晶体管11的连接处为局部位线15(local bit line)。此外，将写入缓冲器19的输出端反馈连接至其负输入端，并且将写入参考电压Vref_write输入至写入缓冲器19的正输入端，从而在其输出端产生写入电压V_write。写入参考电压Vref_write可由参考电压产生器(未显示)提供。

在图1A中，写入电流I_write通过由晶体管11、晶体管12、电阻性内存单元13及晶体管14所组成的串行电路。此外，横跨电阻性内存单元13两端的电压标示为ΔVR，横跨晶体管14两端的电压标示为ΔVts，横跨晶体管11与晶体管12串行电路两端的电压标示为ΔVtb。

参考图1B及图1C，其分别显示现有的电阻性内存写入方式的写入电流/电阻与写入电压对时间的示意图。由图1B可见，在写入过程中，电阻性内存单元13的电阻值Rcell会随时间而变大，导致写入电流I_write随时间而变小。另一方面，由图1C可见，在写入过程中，由于写入电压V_write保持大致固定(约等于写入参考电压Vref_write)，故随着电阻性内存单元13的电阻值Rcell变大，跨压ΔVR亦跟着变大，而跨压ΔVtb及跨压ΔVts逐渐变小。这可能使跨压ΔVR超过电阻性内存单元13的耐受电压。然而，如此的过度施压可能导致电阻性内存单元13的损坏。

再者，参考图1D，其显示现有的电阻性内存写入方式的写入电流/电阻对时间的示意图。在现有的电阻性内存写入过程中，所有的电阻性内存单元13都受到相同的写入条件(例如：相同的写入电压及电流)，直到预定的写入时间结束为止。然而，对于快速写入内存单元而言，由于其相对于其他的一般内存单元能较快达到目标电阻值，因此快速写入内存单元会受到多余时间的施压，如图中所示的到达目标电阻值后的多余施压时间。同样地，太长时间的施压亦可能导致电阻性内存单元13的损坏。

鉴于以上所述的现有的电阻性内存写入方法的问题，本发明提出以下概念方法来解决这些问题。首先，为解决跨压ΔVR在写入期间变大的问题，故提出侦测写入电流，通过调整写入电压，从而使电阻性内存单元上的跨压ΔVR保持大致固定。其次，为解决多余施压时间的问题，故提出侦测写入电流或写入电压，通过判断电阻性内存单元是否已达到目标电阻值，从而终止写入程序。在以下叙述中，将详细说明本发明所提供的电阻性内存写入方法及电路的具体实施方式。应注意到，以下所述的实施方式仅作为说明的范例，并非限制本发明的申请专利范围。

参考图2，其显示根据本发明的一实施例的电阻性内存单元的准定压降写入方法示意图。在电阻性内存单元的准定压降写入方法200中，先建立写入电压V_write及流过内存单元的写入电流I_write(步骤202)。然后，复制写入电流I_write(步骤204)，并且使复制的写入电流I_write流过仿真电路，以产生仿真写入电压Vsub(步骤206)。例如，可利用电流镜电路复制写入电流I_write，并使该复制电流通过类似内存数组的仿真电路结构，而产生仿真写入电压Vsub。接着，将仿真写入电压Vsub与参考电压Vref相加，以产生写入参考电压Vref_write(步骤208)。再根据写入参考电压Vref_write来调整写入电压V_write及写入电流I_write，致使电阻性内存单元的两端跨压ΔVR在写入期间保持固定或微幅增加(步骤210)。此外，在上述方法中，亦可根据电阻性内存单元的特性，预先设定参考电压Vref的位准。因此，可使写入参考电压Vref_write与电阻性内存单元的两端跨压ΔVR相关(例如可使Vref_write＝ΔVR+Vsub)。

另一方面，在半导体制造过程中，可能因制程条件的变化而造成各个晶圆上的电阻性内存单元的特性差异。因此，在根据本发明的一实施方式中，可预先调整仿真电路的的尺寸，以针对电阻性内存单元的特性差异而使写入过程优化。参考图3，其显示根据本发明的另一实施例的电阻性内存单元的微调压降写入方法示意图。在电阻性内存单元的准定压降写入方法300中，可先根据电阻性内存单元的特性，预先设定仿真电路的尺寸，以在后续的写入过程中，能对电阻性内存单元的两端跨压ΔVR进行微调(步骤301)。然后，接续如上述图2的准定压降写入方法200中的步骤202～210。在此方法中，经由预先设定仿真电路的尺寸，来反应电阻性内存单元的不同特性(各个晶圆上的电阻性内存单元的特性可能由于制程因素而有所不同)。通过如此方式，可根据电阻性内存单元的特性，预先设定仿真电路的尺寸，以调整仿真写入电压Vsub，进而对电阻性内存单元的两端跨压ΔVR进行微调，致使写入过程优化。

参考图4，其显示根据本发明的再一实施例的电阻性内存单元的自我中止写入方法示意图。在电阻性内存单元的自我中止写入方法400中，先建立写入电压V_write及流过内存单元的写入电流I_write(步骤402)。然后，侦测写入电流I_write(步骤404)。当写入电流I_write到达预定的目标值时，发出中止信号(步骤406)。之后，中止信号将相关写入电路关闭，以使内存单元的写入期间优化(步骤408)。在此方法中，通过侦测写入电流I_write来判断电阻性内存单元是否已经到达预期的写入状态。当写入电流I_write到达目标值时，表示电阻性内存单元已经到达预期的写入状态，因此发出中止信号，以停止写入程序。通过如此方式，可达成电阻性内存单元的自我中止写入，避免电阻性内存单元受到多余施压。

在替代性的实施方式中，亦可侦测写入电压V_write，以代替侦测写入电流I_write。此外，可根据电阻性内存单元的特性来预先设定目标电流值(或电压值)，从而使写入过程优化。

此外，根据本发明的另一实施例，亦可将上述的准定压降写入方法及自我中止写入方法适当结合，而同时达到电阻性内存单元的两端跨压ΔVR在写入期间保持固定或微幅增加及避免电阻性内存单元受到多余施压的目的。

参考图5，其显示根据本发明的又一实施例的电阻性内存单元的准定压降自我中止写入方法示意图。在电阻性内存单元的准定压降自我中止写入方法500中，可根据预定的写入参考电压Vref_write来建立流过电阻性内存单元的写入电流I_write，并产生写入电压V_write(步骤502)。可根据电阻性内存单元的特性，预先设定写入参考电压Vref_write相对于写入电压V_write位准的充电或放电速率(步骤504)。然后，基于写入电压V_write的位准，进行写入参考电压Vref_write的充电或放电(步骤506)。接着，根据写入参考电压Vref_write来调整写入电压V_write，从而使电阻性内存单元的两端跨压ΔVR在写入期间保持固定或微幅增加(步骤508)。接着，侦测写入电压V_write，当写入电压V_write到达默认的目标值时，将相关写入电路关闭，以使电阻性内存单元的写入期间优化(步骤510)。上述方法提供可同时达到准定压降及自我中止的写入方法，由于此方法不需使用仿真电路，故其成本相对较低。

以下，将叙述对应于上述各种写入方法的电路结构。虽然以下所述的电路结构可用以实现上述各种写入方法，但应了解上述写入方法仍可利用其他方式来实现。

现在参考图6，其显示根据本发明的一实施例的电阻性内存单元的准定压降写入电路示意图(对应于图2的方法)。电阻性内存单元的准定压降写入电路20可包含：电阻性内存单元23、源极线晶体管24、字符线晶体管22、位线晶体管21及写入电流驱动晶体管27。电阻性内存单元23用以储存欲写入的数据，并且为两端组件。源极线晶体管24的漏极与电阻性内存单元23的一端连接(此处称为局部源极线26)，源极与负电源端(VSS)连接，且栅极连接至源极线驱动电压VG_S。字符线晶体管22的源极与电阻性内存单元23的另一端连接，且栅极连接至字符线驱动电压VWL。位线晶体管21的源极与字符线晶体管22的漏极连接(此处称为局部位线25)，且栅极连接至位线驱动电压VG_B。写入电流驱动晶体管27可用以提供写入电流I_write，其漏极与正电源端(VDD)连接，源极与位线晶体管21的漏极连接，且栅极接收写入电压V_write。写入电流I_write通过由位线晶体管21、字符线晶体管22、电阻性内存单元23及源极线晶体管24所形成的串行电路。

此外，电阻性内存单元的准定压降写入电路20亦可包含：电流镜电路28、仿真源极线晶体管24A、仿真字符线晶体管22A及仿真位线晶体管21A。仿真源极线晶体管24A的源极与负电源端连接，且栅极连接至源极线驱动电压VG_S。仿真字符线晶体管22A的源极与仿真源极线晶体管24A的漏极连接，且栅极连接至字符线驱动电压VWL。仿真位线晶体管21A的源极与仿真字符线晶体管22A的漏极连接，且栅极连接至位线驱动电压VG_B。电流镜电路28具有输入端及输出端，并可用以产生与写入电流I_write相同的仿真写入电流。电流镜电路28的输入端接收写入电压V_write，且其输出端连接至仿真位线晶体管21A的漏极。此外，仿真写入电流通过由仿真位线晶体管21A、仿真字符线晶体管22A及仿真源极线晶体管24A所形成的仿真串行电路30，并且在仿真位线晶体管21A的漏极产生仿真写入电压Vsub。

此外，电阻性内存单元的准定压降写入电路20亦可包含：写入缓冲器29、参考电压产生器33及电压相加器38。写入缓冲器29具有正输入端、负输入端及输出端，并可用以在其输出端提供写入电压V_write。写入缓冲器29的负输入端与其输出端连接以形成负反馈，且其正输入端接收写入参考电压Vref_write。参考电压产生器33可用以产生预定的参考电压Vref。电压相加器38可用以接收并处理仿真写入电压Vsub及参考电压Vref，并且输出写入参考电压Vref_write至写入缓冲器29的正输入端。

在电阻性内存单元的准定压降写入电路20中，写入电流驱动晶体管27提供写入电流I_write。写入电流I_write通过由位线晶体管21、字符线晶体管22、电阻性内存单元23及源极线晶体管24所形成的串行电路，并且在电阻性内存单元23的两端产生跨压ΔVR，在源极线晶体管24的漏极与源极两端产生跨压ΔVts，以及在位线晶体管21的漏极与字符线晶体管22的源极两端产生跨压ΔVtb。另一方面，通过电流镜电路28复制与写入电流I_write相同的仿真写入电流。仿真写入电流通过由仿真位线晶体管21A、仿真字符线晶体管22A及仿真源极线晶体管24A所形成的仿真串行电路30，并且同样在仿真源极线晶体管24A的漏极与源极两端产生跨压ΔVts，在仿真位线晶体管21A的漏极与仿真字符线晶体管22A的源极两端产生跨压ΔVtb，以及在仿真位线晶体管21A的漏极产生仿真写入电压Vsub。同时，仿真写入电压Vsub等于跨压ΔVtb与跨压ΔVts两者相加(Vsub＝ΔVtb+ΔVts)。

接着，利用电压相加器38将仿真串行电路30所产生的仿真写入电压Vsub与电压产生器33所产生的参考电压Vref进行处理，以产生写入参考电压Vref_write(Vref_write＝ΔVR+Vsub)。然后，写入缓冲器29的正输入端接收写入参考电压Vref_write，其负输入端与其输出端相连接以形成负反馈，并且在其输出端提供写入电压V_write至写入电流驱动晶体管27及电流镜电路28。通过如此配置，在写入过程中，可随着电阻性内存单元23的电阻值Rcell变化来调整写入参考电压Vref_write，且因而调整写入电压V_write(V_write＝Vref_write)。然后，随着写入电压V_write的调整，使得跨压ΔVtb与跨压ΔVts降低，进而使电阻性内存单元23的两端跨压ΔVR保持固定或微幅增加。

举例而言，如图7所示，通过上述方法可使写入电压V_write在写入过程中，随着电阻性内存单元23的电阻值Rcell变大而下降，使得跨压ΔVtb与跨压ΔVts降低，进而达到使电阻性内存单元23的两端跨压ΔVR保持固定或微幅增加的目的。

另一方面，在半导体制造过程中，可能因制程条件的变化而造成各个晶圆上的电阻性内存单元的特性差异。为针对电阻性内存单元的特性差异达到优化，因此在根据本发明的一实施方式中，仿真位线晶体管及仿真源极线晶体管的尺寸配置可调整。举例而言，参考图8，其显示根据本发明的另一实施方式的电阻性内存单元的准定压降写入电路示意图(对应于图3的方法)。电阻性内存单元的准定压降写入电路40与图6所示的准定压降写入电路20大致相同。两者差别在于，电阻性内存单元的准定压降写入电路40中的仿真位线晶体管21B及仿真源极线晶体管24B的尺寸为可调整的，以利后续的写入过程中，能对电阻性内存单元的两端跨压ΔVR进行微调。电流镜电路28复制与写入电流I_write相同的仿真写入电流。仿真写入电流通过由仿真位线晶体管21B、仿真字符线晶体管22A及仿真源极线晶体管24B所形成的仿真串行电路30，并且在仿真源极线晶体管24B的漏极与源极两端产生跨压ΔVts’，在仿真位线晶体管21B的漏极与仿真字符线晶体管22A的源极两端产生跨压ΔVtb’，以及在仿真位线晶体管21B的漏极产生仿真写入电压Vsub。同时，仿真写入电压Vsub等于跨压ΔVtb’与跨压ΔVts’两者相加(Vsub＝ΔVtb’+ΔVts’)。通过上述配置，根据各个晶圆上的电阻性内存单元的特性来预先调整仿真位线晶体管21B及仿真源极线晶体管24B的尺寸，以调整写入过程中的跨压ΔVR。如此，可针对电阻性内存单元的特性来对写入过程中的跨压ΔVR进行微调，以达到写入的优化及避免电阻性内存单元受到过度施压。

在根据本发明的一实施方式中，电流镜电路28可为与写入电流驱动晶体管27匹配的晶体管。此外，亦可根据各个晶圆上的电阻性内存单元23的特性来预先设定参考电压Vref。

由上述可知，根据本发明的实施方式的电阻性内存单元的定压降写入电路可达以下的效果：使电阻性内存单元的两端跨压在写入过程中保持固定或微幅增加，以避免电阻性内存单元受到过度施压。

现在参考图9，其显示根据本发明的另一实施例的电阻性内存单元的自我中止写入电路示意图(对应于图4的方法)。电阻性内存单元的自我中止写入电路50可包含：电阻性内存单元23、源极线晶体管24、字符线晶体管22及位线晶体管21。位线晶体管21、字符线晶体管22、电阻性内存单元23及源极线晶体管24所形成的串行电路结构与图6所示的实施方式相同，故于此不再重复叙述。

此外，电阻性内存单元的自我中止写入电路50亦可包含：写入参考电压产生器53、中止电压产生器55、写入缓冲器29及电压比较器51。写入参考电压产生器53可用以产生写入参考电压Vref_write。中止电压产生器55可用以产生预定的中止电压V_done。写入缓冲器29具有正输入端、负输入端、输出端及致能端，并可用以在输出端提供写入电压V_write。写入缓冲器29的正输入端接收写入参考电压Vref_write，其负输入端与其输出端连接以形成负反馈，且其致能端接收中止信号Disable。写入缓冲器29亦可用以提供写入电流I_write。写入电流I_write通过由位线晶体管21、字符线晶体管22、电阻性内存单元23及源极线晶体管24所形成的串行电路。电压比较器51具有正输入端、负输入端及输出端，并可用以在其输出端提供中止信号Disable至写入缓冲器29的致能端。电压比较器51的正输入端接收由写入缓冲器29所输出的写入电压V_write，其负输入端接收由中止电压产生器55所产生的中止电压V_done。此外，电压比较器51可用来比较写入电压V_write与中止电压V_done。若写入电压V_write高于中止电压V_done，则启动中止信号Disable，以关闭写入缓冲器29。通过上述配置，可在电阻性内存单元23的电阻值Rcell达到目标值后，自我中止写入程序。

在根据本发明的一实施方式中，可根据各个晶圆上的电阻性内存单元23的特性来预先设定写入参考电压Vref_write及中止电压V_done。

由上述可知，根据本发明的实施方式的电阻性内存单元的自我中止写入电路可达以下效果：当电阻性内存单元的电阻值在写入过程中达到目标值后，能自我中止写入程序，以避免电阻性内存单元受到多余时间的施压。

再者，根据本发明的另一实施方式，亦可将上述准定压降写入电路20(或准定压降写入电路40)与自我中止写入电路50进行适当组合，而形成电阻性内存单元的准定压降自我中止写入电路。如此的组合电路可同时达到避免电阻性内存单元受到过度施压及受到多余施压时间的功效。

现在参考图10A，其显示根据本发明的另一实施方式的电阻性内存单元的准定压降自我中止写入电路示意图(对应于图5的方法)。电阻性内存单元的准定压降自我中止写入电路60可包含：电阻性内存单元23、源极线晶体管24、字符线晶体管22、位线晶体管21及写入电流驱动晶体管67。位线晶体管21、字符线晶体管22、电阻性内存单元23及源极线晶体管24所形成的串行电路结构与图6所示的实施方式相同，故于此不再重复叙述。写入电流驱动晶体管67可用以提供写入电流I_write，其漏极与高压端(VHV)连接，源极与位线晶体管21的漏极连接，且栅极接收写入参考电压Vref_write。写入电流I_write通过由位线晶体管21、字符线晶体管22、电阻性内存单元23及源极线晶体管24所形成的串行电路，并且在位线晶体管21的漏极产生写入电压V_write。

此外，电阻性内存单元的准定压降自我中止写入电路60亦可包含：写入参考电压产生器63、写入参考电压电容C_ref及电荷处理电路62。写入参考电压产生器63可用以产生写入参考电压Vref_write。写入参考电压电容C_ref的一端连接至负电源端，而另一端连接至写入参考电压Vref_write。写入参考电压电容C_ref用以储存参考电压Vref_write。电荷处理电路62具有输入端及输出端，并可用以调节储存在写入参考电压电容C_ref上的写入参考电压Vref_write。电荷处理电路62的输入端接收写入电压V_write，且其输出端连接至写入参考电压Vref_write，以在写入过程中适当调节此电压。

举例而言，如图10B所示，其显示上述电阻性内存单元的定压降自我中止写入电路的一范例实施方式(对应于图5的方法)。在电阻性内存单元的准定压降自我中止写入电路70中，电荷处理电路可例如为放电晶体管72。在写入过程中，由于电阻性内存单元23的电阻值Rcell变大，使得写入电压V_write升高。当写入电压V_write升高时，放电晶体管72更为导通，因此可使写入参考电压Vref_write降低。接着，当参考电压Vref_write降低时，写入电流驱动晶体管67变成较不导通，因此可使写入电压V_write下降，进而使电阻性内存单元23的两端跨压ΔVR大致保持固定或微幅增加。

此外，亦可根据各个晶圆上的电阻性内存单元23的特性来预先调整放电晶体管72的尺寸，使得当写入电压V_write到达目标值时，通过放电晶体管72将写入电流驱动晶体管67关闭，以达到自我中止写入程序的目的。

根据本发明的另一实施方式，电荷处理电路62亦可为充电电路，而写入电流驱动晶体管67可为P沟道金属氧化物半导体场效晶体管。

以上所述的电阻性内存单元的准定压降自我中止写入电路60不需仿真串行电路，仍可达到避免电阻性内存单元受到过度施压及受到多余时间的施压的功效。由于其电路较为简单且面积较小，故可使用在低成本的应用中。

经由以上详细说明后，应可了解到本发明的各种特征及优点。可通过上述各种实施方式来完成电阻性内存单元的准定压降写入方法、自我中止写入方法或两者。利用这些方式，可使电阻性内存单元两端的跨压在写入过程中保持固定或微幅增加，从而避免电阻性内存单元受到过度施压。另一方面，亦可通过侦测写入电流或写入电压来判断电阻性内存单元的电阻值是否已达到目标值，进而自我中止写入程序，以避免电阻性内存单元受到多余时间的施压。此外，本发明的另一实施方式提供一种低成本的电阻性内存单元的准定压降写入手段，其亦可达到上述功效。

虽然已就数个实施方式来叙述本发明，但相关领域中具有通常技术者应可了解基于以上教示内容而能对本发明做许多修改及变化。相关领域中具有通常技术者亦应了解本发明涵盖所有如此的修改、变化、添加、置换及其均等。因此，本发明并不限于这些实施方式，而是包括随附的申请专利范围的真正范围及精神所包含的内容。

Claims (19)

1.一种电阻性内存单元的准定压降写入方法，其特征在于，包含：

建立写入电压及流过电阻性内存单元的写入电流；

复制该写入电流，以产生一定比例的复制写入电流；

使该复制写入电流流过仿真电路，以产生仿真写入电压；

将该仿真写入电压以一随写入时间依比例微幅增加与参考电压相加，以产生写入参考电压；及

根据该写入参考电压来调整该写入电压及该写入电流，致使该电阻性内存单元的两端跨压在写入期间保持固定或微幅增加。

2.根据权利要求1所述的电阻性内存单元的准定压降写入方法，其特征在于，该仿真电路中的组件尺寸可调整，以对该电阻性内存单元的两端跨压进行调整。

3.根据权利要求1或2所述的电阻性内存单元的准定压降写入方法，其特征在于，该参考电压根据该电阻性内存单元的特性预先设定。

4.一种电阻性内存单元的准定压降自我中止写入方法，其特征在于，包含：

建立写入电压及流过电阻性内存单元的写入电流；

复制该写入电流，以产生一定比例的复制写入电流；

使该复制写入电流流过仿真电路，以产生仿真写入电压；

将该仿真写入电压以一随写入时间依比例微幅增加与参考电压相加，以产生写入参考电压；

根据该写入参考电压调整该写入电压及该写入电流，使该电阻性内存单元的两端跨压在写入期间保持固定或微幅增加；

当该复制写入电流到达预定的目标电流值时，发出中止信号；及

该中止信号将相关写入电路关闭，以使该电阻性内存单元的写入期间优化。

5.一种电阻性内存单元的准定压降自我中止写入方法，其特征在于，包含：

根据预定的写入参考电压建立流过电阻性内存单元的写入电流，并产生写入电压；

根据该电阻性内存单元的特性，预先设定该写入参考电压相对于该写入电压的位准的充电或放电速率；

基于该写入电压的位准，进行该写入参考电压的充电或放电；

基于该写入参考电压调整该写入电压及该写入电流，使该电阻性内存单元的两端跨压在写入期间保持固定或微幅增加；及

侦测该写入电压，当该写入电压到达默认的目标电压值时，将相关写入电路关闭，以使该电阻性内存单元的写入期间优化。

6.根据权利要求5所述的准定压降自我中止写入方法，其特征在于，该目标电压值根据该电阻性内存单元的特性预先设定。

7.一种电阻性内存单元的准定压降写入电路，其特征在于，包含：

电阻性内存单元，用以储存欲写入的数据，且其为两端组件；

源极线晶体管，其漏极与该电阻性内存单元的一端连接，其源极与负电源端连接，且其栅极连接至源极线驱动电压；

字符线晶体管，其源极与该电阻性内存单元的另一端连接，且其栅极连接至字符线驱动电压；

位线晶体管，其源极与该字符线晶体管的漏极连接，且其栅极连接至位线驱动电压；

写入电流驱动晶体管，用以提供写入电流，其漏极与正电源端连接，其源极与该位线晶体管的漏极连接，且其栅极接收写入电压，其中，该写入电流通过由该位线晶体管、该字符线晶体管、该电阻性内存单元及该源极线晶体管所形成的串行电路；

写入缓冲器，具有正输入端、负输入端及输出端，并用以在该输出端提供该写入电压，该负输入端与该输出端连接以形成负反馈，且该正输入端接收写入参考电压；

仿真源极线晶体管，其源极与该负电源端连接，且其栅极连接至该源极线驱动电压；

仿真字符线晶体管，其源极与该仿真源极线晶体管的漏极连接，且其栅极连接至该字符线驱动电压；

仿真位线晶体管，其源极与该仿真字符线晶体管的漏极连接，且其栅极连接至该位线驱动电压；

电流镜电路，具有输入端及输出端，并用以产生与该写入电流相同的仿真写入电流，该输入端接收该写入电压，且该输出端连接至该仿真位线晶体管的漏极，其中，该仿真写入电流通过由该仿真位线晶体管、该仿真字符线晶体管及该仿真源极线晶体管所形成的仿真串行电路，并且在该仿真位线晶体管的漏极产生仿真写入电压；

参考电压产生器，用以产生预定的参考电压；及

电压相加器，用以接收并处理该仿真写入电压及该参考电压，并且输出该写入参考电压至该写入缓冲器的该正输入端。

8.根据权利要求7所述的电阻性内存单元的准定压降写入电路，其特征在于，该仿真位线晶体管及该仿真源极线晶体管的尺寸可调整，以对该电阻性内存单元的两端跨压进行调整。

9.根据权利要求7或8所述的电阻性内存单元的准定压降写入电路，其特征在于，该电流镜电路是与该写入电流驱动晶体管匹配的晶体管。

10.根据权利要求7或8所述的电阻性内存单元的准定压降写入电路，其特征在于，该参考电压根据该电阻性内存单元的特性预先设定。

11.一种电阻性内存单元的准定压降自我中止写入电路，其特征在于，包含：

电阻性内存单元，用以储存欲写入的数据，且其为两端组件；

源极线晶体管，其漏极与该电阻性内存单元的一端连接，其源极与负电源端连接，且其栅极连接至源极线驱动电压；

字符线晶体管，其源极与该电阻性内存单元的另一端连接，且其栅极连接至字符线驱动电压；

位线晶体管，其源极与该字符线晶体管的漏极连接，且其栅极连接至位线驱动电压；

写入电流驱动晶体管，用以提供写入电流，其漏极与正电源端连接，其源极与该位线晶体管的漏极连接，且其栅极接收写入电压，其中，该写入电流通过由该位线晶体管、该字符线晶体管、该电阻性内存单元及该源极线晶体管所形成的串行电路；

写入缓冲器，具有正输入端、负输入端、输出端及致能端，并用以在该输出端提供该写入电压，该负输入端与该输出端连接以形成负反馈，该正输入端接收写入参考电压，且该致能端接收中止信号；

仿真源极线晶体管，其源极与该负电源端连接，且其栅极连接至该源极线驱动电压；

仿真字符线晶体管，其源极与该仿真源极线晶体管的漏极连接，且其栅极连接至该字符线驱动电压；

仿真位线晶体管，其源极与该仿真字符线晶体管的漏极连接，且其栅极连接至该位线驱动电压；

电流镜电路，具有输入端及输出端，并用以产生与该写入电流相同的仿真写入电流，该输入端接收该写入电压，且该输出端连接至该仿真位线晶体管的漏极，其中，该仿真写入电流通过由该仿真位线晶体管、该仿真字符线晶体管及该仿真源极线晶体管所形成的仿真串行电路，并且在该仿真位线晶体管的漏极产生仿真写入电压；

参考电压产生器，用以产生预定的参考电压；

电压相加器，用以接收并处理该仿真写入电压及该参考电压，并且输出该写入参考电压至该写入缓冲器的该正输入端；

中止电压产生器，用以产生预定的中止电压；及

电压比较器，具有正输入端、负输入端及输出端，并用以在该输出端提供该中止信号，该正输入端接收由该写入缓冲器所输出的该写入电压，该负输入端接收由该中止电压产生器所输出的该中止电压，并且比较该写入电压与该中止电压，若该写入电压高于该中止电压，则启动该中止信号，以关闭该写入缓冲器。

12.根据权利要求11所述的电阻性内存单元的准定压降自我中止写入电路，其特征在于，该仿真位线晶体管及该仿真源极线晶体管的尺寸可调整，以对该电阻性内存单元的两端跨压进行调整。

13.根据权利要求11或12所述的电阻性内存单元的准定压降自我中止写入电路，其特征在于，该电流镜电路是与该写入电流驱动晶体管匹配的晶体管。

14.根据权利要求11或12所述的电阻性内存单元的准定压降自我中止写入电路，其特征在于，该参考电压根据该电阻性内存单元的特性预先设定。

15.根据权利要求11或12所述的电阻性内存单元的准定压降自我中止写入电路，其特征在于，该中止电压根据该电阻性内存单元的特性预先设定。

16.一种电阻性内存单元的准定压降自我中止写入电路，其特征在于，包含：

电阻性内存单元，用以储存欲写入的数据，且其为两端组件；

源极线晶体管，其漏极与该电阻性内存单元的一端连接，其源极与负电源端连接，且其栅极连接至源极线驱动电压；

字符线晶体管，其源极与该电阻性内存单元的另一端连接，且其栅极连接至字符线驱动电压；

位线晶体管，其源极与该字符线晶体管的漏极连接，且其栅极连接至位线驱动电压；

写入电流驱动晶体管，用以提供写入电流，其漏极与高压端连接，其源极与该位线晶体管的漏极连接，且其栅极接收写入参考电压，其中，该写入电流通过由该位线晶体管、该字符线晶体管、该电阻性内存单元及该源极线晶体管所形成的串行电路，并且在该位线晶体管的漏极产生写入电压；

写入参考电压产生器，用以产生该写入参考电压；

写入参考电压电容，其一端连接至负电源端，另一端连接至该写入参考电压；及

电荷处理电路，具有输入端及输出端，并用以调节该写入参考电压，该输入端接收该写入电压，且该输出端连接至该写入参考电压。

17.根据权利要求16所述的电阻性内存单元的准定压降自我中止写入电路，其特征在于，该电荷处理电路的尺寸根据该电阻性内存单元的特性预先设定。

18.根据权利要求16所述的电阻性内存单元的准定压降自我中止写入电路，其特征在于，该电荷处理电路是放电电路，且该写入电流驱动晶体管是N沟道金属氧化物半导体场效晶体管。

19.根据权利要求16所述的电阻性内存单元的准定压降自我中止写入电路，其特征在于，该电荷处理电路是充电电路，且该写入电流驱动晶体管是P沟道金属氧化物半导体场效晶体管。

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