CN104299645A - 一种阻变存储器写操作电路 - Google Patents

Abstract

本发明属于存储器技术领域，公开了一种阻变存储器写操作电路，包括：电压反馈模块，获取存储器阵列晶体管的漏端电压，并与参考电压比较，输出反馈信号；反馈控制逻辑电路，接收写使能信号与写操作信号，在反馈信号的控制下输出控制信号，驱动或者终断下级电路的写操作；斜坡脉冲产生电路，接收控制信号，产生逐级变化的脉冲信号；极性选择电路，接收脉冲信号与写操作信号，输出SL信号与BL_pre信号；列译码与列选通电路，接收BL_pre信号，执行译码并选通列选通管将BL_pre信号写入存储阵列位线；其中，SL信号接入存储阵列源线。本发明通过检测存储阵列的漏端电压实现自反馈检测过程；配合阶梯脉冲信号，能够避免过写现象，增强阻变存储器的可靠性。

Description

一种阻变存储器写操作电路

技术领域

本发明涉及存储器技术领域，特别涉及一种阻变存储器写操作电路。

背景技术

阻变存储器作为非挥发存储技术逐步成为研究热点，广泛的应用于存储技术领域。

存储器写操作过程的质量决定存储器的稳定性，现有的存储器，存储过程中往往会出现一些过写或者误写现象，严重影响存储可靠性和稳定性。

另一方面，写操作过程功耗较大，通过自反馈控制提升写操作效率，降低功耗；同时reset完成后有时会带来resetfail问题。

发明内容

本发明所要解决的技术问题是提供一种避免过写和误写问题，提升写操作可靠性以及效率，降低功耗，避免resetfail问题。

为解决上述技术问题，本发明提供了一种阻变存储器写操作电路，通过自反馈实现写操作的验证；包括：

电压反馈模块，获取存储器阵列晶体管的漏端电压DL，并与参考电压Vref比较，输出反馈信号Fb；

反馈控制逻辑电路，接收写使能信号Wen与写操作信号Data，在所述反馈信号Fb的控制下输出控制信号Cont，驱动或者终断下级电路的写操作；

斜坡脉冲产生电路，接收所述控制信号Cont，产生逐级变化的脉冲信号Vout；

极性选择电路，接收所述脉冲信号Vout与写操作信号Data，输出SL信号与BL_pre信号；

列译码与列选通电路，接收BL_pre信号，执行译码并选通列选通管将所述BL-pre信号写入所述存储阵列位线BL；

其中，所述SL信号接入所述存储阵列源线；

所述斜坡脉冲电压产生电路的输出电压由基准电压开始，产生阶梯形渐变。

进一步地，所述电压反馈模块包括：

比较器，输入端分别接参考电压Vref和存储器阵列晶体管的漏端电压DL；

其中，所述比较器的输出端将比较结果Fb发送给所述反馈控制逻辑电路；

参考电压Vref为存储器阵列高阻态和低阻态时器漏端电压的均值。

进一步地，所述反馈控制逻辑电路包括：

逻辑与模块，将所述反馈信号Fb、所述写操作信号Data以及使能信号Wen进行逻辑与运算，输出控制信号Cont。

进一步地，斜坡脉冲产生电路包括：

串联电阻分压网络，将输入的电压信号分压，从相邻电阻间的分压点输出，形成多个离散电压信号输出给所述斜坡脉冲电压输出控制电路；

其中，所述分压点与所述斜坡脉冲电压输出控制电路设置控制开关，接收外部控制信号，导通或者关断所述分压点与所述斜坡脉冲电压输出控制电路间的通路。

进一步地，在经由所述串联电阻分压网络分压产生两个或者两个以上离散的电压信号的情况下，有且仅有一个电压信号输出给所述极性选择器。

进一步地，所述串联电阻分压网络包括：

11个串联的分压电阻以及任意相邻量分压电阻间的分压点；

运算放大器，所述运算放大器的输入端通过传输门分别与10个所述分压点相连；

其中，同一时间，10个所述传输门有且仅有一个传输门导通。

进一步地，所述极性选择电路包括：

第一传输门、第二传输门、第三传输门、第四传输门以及反相器；

通过所述反相器以及写操作信号Data分别向所述第一传输门、第二传输门、第三传输门以及第四传输门的控制栅端发送控制信号Data以及控制信号非Data，控制四个传输门启闭；

其中，所述第一传输门输入端连接脉冲信号Vout，输出端连接所述列译码与列选通电路的输入端；所述第二传输门输入端连接所述存储阵列源线，输出端接地；

所述第三传输门输入端连接脉冲信号Vout，输出端连接所述存储阵列源线；所述第四传输门输入端连接所述列译码与列选通电路的输入端，输出端接地。

本发明提供的阻变存储器写操作电路通过电压反馈模块检测存储阵列的漏端电压，对比参考电压从而获取存储单元的阻态，进而通过反馈控制逻辑电路的逻辑运算实现自反馈控制过程，大大提升写操作的效率，降低功耗；通过阶梯逐级变化的阶梯脉冲信号，具体执行写操作，配合反馈控制过程能够准确的判断是否写成功避免过写和误写现象，增强阻变存储器的可靠性。

附图说明

图1为本发明实施例提供的阻变存储器写操作电路结构示意图；

图2为本发明实施例提供的存储单元结构示意图；

图3为本发明实施例提供的电压反馈模块示意图；

图4为本发明实施例提供的斜坡脉冲电压产生电路结构示意图；

图5为本发明实施例提供的斜坡脉冲输出波形；

图6为本发明实施例提供的极性选择器电路结构示意图。

具体实施方式

参见图1，本发明实施例提供的一种阻变存储器写操作电路，通过自反馈实现写操作的验证；包括：

电压反馈模块，获取存储器阵列晶体管的漏端电压DL，并与参考电压Vref比较，输出反馈信号Fb；

反馈控制逻辑电路，接收写使能信号Wen与写操作信号Data，在反馈信号Fb的控制下输出控制信号Cont，驱动或者终断下级电路的写操作；

斜坡脉冲产生电路，接收控制信号Cont，产生逐级变化的脉冲信号Vout；

极性选择电路，接收脉冲信号Vout与写操作信号Data，输出SL信号与BL_pre信号；

列译码与列选通电路，接收BL_pre信号，执行译码并选通列选通管将BL_pre信号写入存储阵列位线BL；

其中，SL信号接入所述存储阵列源线；

斜坡脉冲电压产生电路的输出电压由基准电压开始，产生阶梯形渐变。

在执行写操作时，写操作信号Data，即“0”或者“1”在使能信号Wen的作用下写入存储阵列；通过电压反馈模块检测存储阵列的漏端电压DL，与参考电压Vref比较，输出比较结果逻辑值Fb，给反馈控制逻辑电路，通过与写操作信号Data的进行逻辑运算判断是否成功写入。信号Wen为写使能信号，Wen为“1”时，电路工作，Wen为“0”时，电路停止工作。Data为打算写入的信号，即为写“1”或者写“0”信号，Fb为电压反馈模块的反馈信号。当Fb与Data不同时，输出信号Cont为“1”，斜坡脉冲产生电路进行递增电压值。当Fb与Data相同时，则说明写操作成功，则输出信号Cont为“0”，终断后续电路。

参见图2和图3，电压反馈模块包括：

比较器，输入端分别接参考电压Vref和存储器阵列晶体管的漏端电压DL；

其中，比较器的输出端将比较结果Fb发送给反馈控制逻辑电路；

参考电压Vref为存储器阵列高阻态和低阻态时，漏端电压的均值。

存储单元，NMOS管NMcell栅端接字线电压WL，源端接源线电压SL，漏端接存储电阻Rcell的下端，Rcell上端接位线电压BL。比较器的一个输入端接DL，一个输入端接参考电压Vref。输入端当施加写电压到RRAM存储单元时，存储单元中晶体管漏端DL电压会发生变化，将DL值与参考电压Vref相比较，得到反馈值Fb。当阻变存储单元为高阻态时，DL电压为Vdl_低，当阻变存储单元为低阻态时，DL电压为Vdl_高，取(Vdl_低+Vdl_高)/2的值为Vref值。

反馈控制逻辑电路包括：

逻辑与模块，将反馈信号Fb、写操作信号Data以及使能信号Wen进行逻辑与运算，输出控制信号Cont。

参见图4，斜坡脉冲产生电路包括：

串联电阻分压网络，将输入的电压信号分压，从相邻电阻间的分压点输出，形成多个离散电压信号输出给所述斜坡脉冲电压输出控制电路；

其中，所述分压点与所述斜坡脉冲电压输出控制电路设置控制开关，接收外部控制信号，导通或者关断所述分压点与所述斜坡脉冲电压输出控制电路间的通路。

串联电阻分压网络包括：

11个串联的分压电阻以及任意相邻量分压电阻间的分压点；

运算放大器，所述运算放大器的输入端通过传输门分别与10个所述分压点相连；

其中，同一时间，10个所述传输门有且仅有一个传输门导通。

由外部产生的十对控制信号(d₀到d₉，d₀_n到d₉_n)来控制斜坡脉冲产生电路中的十个传输门的通断，从而产生逐步递增的阶梯电压Vout。R₀的上端接低压差稳压器的输出端，R₀的下端接低压差稳压器的输入端，R₀的下端同时接到NMOS管NM₀的漏端与PMOS管PM₀的源端，NMOS管NM₀的源端与PMOS管PM₀的漏端相连，NM₀与PM₀构成一个传输门，NM₀栅端接控制信号d₀，PM₀栅端接控制信号d₀_n。R₁的上端接到R₀的下端，R₁的下端接到NMOS管NM₁的漏端与PMOS管PM₁的源端，NM₁与PM₁构成一个传输门，NM₁栅端接控制信号d₁，PM₁栅端接控制信号d₁_n。R₂的上端接到R₁的下端，R₂的下端接到NMOS管NM₂的漏端与PMOS管PM₂的源端，NM₀与PM₀构成一个传输门，NM₂栅端接控制信号d₂，PM₂栅端接控制信号d₂_n。按照如此的规律进行连接，直到R₉的下端接到NMOS管NM₉的漏端与PMOS管PM₉的源端，NMOS管NM₉的源端与PMOS管PM₉的漏端相连，NM₉与PM₉构成一个传输门，NM₉栅端接控制信号d₉，PM₉栅端接控制信号d₉_n。R₁₀的上端接到R₉的下端，R₁₀的下端接到地电压GND。NMOS管NM₀、NM₁到NM₉的源端，与PMOS管的PM₀、PM₁到PM₉的漏端接到一起，同时接到放大器OPA的正输入端。OPA输出端接到下一级电路。总体说来，电阻串联网络由11个电阻组成，构成10个分压输出点，每一电阻分压点通过传输门与后级电路相连。传输门的通断由10对(d0与d0_n是一对，d1与d1_n是一对，以此类推，直到d9与d9_n是一对)控制信号控制，这10个控制信号同时只有1个有效；可以由4-16译码器控制产生这10个控制信号中哪个有效，这样本实例就实现了选择性的输出0.3V到1.2V范围中的某一电压。

参见图5，阶梯电压逐级增加，根据实际需要设置。

写操作电路通过位线和源线向选中的存储单元施加写电压，使存储电阻由高阻态变为低阻态(Set)，或者从低阻态变为高阻态(Reset)。首先为存储电阻施加一个较小的写操作电压，然后由电压反馈回路和反馈逻辑控制电路一起，判断存储电阻是否写成所需要的值；如果成功，则终止操作；如果不成功，施加高一个阶梯的电压再次进行写操作。图4示出了斜坡脉冲产生电路的输出电压，即在本实例电源电压3.3V，CMOS工艺下，实现0.3V到1.2V逐渐增长的阶梯电压，步长为0.1V。

参见图6，极性选择电路包括：

第一传输门、第二传输门、第三传输门、第四传输门以及反相器；

通过所述反相器以及写操作信号Data分别向第一传输门、第二传输门、第三传输门以及第四传输门的控制栅端发送控制信号Data以及控制信号非Data，控制四个传输门启闭；

其中，第一传输门输入端连接脉冲信号Vout，输出端连接列译码与列选通电路的输入端；第二传输门输入端连接存储阵列源线，输出端接地；

第三传输门输入端连接脉冲信号Vout，输出端连接存储阵列源线；第四传输门输入端连接列译码与列选通电路的输入端，输出端接地。

Data经过反相器INV得到Data_n。NMOS管NM₁₀的源端接Vout，NM₁₀的漏端接BL_pre，NM₁₀的栅端接控制电压Data，PMOS管PM₁₀的源端接NM₁₀的源端，PM₁₀的漏端接NM₁₀的漏端，PM₁₀的栅端接Data_n。NMOS管NM₁₁的源端接SL，NM₁₁漏端接到地电压GND，NM₁₁的栅端接控制电压Data，PMOS管PM₁₁的源端接NM₁₁的源端，PM₁₁的漏端接NM₁₁的漏端，PM₁₁的栅端接Data_n。

NMOS管NM₁₂的源端接Vout，NM₁₂的漏端接SL，NM₁₂的栅端接Data_n，PMOS管PM₁₂的源端接NM₁₂的源端，PM₁₂的漏端接NM₁₂的漏端，PM₁₂的栅端接Data。

NMOS管NM₁₃的源端接BL_pre，NM₁₃的漏端接到地电压GND，NM₁₃的栅端接Data_n，PMOS管PM₁₃的源端接NM₁₃的源端，PM₁₃的漏端接NM₁₃的漏端，PM₁₃的栅端接Data。

当Data为高电平时，NM₁₀、PM₁₀和NM₁₁、PM₁₁导通，Vout的值输送给BL_pre，SL被拉至地电位，此时对存储电阻单元进行写“1”操作。当D₀为低电平时，NM₁₂、PM₁₂和NM₁₃、PM₁₃导通，Vout的值输送给SL，BL_pre被拉至地电位，此时对存储电阻单元进行写“0”操作。

本发明提供的阻变存储器写操作电路通过电压反馈模块检测存储阵列的漏端电压，对比参考电压从而获取存储单元的阻态，进而通过反馈控制逻辑电路的逻辑运算实现自反馈控制过程，大大提升写操作的效率，降低功耗；通过阶梯逐级变化的阶梯脉冲信号，具体执行写操作，配合反馈控制过程能够准确的判断是否写成功避免过写和误写现象，增强阻变存储器的可靠性。

最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种阻变存储器写操作电路，通过自反馈实现写操作的验证；其特征在于，包括：

电压反馈模块，获取存储器阵列晶体管的漏端电压DL，并与参考电压Vref比较，输出反馈信号Fb；

反馈控制逻辑电路，接收写使能信号Wen与写操作信号Data，在所述反馈信号Fb的控制下输出控制信号Cont，驱动或者终断下级电路的写操作；

斜坡脉冲产生电路，接收所述控制信号Cont，产生逐级变化的脉冲信号Vout；

极性选择电路，接收所述脉冲信号Vout与写操作信号Data，输出SL信号与BL-pre信号；

列译码与列选通电路，接收BL-pre信号，执行译码并选通列选通管将所述BL-pre信号写入所述存储阵列位线BL；

其中，所述SL信号接入所述存储阵列源线；

所述斜坡脉冲电压产生电路的输出电压由基准电压开始，产生阶梯形渐变。

2.如权利要求1所述的阻变存储器写操作电路，其特征在于，所述电压反馈模块包括：

比较器，输入端分别接参考电压Vref和存储器阵列晶体管的漏端电压DL；

其中，所述比较器的输出端将比较结果Fb发送给所述反馈控制逻辑电路；

参考电压Vref为存储器阵列高阻态和低阻态时漏端电压的均值。

3.如权利要求1所述的阻变存储器写操作电路，其特征在于，所述反馈控制逻辑电路包括：

逻辑与模块，将所述反馈信号Fb、所述写操作信号Data以及使能信号Wen进行逻辑运算，输出控制信号Cont。

4.如权利要求1所述的阻变存储器写操作电路，其特征在于，斜坡脉冲产生电路包括：

串联电阻分压网络，将输入的电压信号分压，从相邻电阻间的分压点输出，形成多个离散电压信号输出给所述斜坡脉冲电压输出控制电路；

其中，所述分压点与所述斜坡脉冲电压输出控制电路设置控制开关，接收外部控制信号，导通或者关断所述分压点与所述斜坡脉冲电压输出控制电路间的通路。

5.如权利要求4所述的阻变存储器写操作电路，其特征在于：在经由所述串联电阻分压网络每次产生一个电压信号输出给所述极性选择器。

6.如权利要求5所述的阻变存储器写操作电路，其特征在于，所述串联电阻分压网络包括：

11个串联的分压电阻以及任意相邻量分压电阻间的分压点；

运算放大器，所述运算放大器的输入端通过传输门分别与10个所述分压点相连；

其中，同一时间，10个所述传输门有且仅有一个传输门导通。

7.如权利要求1所述的阻变存储器写操作电路，其特征在于，所述极性选择电路包括：

第一传输门、第二传输门、第三传输门、第四传输门以及反相器；

通过所述反相器以及写操作信号Data分别向所述第一传输门、第二传输门、第三传输门以及第四传输门的控制栅端发送控制信号Data以及控制信号非Data，控制四个传输门启闭；

其中，所述第一传输门输入端连接脉冲信号Vout，输出端连接所述列译码与列选通电路的输入端；所述第二传输门输入端连接所述存储阵列源线，输出端接地；

所述第三传输门输入端连接脉冲信号Vout，输出端连接所述存储阵列源线；所述第四传输门输入端连接所述列译码与列选通电路的输入端，输出端接地。