DE112018005659T5 - Widerstands- und Gate-Steuerung in Decoderschaltungen zur Lese- und Schreiboptimierung - Google Patents

Widerstands- und Gate-Steuerung in Decoderschaltungen zur Lese- und Schreiboptimierung Download PDF

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Ward Parkinson
Michael Trent Thomas
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Abstract

In einem Speichersystem werden Schaltungen mit variablem Widerstand, wie z.B. Transistorschaltungen, in den Wortleitungs- und Bitleitungsdecodern während der Vorspannungsleitungs-Einstellzeiten und/oder vor den Einschaltzeiten von Lesevorgängen auf erhöhte Widerstandswerte eingestellt. Die Schaltungen mit variablem Widerstand werden während einer anfänglichen Einschaltzeit, in der eine ausgewählte Speicherzelle eine Stromspitze leiten kann, auf den erhöhten Widerstandswerten gehalten. Die erhöhten Widerstandswerte der variablen Widerstandsschaltung können dazu dienen, die Breite der Stromspitze zu verringern oder zu begrenzen. Als Reaktion auf das Ende der anfänglichen Einschaltzeitspanne werden die variablen Widerstandsschaltungen auf niedrige Widerstandswerte zurückgesetzt, um nachfolgende Leseergebnis-Erfassungsereignisse und Programmieroperationen zu erleichtern.

Description

  • HINTERGRUND
  • In einigen Speichervorrichtungen, wie z.B. solchen, die einen Phasenwechselspeicher verwenden, leitet die Speicherzelle beim Lesen von Daten aus einer Speicherzelle in einem bestimmten Zustand während eines Lesevorgangs eine Stromspitze oder eine andere Stromwellenform, die einer Stromwellenform des Speicherzellenstroms ähnelt, der zur Programmierung der Speicherzelle in dem anderen Zustand verwendet wird. Folglich kann die während des Lesevorgangs durchgeleitete Stromspitze den logischen Wert der in der Speicherzelle gespeicherten Daten ungewünscht ändern. Ein solches Ereignis kann als Lesestörung oder als Fehlschreiben bezeichnet werden. Um die Wahrscheinlichkeit des Auftretens solch unerwünschter Ereignisse zu vermeiden oder zu minimieren, können Wege zur Verringerung der Ähnlichkeit zwischen dem Speicherzellenstrom, den eine Speicherzelle während eines Lesevorgangs leitet, und dem Speicherzellenstrom, den die Speicherzelle während eines Schreibvorgangs leitet, wünschenswert sein.
  • Figurenliste
  • Die begleitenden Figuren, die in diese Spezifikation aufgenommen sind und einen Teil davon bilden, veranschaulichen verschiedene Aspekte der Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung ihrer Grundsätze. Wo immer es angebracht ist, werden in den Figuren dieselben Referenznummern bzw. Bezugszeichen verwendet, um auf gleiche oder ähnliche Elemente zu verweisen.
    • 1A ist ein Blockdiagramm eines Beispielspeichersystems.
    • 1B ist ein Blockdiagramm eines Speichermoduls, das eine Vielzahl von Speichersystemen enthält.
    • 1C ist ein Blockdiagramm eines hierarchischen Speichersystems.
    • 2A ist ein Blockdiagramm von Beispielkomponenten eines Controllers des Speichersystems aus 1A.
    • 2B ist ein Blockdiagramm mit Beispielkomponenten eines Speicherchips des Speichersystems aus 1A.
    • 3 ist eine perspektivische Ansicht einer Beispielspeicherzelle, die an eine Wort- und eine Bitleitung gekoppelt ist.
    • 4 ist ein Blockdiagramm eines Beispielschaltkreises, der mit einem Speicherarray gekoppelt ist, das so konfiguriert ist, dass es Lese- und Schreibvorgänge auf eine ausgewählte Speicherzelle ausführt.
    • 5 ist eine schematische Schaltplan-Darstellung einer Beispielkonfiguration einer Wortleitungs-Schaltung mit variablem Widerstand der Beispielschaltung aus 4.
    • 6 ist eine schematische Schaltplan-Darstellung einer Beispielkonfiguration einer Bitleitungs-Schaltung mit variablem Widerstand der Beispielschaltung aus 4.
    • 7 ist ein Zeitdiagramm von Signalen, Spannungen und Strömen, die mit der Schaltung aus 4 während eines Beispiels von Lese- und Schreibvorgängen erzeugt werden.
    • 8 ist eine schematische Schaltplan-Darstellung einer weiteren Beispielkonfiguration der Wortleitungs-Schaltung mit variablem Widerstand der Beispielschaltung aus 4.
    • 9 ist eine schematische Schaltplan-Darstellung einer weiteren Beispielkonfiguration der Bitleitungs-Schaltung mit variablem Widerstand der Beispielschaltung aus 4.
    • 10 ist ein Zeitdiagramm von Gatespannungen, die an die Transistorschaltungen der 8 und 9 zur Durchführung der Lese- und Schreiboperationen aus 7 angelegt werden.
  • DETAILLIERTE BESCHREIBUNG
  • Einleitend ist festzustellen, dass sich die folgenden Ausführungsformen auf Apparate, Vorrichtungen, Systeme, Schaltungen und Verfahren zur Steuerung von Widerstandspegeln in Auswahlpfaden bzw. ausgewählten Pfaden und/oder Gatespannungen, die an Transistorschaltungen in den Auswahlpfaden auf einem Speicherchip bzw. -Würfel während Lese- und Schreibvorgängen angelegt werden, beziehen. In einer Ausführungsform umfasst eine Schaltung ein Speicherfeld bzw. - Array, das eine Vielzahl von Speicherzellen enthält, und einen Pfad, der dazu konfiguriert ist, eine Spannung zum Vorspannen einer Speicherzelle der Vielzahl von Speicherzellen zu liefern bzw. bereitzustellen. Der Pfad enthält eine Schaltung mit variablem Widerstand, die dazu konfiguriert ist: einen zugehörigen Widerstand auf einen hohen Widerstandspegel bzw. Spannungsniveau einzustellen, bevor die Speicherzelle eingeschaltet wird; und den zugehörigen Widerstand von dem hohen Widerstandspegel auf einen niedrigen Widerstandspegel als Reaktion auf eine Endzeit einer anfänglichen Einschaltzeitperiode einzustellen.
  • In einigen Ausführungsformen enthält die Schaltung mit variablem Widerstand einen Transistor, der dazu konfiguriert ist: eine Eingangsspannung zu empfangen und als Reaktion auf den Empfang der Eingangsspannung den zugehörigen Widerstand auf den hohen Widerstandspegel einzustellen.
  • In einigen Ausführungsformen ist der Transistor dazu konfiguriert, den zugehörigen Widerstand als Reaktion auf eine Änderung des Spannungspegels der Eingangsspannung vom hohen Widerstandspegel auf den niedrigen Widerstandspegel einzustellen.
    In einigen Ausführungsformen ist der Transistor dazu konfiguriert, den zugehörigen Widerstand als Reaktion auf den Empfang der Eingangsspannung auf einem mittleren Spannungspegel auf den hohen Widerstandspegel einzustellen.
    In einigen Ausführungsformen ist der Transistor dazu konfiguriert, den zugehörigen Widerstand als Reaktion auf den Empfang der Eingangsspannung auf einem minimalen Spannungspegel auf den hohen Widerstandspegel einzustellen.
    In einigen Ausführungsformen enthält ein Wortzeilendecoder bzw. -Dekodierer den Transistor.
  • In einigen Ausführungsformen enthält ein Bitleitungsdecoder bzw. -Dekodierer den Transistor.
  • In einigen Ausführungsformen umfasst ein zweiter Pfad, der dazu konfiguriert ist, eine zweite Spannung zur Vorspannung der Speicherzelle zu liefern: eine zweite Schaltung mit variablem Widerstand, die dazu konfiguriert ist, einen zweiten zugehörigen Widerstand vor dem Einschalten der Speicherzelle auf einen zweiten hohen Widerstandspegel einzustellen; und den zweiten zugehörigen Widerstand von dem zweiten hohen Widerstandspegel auf einen zweiten niedrigen Widerstandspegel als Reaktion auf die Endzeit der anfänglichen Einschaltzeitspanne einzustellen.
  • In einigen Ausführungsformen ist die Schaltung mit variablem Widerstand dazu konfiguriert, den zugehörigen Widerstand vor einer Wortleitungs-Auswahlperiode einer Leseoperation zum Lesen von Daten aus der Speicherzelle auf den hohen Widerstandspegel einzustellen.
  • In einigen Ausführungsformen umfasst die Schaltung mit variablem Widerstand ein Paar parallel geschalteter Transistoren, wobei einer der Transistoren des Paars dazu konfiguriert ist, sich auszuschalten, um den zugehörigen Widerstand auf den hohen Widerstandspegel einzustellen, und wobei beide Transistoren des Paars dazu konfiguriert sind, sich einzuschalten, um den zugehörigen Widerstand vom hohen Widerstandspegel auf den niedrigen Widerstandspegel einzustellen.
  • In einer anderen Ausführungsform enthält eine Schaltung: ein Speicherfeld mit einer Vielzahl von Speicherzellen, einen Spannungsgenerator, der dazu konfiguriert ist, während eines Lesevorgangs eine Spannung zu erzeugen, um Daten aus einer Speicherzelle der Vielzahl von Speicherzellen zu lesen, eine Transistorschaltung und eine Vorspannungsschaltung. Die Transistorschaltung ist dazu konfiguriert, die Spannung zu empfangen und die Spannung an eine mit der Speicherzelle gekoppelte Vorspannungsleitung weiterzuleiten. Die Vorspannungsschaltung ist dazu konfiguriert: die Transistorschaltung gemäß einer ersten Vorspannungseinstellung während einer Vorspannungsleitungs-Einstellperiode vor einer Einschaltzeit, bei der die Speicherzelle einen Spitzenanteil eines Speicherzellenstroms leitet, vorzuspannen und auf Vorspannen der Transistorschaltung gemäß einer zweiten Vorspannungseinstellung nach dem Spitzenanteil und vor einer Leseergebnis-Erfassungszeit der Leseoperation umzuschalten.
  • In einigen Ausführungsformen enthält die Transistorschaltung einen p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (PMOS-Transistor), und wobei die Vorspannungsschaltung dazu konfiguriert ist, auf Vorspannen des PMOS-Transistors gemäß der zweiten Vorspannungseinstellung durch Absenken einer an den PMOS-Transistor angelegten Gate-Spannung von einem ersten Spannungspegel bzw. -niveau auf ein(en) zweite(n/s) Spannungspegel bzw. -niveau umzuschalten.
  • In einigen Ausführungsformen umfasst der erste Spannungspegel einen mittleren Spannungspegel bzw. ein Zwischenspannungsniveau.
  • In einigen Ausführungsformen enthält der PMOS-Transistor einen von mehreren Transistoren eines Wortleitungsdecoders.
  • In einigen Ausführungsformen enthält die Transistorschaltung einen n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (NMOS-Transistor), und die Vorspannungsschaltung ist dazu konfiguriert, durch Erhöhen einer an den NMOS-Transistor angelegten Gate-Spannung von einem ersten Spannungspegel auf einen zweiten Spannungspegel auf Vorspannen des NMOS-Transistors gemäß der zweiten Vorspannungseinstellung umzuschalten.
  • In einigen Ausführungsformen enthält der NMOS-Transistor einen von mehreren Transistoren eines Wortleitungsdecoders.
  • In einer anderen Ausführungsform umfasst ein System: ein Speicherfeld mit einer Vielzahl von Speicherzellen, eine Wortleitung, die mit einer Speicherzelle der Vielzahl von Speicherzellen gekoppelt ist, eine Bitleitung, die mit der Speicherzelle gekoppelt ist, einen Wortleitungsdecoder, einen Bitleitungsdecoder und einen Dekodierer- bzw. Decoder-Controller. Die Speicherzelle ist dazu konfiguriert, einen Spitzenanteil bzw. Spike-Abschnitt eines Speicherzellenstroms zu leiten, wenn sich die Speicherzelle während des Lesevorgangs einschaltet. Der Wortleitungsdecoder ist dazu konfiguriert, ein(e) Wortleitungsspannung bzw. -potential auf der Wortleitung einzustellen. Der Bitleitungsdecoder ist dazu konfiguriert, ein(e) Bitleitungsspannung bzw. -potential auf der Bitleitung einzustellen. Der Decoder-Controller ist dazu konfiguriert, vor dem Auftreten des Spike-Abschnitts eine erste effektive Gate-zu-Source-Spannung einer ersten Transistorschaltung im Wortleitungsdecoder und eine zweite effektive Gate-zu-Source-Spannung einer zweiten Transistorschaltung im Bitleitungsdecoder auf reduzierte Spannungspegel zu setzen, wobei die reduzierten Spannungspegel dazu konfiguriert sind, eine Breite des Spike-Abschnitts zu verringern. Der Decoder-Controller ist dazu konfiguriert, nach dem Auftreten einer Spitze bzw. einem Maximum des Spike-Abschnitts die erste effektive Gate-zu-Source-Spannung und die zweite effektive Gate-zu-Source-Spannung von den jeweiligen reduzierten Spannungspegeln auf jeweilige erhöhte Spannungspegel zu erhöhen, die für ein nachfolgendes, mit der Speicherzelle in Zusammenhang stehendes Ereignis konfiguriert sind.
  • In einigen Ausführungsformen ist der Decoder-Controller dazu konfiguriert, eine Gate-Spannung zu erhöhen, um die zweite effektive Gate-zu-Source-Spannung der zweiten Transistorschaltung zu erhöhen.
  • In einigen Ausführungsformen ist der Decoder-Controller dazu konfiguriert, eine Gate-Spannung zu verringern, um die erste effektive Gate-zu-Source-Spannung der ersten Transistorschaltung zu erhöhen.
  • In einigen Ausführungsformen entsprechen die jeweiligen reduzierten Spannungsniveaus jeweils einem zugehörigen Zwischenspannungsniveau bzw. mittleren Spannungsniveau.
  • In einer weiteren Ausführungsform umfasst ein Verfahren: Zuführen bzw. Liefern einer Spannung zu einer mit einer Speicherzelle gekoppelten Vorspannungsleitung über einen Pfad; Vorspannen eines Transistors des Pfades mit einer Gatespannung bzw. einem Gate-Potential auf einem ersten Gatespannungspegel bzw. -niveau, bevor die Speicherzelle eingeschaltet wird, mit einer Decodersteuerung bzw. einem Decoder-Controller; und Vorspannen des Transistors mit der Decodersteuerung mit der Gatespannung auf einen zweiten Gatespannungspegel bzw. -niveau, der bzw. das eine Gate-zu-Source-Spannung des Transistors erhöht, als Reaktion auf das Erkennen eines Endes einer anfänglichen Einschaltzeitperiode.
  • In einer weiteren Ausführungsform enthält eine Schaltung: Mittel zum Zuführen einer Spannung zum Vorspannen einer Speicherzelle während eines Lesevorgangs zum Lesen von Daten aus der Speicherzelle; Mittel zum Einstellen eines Widerstands auf einen hohen Widerstandspegel vor einer Einschaltzeit des Lesevorgangs; und Mittel zum Ändern des Widerstands auf einen niedrigen Widerstandspegel als Reaktion auf das Ende einer anfänglichen Einschaltzeitperiode des Lesevorgangs.
  • Weitere Ausführungsformen sind möglich, und jede der Ausführungsformen kann allein oder in Kombination miteinander verwendet werden. Dementsprechend werden nun verschiedene Ausführungsformen unter Bezugnahme auf die beigefügten Figuren beschrieben.
  • Die folgenden Ausführungsformen beschreiben Geräte, Vorrichtungen, Systeme, Schaltungen und Verfahren zur Steuerung von Widerständen in Auswahlpfaden bzw. ausgewählten Pfaden und/oder Gatespannungen, die an Transistorschaltungen in den Auswahlpfaden auf einem Speicherchip bzw. -Würfel während Lese- und Schreibvorgängen angelegt werden. Die zur Steuerung der Widerstände und/oder Gatespannungen ausgeführten Aktionen können die Breite der während der Lesevorgänge durchgeleiteten Stromspitzen bzw. -Spikes minimieren und damit wiederum die Wahrscheinlichkeit des Auftretens von Fehlschreibvorgängen während der Lesevorgänge minimieren. Bevor auf diese und andere Ausführungsformen eingegangen wird, werden in den folgenden Absätzen beispielhafte Speichersysteme und Speichergeräte erläutert, die mit diesen Ausführungsformen verwendet werden können. Es ist zu verstehen, dass dies nur Beispiele sind, und auch andere geeignete Arten von Speichersystemen und/oder Speichergeräten verwendet werden können.
  • 1A ist ein Blockdiagramm, das ein Speichersystem 100 veranschaulicht. Das Speichersystem 100 kann einen Controller 102 und einen Speicher, der aus einem oder mehreren Speicherwürfeln bzw. -Dies 104 bestehen kann, enthalten. Im hier verwendeten Sprachgebrauch bezieht sich der Begriff „Die“ bzw. „Würfel“ auf den Satz von Speicherzellen und zugehöriger Schaltung zur Verwaltung des physikalischen Betriebs dieser Speicherzellen, die auf einem einzigen Halbleitersubstrat ausgebildet sind. Der Controller 102 kann eine Schnittstelle zu einem Host-System bilden und Befehlssequenzen für Lese-, Programmier- und Löschvorgänge an den/die nicht(flüchtigen) Speicher-Die(s) 104 übertragen. In einigen Ausführungsformen kann sich der Controller 102 auf dem Speicherchip 104 befinden. In anderen Ausführungsformen kann der Controller 102 separat sein und als ein von den Speicherchips 104 getrennter Baustein bzw. Die einen oder mehrere Speicher-Dies oder - chips mit einer Steuerung verbinden.
  • Der Controller 102 kann die Form einer Verarbeitungsschaltung, eines Mikroprozessors oder Prozessors und eines computerlesbaren Mediums einnehmen, das computerlesbaren Programmcode (z.B. Software oder Firmware) speichert, der beispielsweise von dem (Mikro-)Prozessor, Logik-Gates, Schaltern, einer anwendungsspezifischen integrierten Schaltung (ASIC), einer programmierbaren Logiksteuerung und einem eingebetteten bzw. verbauten Mikrocontroller ausführbar ist. Der Controller 102 kann mit Hardware und/oder Firmware konfiguriert werden bzw. sein, um die verschiedenen Funktionen auszuführen, die nachfolgend beschrieben und in den Flussdiagrammen dargestellt sind. Außerdem können einige der Komponenten, die als interne Komponenten des Controllers dargestellt sind, auch außerhalb des Controllers gespeichert bzw. gelagert sein, und andere Komponenten können verwendet werden. Zusätzlich könnte der Ausdruck „operativ in Kommunikation mit“ bedeuten: direkt in Kommunikation mit oder indirekt (verdrahtet oder drahtlos) in Kommunikation mit, durch eine oder mehrere Komponenten, die hier gezeigt oder beschrieben sein können oder auch nicht.
  • Im hier verwendeten Sprachgebrauch ist der Controller 102 ein Gerät, das die in dem/den Speicherbausteinen gespeicherten Daten verwaltet und mit einem Host, wie einem Computer oder einem elektronischen Gerät, kommuniziert. Der Controller 102 kann zusätzlich zu den hier beschriebenen spezifischen Funktionen verschiedene Funktionen haben. Zum Beispiel kann der Controller 102 die Speicherbausteine 104 formatieren, um sicherzustellen, dass sie ordnungsgemäß funktionieren, schlechte Speicherzellen aussortieren und Ersatzzellen zuweisen, die zukünftig ausgefallene Zellen ersetzen sollen. Ein Teil der Ersatzzellen kann dazu verwendet werden, die Firmware für den Betrieb des Controllers 102 zu halten bzw. aufzubewahren und andere Funktionen zu implementieren. Wenn ein Host im Betrieb Daten aus dem/den Speicherchip(s) 104 lesen oder in diese(n) schreiben muss, kommuniziert der Host mit dem Controller 102. Wenn der Host eine logische Adresse bereitstellt, auf der Daten gelesen/geschrieben werden sollen, kann der Controller 102 die vom Host empfangene logische Adresse in eine physi(kali)sche Adresse in dem bzw. den Speicher-Die(s) 104 umwandeln. (Alternativ kann der Host die physische bzw. physikalische Adresse bereitstellen). Der Controller 102 kann auch verschiedene Speicherverwaltungsfunktionen ausführen, wie z.B., aber nicht nur, Verschleißausgleich (Verteilen von Schreibvorgängen, um zu vermeiden, dass bestimmte Speicherbereiche (z.B. Speicherblöcke) abgenutzt werden, die sonst wiederholt beschrieben würden) und Speicherbereinigung (nachdem ein Speicherbereich (z.B. ein Block) voll ist, werden nur die gültigen Teile (z.B. Seiten) der Daten in einen neuen Speicherbereich (z.B. einen neuen Block) verschoben, so dass der ursprüngliche Speicherbereich gelöscht und wiederverwendet werden kann).
  • Die Schnittstelle zwischen dem Controller 102 und dem/den nichtflüchtigen Speicherchip(s) 104 kann jede geeignete Schnittstelle sein, wie z.B. eine Flash-Schnittstelle, einschließlich derjenigen, die für Toggle-Modus 200, 400, 800, 1000 oder höher konfiguriert sind, oder doppelte Datenrate (DDR), wobei nicht einschränkende Beispiele dafür DDR mit geringer Leistung bzw. Leistungsaufnahme (LPDDR) umfassen oder DDR1, DDR2, DDR3, DDR4 oder spätere Varianten, einschließlich, aber nicht beschränkt auf diejenigen, die von JEDEC angenommen bzw. umgesetzt wurden, sind. Bei einigen Ausführungsbeispielen kann das Speichersystem 100 ein kartenbasiertes System sein, wie z.B. eine Secure Digital (SD) oder eine Micro Secure Digital (Micro-SD) Karte. In alternativen Ausführungsbeispielen kann das Speichersystem 100 Teil eines eingebetteten Speichersystems sein.
  • In dem in 1A dargestellten Beispiel ist das Speichersystem 100 so dargestellt, dass es einen einzigen Kanal zwischen dem Controller 102 und dem/den Speicherdie(s) 104 umfasst. Der hier beschriebene Gegenstand ist jedoch nicht auf Speichersysteme mit einem einzigen Speicherkanal beschränkt. In einigen Speichersystemen können z.B. je nach den Fähigkeiten des Controllers 2, 4, 8 oder mehr Kanäle zwischen dem Controller 102 und dem bzw. den Speicherchip(s) 104 vorhanden sein. In jeder der hier beschriebenen Ausführungsformen kann mehr als ein einzelner Kanal zwischen dem Controller und dem/den Speicherchip(s) 104 bestehen, selbst wenn ein einzelner Kanal in den Figuren dargestellt ist.
  • 1B zeigt ein Speichermodul 200, das eine Vielzahl von Speichersystemen 100 umfasst. Als solches kann das Speichermodul 200 einen Speichercontroller 202 enthalten, der über eine Schnittstelle zu einem Host und zu einem Speichersystem 204 verfügt, das eine Vielzahl von Speichersystemen 100 umfasst. Die Schnittstelle zwischen dem Speichercontroller 202 und den Speichersystemen 100 kann eine Busschnittstelle sein, wie beispielsweise ein Serial Advanced Technology Attachment (SATA), eine PCIe-Schnittstelle (Peripheral Component Interface Express), eine eingebettete bzw. embedded MultiMediaCard-Schnittstelle (eMMC), eine SD-Schnittstelle oder eine USB-Schnittstelle (Universal Serial Bus). Das Speichermodul 200 kann in einer Ausführung ein Festkörperlaufwerk (SSD) sein, wie es z.B. in tragbaren Rechengeräten wie Laptops und Tablet-PCs sowie in Mobiltelefonen zu finden ist.
  • 1C ist ein Blockdiagramm, das ein hierarchisches Speichersystem 210 veranschaulicht. Das hierarchische Speichersystem 210 kann eine Vielzahl von Speicher-Controllern 202 enthalten, von denen jeder ein entsprechendes Speichersystem 204 steuert. Host-Systeme 212 können über eine Busschnittstelle auf Speicher innerhalb des hierarchischen Speichersystems 210 zugreifen. Beispiele für Busschnittstellen können eine Express-Schnittstelle für nichtflüchtige Speicher (NVMe), eine Fibre-Channel-over-Ethernet-Schnittstelle (FCoE), eine SD-Schnittstelle, eine USB-Schnittstelle, eine SATA-Schnittstelle, eine PCIe-Schnittstelle, DDR4, LPDDR4 oder eine eMMC-Schnittstelle umfassen. In einer Ausführungsform kann das in 1C dargestellte Speichersystem 210 ein in einem Rack montierbares Massenspeichersystem sein, auf das mehrere Host-Computer zugreifen können, wie es z.B. in einem Datenzentrum oder an einem anderen Ort anzutreffen ist, an dem ein Massenspeicher benötigt wird.
  • 2A ist ein Blockdiagramm, das beispielhafte Komponenten des Controllers 102 näher veranschaulicht. Der Controller 102 kann ein Front-End-Modul 108, das mit einem Host verbunden ist, ein Back-End-Modul 110, das mit dem/den Speicherchip(s) 104 verbunden ist, und verschiedene andere Module umfassen, die verschiedene Funktionen des nichtflüchtigen Speichersystems 100 ausführen. Im Allgemeinen kann ein Modul aus Hardware oder einer Kombination aus Hardware und Software bestehen. So kann jedes Modul beispielsweise eine anwendungsspezifische integrierte Schaltung (ASIC), ein Field Programmable Gate Array (FPGA), eine Schaltung, eine digitale Logikschaltung, eine analoge Schaltung, eine Kombination von diskreten Schaltungen, Gates oder jede andere Art von Hardware oder eine Kombination davon enthalten. Zusätzlich oder alternativ kann jedes Modul Speicherhardware enthalten, die mit einem Prozessor oder einer Prozessorschaltung ausführbare Befehle zur Implementierung eines oder mehrerer Merkmale des Moduls enthält. Wenn eines der Module den Teil des Speichers enthält, der mit dem Prozessor ausführbare Befehle enthält, kann das Modul den Prozessor enthalten oder nicht. In einigen Beispielen kann jedes Modul nur der Teil des Speichers sein, der mit dem Prozessor ausführbare Befehle enthält, um die Merkmale des entsprechenden Moduls zu implementieren, ohne dass das Modul irgendeine andere Hardware enthält. Da jedes Modul zumindest etwas Hardware umfasst, selbst wenn die umfasste Hardware Software enthält, kann jedes Modul austauschbar als Hardware-Modul bezeichnet werden.
  • Der Controller 102 kann ein Puffermanagement- bzw. -verwaltungs-/Bus-Controller-Modul 114 umfassen, das Puffer in einem Direktzugriffsspeicher (RAM) 116 verwaltet und die interne Busarbitrierung für die Kommunikation auf einem internen Kommunikationsbus 117 des Controllers 102 steuert. Ein Nur-Lese-Speicher (ROM) 118 kann Systemstart- bzw. -Bootcode speichern und/oder darauf zugreifen. Obwohl in 2A als vom Controller 102 getrennt dargestellt, können in anderen Ausgestaltungen einer oder beide der RAM 116 und ROM 118 innerhalb des Controllers 102 liegen. In anderen Ausführungen können sich Teile von RAM 116 und ROM 118 sowohl innerhalb des Controllers 102 als auch außerhalb des Controllers 102 befinden. Außerdem können sich in einigen Implementierungen der Controller 102, das RAM 116 und das ROM 118 auf separaten Halbleiter-Chips befinden.
  • Zusätzlich kann das Frontend-Modul 108 eine Host-Schnittstelle 120 und eine Physical-Layer-Schnittstelle bzw. Schnittstelle für physikalische Ebenen bzw. Schichten (PHY) 122 enthalten, die die elektrische Schnittstelle mit dem Host oder dem SpeicherController der nächsten Ebene bilden. Die Wahl des Typs der Host-Schnittstelle 120 kann von der Art des verwendeten Speichers abhängen. Beispieltypen der Host-Schnittstelle 120 können unter anderem DDR4, LPDDR4, SATA, SATA Express, SAS, Fibre Channel, USB, PCIe und NVMe umfassen. Die Host-Schnittstelle 120 kann in der Regel die Übertragung von Daten, Steuer- und Zeitsignalen erleichtern.
  • Das Backend-Modul 110 kann ein(e) Fehlerkorrekturcode- (ECC) Engine oder -Modul 124 enthalten, die bzw. das die vom Host empfangenen Datenbytes kodiert und die aus dem/den nichtflüchtigen Speicherchip(s) 104 gelesenen Datenbytes dekodiert und fehlerbereinigt. Das Backend-Modul 110 kann auch einen Befehlssequenzer 126 enthalten, der Befehlssequenzen, wie z.B. Programmier-, Lese- und Löschbefehlssequenzen, erzeugt, die an den/die nichtflüchtigen Speicherchip(s) 104 übertragen werden. Zusätzlich kann das Backend-Modul 110 ein RAID-Modul 128 (Redundant Array of Independent Drives) enthalten, das die Erzeugung von RAID-Parität und die Wiederherstellung ausgefallener Daten verwaltet. Die RAID-Parität kann als zusätzliche Ebene des Integritätsschutzes für die in das Speichersystem 100 geschriebenen Daten verwendet werden. In einigen Fällen kann das RAID-Modul 128 ein Teil der ECC-Engine 124 sein. Eine Speicherschnittstelle 130 stellt die Befehlssequenzen für den/die Speicherchip(s) 104 bereit und empfängt Status- bzw. Zustandsinformationen von dem/den Speicherchip(s) 104. Zusammen mit den Befehlssequenzen und Statusinformationen können Daten, die in den (die) Speicherchip(s) 104 programmiert und aus diesem (diesen) ausgelesen werden sollen, über die Speicherschnittstelle 130 übertragen werden. In einer Ausführung kann die Speicherschnittstelle 130 eine DDR-Schnittstelle (Double Data Rate) und/oder eine Toggle-Mode-Schnittstelle 200, 400, 800, 1.000 oder höher sein. Eine Steuerungsschicht bzw. -ebene 132 kann den Gesamtbetrieb des Backend-Moduls 110 steuern.
  • Zusätzliche Module des in 2A dargestellten nichtflüchtigen Speichersystems 100 können eine Medienverwaltungsebene 138 enthalten, die den Verschleißausgleich der Speicherzellen der Speicherchips 104, die Adressverwaltung durchführt und/oder Faltungsvorgänge erleichtert. Das Speichersystem 100 kann auch andere diskrete Komponenten 140 enthalten, wie z.B. externe elektrische Schnittstellen, externen RAM, Widerstände, Kondensatoren oder andere Komponenten, die eine Schnittstelle zum Controller 102 bilden können. In einigen Ausführungsbeispielen sind eines oder mehrere des RAID-Moduls 128, der Medienverwaltungsebene 138 und des Pufferverwaltungs-/Bus-Controllers 114 optionale Komponenten, die möglicherweise nicht in dem Controller 102 enthalten sind.
  • 2B ist ein Blockdiagramm, das exemplarische Komponenten eines Speicherdies 104 näher veranschaulicht. Der Speicherwürfel 104 kann eine Speicherzellenstruktur 142 enthalten, die eine Vielzahl von Speicherzellen umfasst. Für einige Beispielkonfigurationen können die Speicherzellen in einem zwei- oder dreidimensionalen Array angeordnet sein. Für solche Beispielkonfigurationen kann die Speicherzellenstruktur 142 als ein Speicherarray bezeichnet werden.
  • Zu beispielhaften Typen von Speicherzellen der Speicherzellenstruktur 142 gehören solche, die ein(en) Speicherelement oder -abschnitt und ein(en) Auswahlelement oder - abschnitt aufweisen. Das Speicherelement der Speicherzelle kann dazu konfiguriert werden, Daten mit bzw. bei einem von einer Vielzahl von n-Bit-Logikwerten zu speichern, wobei n eine ganze Zahl von eins oder mehr ist. Jeder n-Bit-Logikwert kann ein Binärwert sein, wobei n die Anzahl der Stellen des Binärwertes darstellt. Wenn n beispielsweise eins ist, enthält die Vielzahl der 1-Bit-Logikwerte einen logisch-1-Wert und einen logisch-0-Wert. Um die Daten mit einem logischen n-Bit-Wert zu speichern, kann das Speicherelement dazu konfiguriert sein, in einen von einer Vielzahl von Zuständen programmiert zu werden, wobei jeder Zustand jeweils einem von einer Vielzahl von logischen n-Bit-Werten entspricht. Für einige Beispielkonfigurationen können die Zustände Widerstandszustände sein, wobei verschiedene Zustände unterschiedlichen Widerständen oder Widerstandswerten des Speicherelements entsprechen. Ein erster Zustand kann beispielsweise hochohmig bzw. ein Zustand mit hohem Widerstand und ein zweiter Zustand niederohmig bzw. ein Zustand mit niedrigem Widerstand sein. Ein Speicherelement, das in dem hochohmigen Zustand programmiert ist, hat einen höheren Widerstand als bei der Programmierung im niederohmigen Zustand. Zusätzlich oder alternativ dazu können die Zustände Schwellenspannungszustände sein, bei denen verschiedene Zustände unterschiedlichen Schwellenspannungen entsprechen, um einen vorbestimmten, Schwellenstrom einzuschalten und/oder zu leiten.
  • Das Auswahlelement (alternativ als Selektor oder als Selektorelement oder Selektorteil bzw. -abschnitt bezeichnet) kann es ermöglichen, das Speicherelement zur Speicherung von Daten zu programmieren oder Daten aus dem Speicherelement auszulesen, aber selbst keine Daten speichern oder Speicherfähigkeiten besitzen. Zusätzlich oder alternativ dazu kann das Auswahlelement eine zugehörige Schwellenspannung aufweisen und sich einschalten, um Strom zu leiten, wenn es mit einer Spannung auf oder über der Schwellenspannung vorgespannt wird. Die Vorspannung des Auswahlelements mit einer Spannung bzw. einem Potential bei oder über der Schwellenspannung kann es ermöglichen, das Speicherelement zu programmieren oder auszulesen.
  • Beispielhafte Speichertypen für das Speicherelement oder die Speicherzelle im Allgemeinen können einen resistiven Direktzugriffspeicher („ReRAM“) oder einen Phasenwechsel- bzw. -übergangsspeicher („PCM“) umfassen, obwohl auch andere Speichertypen, einschließlich flüchtiger oder anderer nichtflüchtiger Speicher, möglich sein können. Zu den nicht-beschränkenden Beispielelementen gehören ein ovonischer Schwellenwertschalter („OTS“), ein dotiertes Chalkogenid-Legierungsmaterial, ein Dünnschicht-Silizium-Material, ein Metall-Metalloxid-Schalter oder ein feldunterstützter superlinearer Schwellenwertschalter („FAST“). Zusätzlich oder alternativ können die Speicherzellen der Speicherzellenstruktur 142 als Kreuzpunkt-Speicher (z.B. 3D XPoint) konfiguriert sein.
  • Die Speicherzellenstruktur 142, die sich innerhalb und/oder über bzw. auf einem Substrat befindet, kann zwei- oder dreidimensional angeordnet sein, wie z.B. eine zweidimensionale Speicherstruktur oder eine dreidimensionale Speicherstruktur mit einer oder mehreren Speicherschichten über der Basisspeicherschicht.
  • In einer zweidimensionalen Speicherstruktur sind die Speicherzellen in einer einzigen Ebene oder auf einer einzigen Speichervorrichtungsebene angeordnet. In einer zweidimensionalen Speicherstruktur sind die Speicherelemente typischerweise in einer Ebene (z.B. in einer Ebene in x-y-Richtung) angeordnet, die sich im Wesentlichen parallel zu einer Hauptoberfläche eines Substrats erstreckt, das die Speicherelemente trägt. Das Substrat kann ein Wafer sein, über bzw. auf oder in dem die Schicht der Speicherelemente ausgebildet ist, oder es kann ein Trägersubstrat sein, das nach der Bildung der Speicherelemente an diesen befestigt wird. Als ein nicht einschränkendes Beispiel kann das Substrat einen Halbleiter wie Silizium enthalten.
  • Die Speicherzellen können auf der Ebene eines bzw. einer einzelnen Speichergeräts bzw. -vorrichtung in einem geordneten Array, z.B. in mehreren Zeilen und/oder Spalten, angeordnet sein. Die Speicherelemente können jedoch auch in unregelmäßigen bzw. ungeordneten oder nicht orthogonalen Konfigurationen angeordnet sein. Darüber hinaus können die Speicherelemente, wie unten näher beschrieben, jeweils mit zwei oder mehr Vorspannungsleitungen verbunden sein, die alternativ auch als Elektroden oder Kontaktleitungen bezeichnet werden. Zu Arten von Vorspannungsleitungen gehören Wort- und Bitleitungen. Wie weiter unten näher beschrieben, kann zum Lesen von Daten aus einer bestimmten Speicherzelle oder zum Programmieren von Daten in eine bestimmte Speicherzelle die betreffende Speicherzelle mit einer Spannungsdifferenz oder bzw. einem Spannungsdifferential vorgespannt werden, die bzw. das eine hohe und eine niedrige Spannung umfasst, wobei die hohe Spannung einen höheren Spannungspegel als die niedrige Spannung aufweist. Zwei Vorspannungsleitungen sind mit der gegebenen Speicherzelle gekoppelt und dazu konfiguriert, die gegebene Speicherzelle mit einer zugehörigen Spannungsdifferenz vorzuspannen. Eine der beiden Vorspannungsleitungen ist dazu konfiguriert, die gegebene Speicherzelle mit einer hohen Spannung der Spannungsdifferenz vorzuspannen, und die andere der beiden Vorspannungsleitungen ist dazu konfiguriert, die gegebene Speicherzelle mit einer niedrigen Spannung der Spannungsdifferenz vorzuspannen. Im hier verwendeten Sprachgebrauch sind die Wortleitungen diejenigen Vorspannungsleitungen, die dazu konfiguriert sind, die jeweiligen Speicherzellen mit der hohen Spannung vorzuspannen, und die Bitleitungen sind diejenigen Vorspannungsleitungen, die dazu konfiguriert sind, die jeweiligen Speicherzellen mit der niedrigen Spannung vorzuspannen. Die Begriffe Wortleitung und Bitleitung können jedoch austauschbar oder vertauscht verwendet werden, so dass die Vorspannungsleitungen, die zur Vorspannung der Speicherzellen mit der hohen Spannung konfiguriert sind, als Bitleitungen und die Vorspannungsleitungen, die zur Vorspannung der Speicherzellen mit der niedrigen Spannung konfiguriert sind, als Wortleitungen bezeichnet werden.
  • In einer dreidimensionalen Speicherstruktur sind die Speicherzellen eines Arrays so angeordnet, dass die Speicherzellen mehrere Ebenen oder mehrere Speichervorrichtungs-Ebenen belegen, wodurch eine dreidimensionale Struktur gebildet wird (d.h. in x-, y- und z-Richtung, wobei die eine der Richtungen im Wesentlichen senkrecht und die anderen Richtungen im Wesentlichen parallel zur Hauptoberfläche des Substrats verlaufen).
  • Zusätzliche Möglichkeiten zur Organisation der Speicherzellen der Speicherzellenstruktur 142 können möglich sein. Als ein nicht einschränkendes Beispiel können die Speicherzellen in Blöcken und die Blöcke in Ebenen organisiert sein. Zusätzlich können die Speicherzellen der Speicherzellenstruktur mit Vorspannungs- oder Vorspannungsleitungen, einschließlich Wort- und Bitleitungen, verbunden sein, wie zuvor beschrieben. Die Schaltung auf dem Speicherchip kann dazu konfiguriert sein, die Wort- und Bitleitungen mit verschiedenen Spannungen vorzuspannen, um die mit den Speicherzellen in Zusammenhang stehenden Speicheroperationen, einschließlich Lese-, Programmier- und Löschoperationen, durchzuführen.
  • 3 zeigt eine perspektivische Ansicht einer Speicherzelle 302, die mit einer Wortleitung 304 und einer Bitleitung 306 gekoppelt ist. Die Speicherzelle 302 kann repräsentativ für eine Beispielspeicherzelle der in 2B gezeigten Speicherzellenstruktur 142 sein. Darüber hinaus können die Wortleitung 304 und die Bitleitung 306 repräsentativ für entsprechende Teile bzw. Abschnitte einer Wortleitung und einer Bitleitung sein, die an eine Speicherzelle der Speicherzellenstruktur 142 gekoppelt sind. Physikalisch kann die Speicherzelle 302 zwischen der Wortleitung 304 und der Bitleitung 306 angeordnet sein. Außerdem können in einigen Beispielkonfigurationen, wie in 3 dargestellt, die Wortleitung 304 und die Bitleitung 306 in zueinander parallelen Ebenen ausgerichtet sein und sich in ihren jeweiligen Ebenen in zueinander senkrechten Richtungen erstrecken. Zusätzlich kann die Wortleitung 304, obwohl nicht in 3 dargestellt, eine von mehreren Wortleitungen sein, die sich parallel zueinander in einer zugehörigen Ebene erstrecken, und ebenso kann die Bitleitung 306 eine von mehreren Bitleitungen sein, die sich parallel zueinander in einer zugehörigen Ebene erstrecken.
  • Zusätzlich kann in der in 3 gezeigten Beispielkonfiguration die Speicherzelle 302 ein Speicherelement 308 und ein Auswahlelement 310 enthalten. Obwohl nicht dargestellt, können einige Ausführungsformen Elektroden oder Kohlenstoff zwischen dem Speicherelement 308 und dem Auswahlelement 308 bzw. 310 und/oder zwischen diesen Elementen 308, 310 und der Wortleitung 304 und/oder der Bitleitung 306 enthalten. Das Speicherelement 308 und das Auswahlelement 310 können miteinander gekoppelt sein. Zusätzlich kann in der in 3 gezeigten Beispielkonfiguration das Speicherelement 308 an die Wortleitung 304 und das Auswahlelement 310 an die Bitleitung 306 angrenzen und/oder mit ihr gekoppelt sein. In anderen Beispielkonfigurationen kann das Speicherelement 308 an die Bitleitung 306 und das Auswahlelement 310 kann an die Wortleitung 304 angrenzen und/oder mit ihr gekoppelt sein. Eine Wortleitung wird auch als Zeilenleitung bezeichnet, eine austauschbare Bezeichnung, wie sie hier verwendet wird. Eine Bitleitung kann auch als Spaltenleitung bezeichnet werden, eine austauschbare Bezeichnung, wie sie hier verwendet wird. Und was hier als Wortleitung bezeichnet wird, kann genauso gut als Bitleitung und als Wortleitung bezeichnet werden, sofern die beiden Begriffe konsistent gegeneinander ausgetauscht werden.
  • Das Speicherelement 308 und das Auswahlelement 310 können jeweils eine zugehörige Schwellenspannung aufweisen. Die Höhe der Schwellenspannung des Speicherelements 308 kann von einem Zustand, in dem das Speicherelement 308 programmiert ist, und/oder von einem Daten- oder Logikwert der Daten, die das Speicherelement 308 speichert, abhängen und/oder diesem entsprechen. In einigen Beispielkonfigurationen kann das Speicherelement 308 dazu konfiguriert sein, ein einzelnes Datenbit entweder mit einem logisch-1-Wert oder einem logisch-0-Wert zu speichern. Das Speicherelement 308 kann entweder in einem hochohmigen Zustand programmiert werden, um den logisch-1-Wert zu speichern, oder in einem niederohmigen Zustand, um den logisch-0-Wert zu speichern, oder alternativ in dem hochohmigen Zustand, um den logisch-0-Wert zu speichern, und in dem niederohmigen Zustand, um den logisch-1-Wert zu speichern. Das Speicherelement 308 kann eine höhere Schwellenspannung aufweisen, wenn es im hochohmigen Zustand programmiert ist, als wenn es im niederohmigen Zustand programmiert ist.
  • Zusätzlich kann für einige Beispielkonfigurationen die Speicherzelle 302 eine zugeordnete oder gesamte Schwellenspannung aufweisen, die auf einer Kombination der Schwellenspannung des Speicherelements 308 und der Schwellenspannung des Auswahlelements 310 basiert. In bestimmten Beispielkonfigurationen können das Speicherelement 308 und das Auswahlelement 310 miteinander in Reihe geschaltet oder gekoppelt werden, so dass die Gesamtschwellenspannung der Speicherzelle 302 die Summe der Schwellenspannung des Speicherelements 308 und der Schwellenspannung des Auswahlelements 310 ist, oder nahe daran liegt, wenn ein Schwellenstrom zum Auslösen auf dem Speicherelement 308 ungefähr gleich dem Schwellenstrom zum Auslösen auf dem Auswahlelement 310 ist.
  • Wie nachfolgend näher beschrieben, kann eine Lesespannungsdifferenz über der Speicherzelle 302 angelegt werden, um Daten aus der Speicherzelle 302 zu lesen, z.B. durch Senden oder Bestimmen des logischen Pegels bzw. Niveaus der Daten, die die Speicherzelle 302 speichert. Die Spannungsdifferenz kann eine Differenz aus einer ersten Spannung, die an oder auf der Wortleitung 304 erzeugt wird, und einer zweiten Spannung sein, die an oder auf der Bitleitung 306 erzeugt wird. Die Speicherzelle 302 kann dazu konfiguriert sein, als Reaktion auf eine Lesespannungsdifferenz eingeschaltet zu werden, die bei oder über der gesamten kombinierten Schwellenspannung der Speicherzelle 302 liegt; das heißt z.B. die Summe der Schwellenspannung des Speicherelements 308 und der Schwellenspannung des Auswahlelements 310. Wenn sie nicht eingeschaltet ist, kann die Speicherzelle 302 als ausgeschaltet betrachtet werden und eine relativ hohe Impedanz über die Speicherzelle 302 aufweisen. Außerdem kann die Speicherzelle 302, wenn sie eingeschaltet ist, dazu konfiguriert sein, einen Zellenstrom zu leiten. Alternativ kann die Speicherzelle 302 im ausgeschalteten Zustand stattdessen einen relativ geringeren Zellenstrom leiten, z.B. einen „Leckstrom“, der sich für die anderen ausgeschalteten Zellen auf einer Wort- oder Bitleitung summiert, aber den Lesestrom einer ausgewählten Speicherzelle im niederohmigen Zustand nicht überschreiten darf.
  • Um das logische Niveau der Daten, die die Speicherzelle 302 speichert, abzufragen oder zu bestimmen, wird die zwischen einer ausgewählten Wortleitung und einer ausgewählten Bitleitung angelegte Lesespannung mit einem Spannungspegel erzeugt, der größer als die Schwellenspannung des Auswahlelements 310 ist, und ferner größer als der Pegel der Gesamtschwellenspannung der Speicherzelle 302 ist, wenn das Speicherelement 308 im niederohmigen Zustand programmiert ist, und kleiner als der Pegel der Gesamtschwellenspannung der Speicherzelle, wenn das Speicherelement 308 im hochohmigen Zustand programmiert ist. Auf diese Weise kann die Tatsache, ob die Speicherzelle 302 als Reaktion auf die Lesespannungsdifferenz Zellstrom leitet oder nicht, den logischen Pegel (z.B. entweder einen logisch-1-Wert oder einen logisch-0-Wert) der Daten anzeigen, die die Speicherzelle 302 (oder insbesondere das Speicherelement 308) speichert. Ob die Speicherzelle 302 als Reaktion auf eine Vorspannung mit der Lesespannungsdifferenz Strom leitet, kann als Leseantwort der Speicherzelle bezeichnet werden. Ein Lesevorgang zum Lesen von Daten aus einer Speicherzelle wird im Folgenden näher beschrieben.
  • Zusätzlich kann, wie weiter unten näher beschrieben, eine Programmierspannungsdifferenz über die Speicherzelle 302 angelegt werden, um Daten in die Speicherzelle 302 zu programmieren. Bei einigen Speicherzellentechnologien, wie z.B. bei Phasenwechselspeichern (PCM), kann die Programmierspannungsdifferenz angelegt werden, um die Speicherzelle 302 zu veranlassen, den Speicherzellenstrom anders zu leiten, um unterschiedliche logische Niveaus von Daten zu speichern. Zum Beispiel kann eine an eine PCM-Zelle angelegte Programmierspannungsdifferenz, um das Speicherelement der PCM-Zelle in einem hochohmigen Zustand zu programmieren, die PCM-Zelle veranlassen, eine relativ gleichmäßige oder konstante Strommenge (z.B. etwa 100 Mikroampere (µA)) für eine bestimmte Zeitdauer zu leiten und dann die PCM-Zelle veranlassen, schnell, z.B. in weniger als 2 Nanosekunden (ns), in einen stromlosen Zustand oder eine Strommenge zu wechseln, die relativ nahe Null oder wesentlich unter der konstanten Strommenge liegt. Der Stromübergang kann als schnelle Hinter- bzw. Rückflanke des Speicherzellenstroms zum Programmieren der PCM-Zelle in einen hochohmigen Zustand bezeichnet werden. Alternativ kann eine an ein PCM-Zellenelement angelegte Programmierspannungsdifferenz zum Programmieren des Speicherelements der PCM-Zelle in einen niederohmigen Zustand die PCM-Zelle dazu veranlassen, über die gegebene Zeitspanne, z.B. 100 ns, eine allmählich abnehmende Strommenge zu leiten, indem die Spannung über die Speicherzelle 302 langsam verringert wird.
  • Auf 2B zurück bezugnehmend kann der Speicherwürfel 104 ferner Lese-/Schreibschaltungen 144 enthalten, die eine Vielzahl oder p-Anzahl von Leseblöcken (auch als Lesemodule oder Leseschaltungen bezeichnet) 146 enthalten. Wie nachfolgend im Detail beschrieben, sind die Leseblöcke 146 dazu konfiguriert, am Lesen oder Programmieren der Speicherzellen teilzunehmen.
  • Der Speichermatrize 104 kann auch einen Wortleitungsdecoder (sonst als Zeilendecoder oder x-Decoder bezeichnet) 148 und eine(n) Bitleitungsadresse bzw. -decoder (sonst als Spaltendecoder oder y-Decoder bezeichnet) 150 enthalten. Der Wortleitungsdecoder 148 kann eine Wortleitungsadresse (auch als Zeilen- oder x-Adresse bezeichnet) decodieren und beim Lesen oder Schreiben von Daten in/aus den Speicherzellen eine bestimmte Wortleitung auswählen, die der decodierten Wortleitungsadresse entspricht. Der Bitleitungsdecoder 150 kann eine Bitleitungsadresse (auch als Spaltenadresse oder y-Adresse bezeichnet) decodieren, um beim Lesen oder Schreiben von Daten in/aus den Speicherzellen eine Bitleitung oder eine bestimmte Gruppe von Bitleitungen auszuwählen, die der Bitleitungsadresse entspricht.
  • Außerdem kann der nichtflüchtige Speicherchip 104 eine Peripherieschaltung bzw einen peripheren Schaltkreis 152 umfassen. Der periphere Schaltkreis 152 kann Steuerlogikschaltungen (auch als Controller oder On-Chip-Controller bezeichnet) 154 enthalten, die als Zustandsmaschine implementiert werden können und die On-Chip-Steuerung von Speicheroperationen sowie Statusinformationen für den Controller 102 bereitstellen. Die Peripherieschaltung 152 kann auch einen On-Chip-Adressdecoder 156 enthalten, der eine Adressschnittstelle zwischen der von der Steuerung 102 und/oder einem Host verwendeten Adressierung und der von den Zeilen- und Spaltendecodern 148, 150 verwendeten Hardware-Adressierung bereitstellt. Darüber hinaus kann die Peripherieschaltung 152 auch einen von der Speicherzellenstruktur 142 unabhängigen oder getrennten flüchtigen Speicher 158 und nichtflüchtigen Speicher 159 enthalten. Der flüchtige und der nichtflüchtige Speicher 158, 159 können zum Speichern von Daten oder anderen Informationen auf dem Speicherchip 104 verwendet werden, z.B. für frühere oder aktuelle Zugriffsdatenzustände oder Alternativen zur Steuerlogik 154 oder einer anderen Komponente der Peripherieschaltung 152 zur Durchführung von Speicheroperationen auf dem Speicherchip 104, z.B. zur Anpassung der Zeitsteuerung oder der Reihenfolge für Lese- oder Schreiboperationen oder zur Durchführung von Lesen-Ändern-Schreiben-Operationen. Ein solcher Speicher kann auch als Firmware zur Steuerung von On-Chip-Mikrosequenzen dienen. Eine Beispielkonfiguration des flüchtigen Speichers 158 kann Latches bzw. zustandsgesteuerte Flipflops enthalten, obwohl auch andere Konfigurationen möglich sind.
  • Darüber hinaus kann die Peripherieschaltung 152 eine Leistungs- bzw. Energie- bzw. Stromsteuerungsschaltung 160 enthalten, die dazu konfiguriert ist, Spannungen zu erzeugen und an die Speicherzellenstruktur 142 und/oder die mit den Speicherzellen der Speicherzellenstruktur 142 gekoppelten Wortleitungen und Bitleitungen und/oder Vorspannungsspeicherzellen der Speicherzellenstruktur und/oder die mit den Speicherzellen gekoppelten Wortleitungen und Bitleitungen mit Spannungen auf bestimmten Pegeln zu liefern. Die Spannungen, die die Leistungssteuerschaltung 160 liefert, umfassen Lesespannungen, Programmierspannungen (einschließlich Programmierspannungsimpulse), Löschspannungen (einschließlich Löschspannungsimpulse) sowie andere Spannungen, die an die Wortleitungen und Bitleitungen der Speicherzellenstruktur 142, die Lese-/Schreibschaltungen 144, einschließlich der Leseblöcke 146, und/oder andere Schaltungskomponenten auf dem Speicherchip 104 geliefert werden können. Zusätzlich kann die Leistungssteuerungsschaltung 160 mit der Steuerlogikschaltung 154, den Lese-/Schreibschaltungen 144 und/oder den Leseblöcken 146 kommunizieren und/oder von diesen gesteuert werden, um die Spannungen bzw. Potentiale auf geeigneten Pegeln und zu geeigneten Zeiten zur Durchführung der Speicheroperationen zu liefern. Der Übersichtlichkeit halber und sofern nicht anders angegeben, wird die Kombination aus der Leistungssteuerschaltung 160, der Lese-/Schreibschaltung 144 und den Leseblöcken 146, die zur Vorspannung von Wortleitungen und Bitleitungen auf geeigneten Pegeln während einer bestimmten Speicheroperation (z.B. einer Programmieroperation, einer Verifizierungsoperation, einer Programmier-Verifizierungsoperation, einer Leseoperation, einer Lese-Operation innerhalb oder als Teil einer Verifizierungs- oder Leseoperation oder einer Löschoperation) verwendet werden, hier zusammenfassend als Spannungsversorgungsschaltung bezeichnet. Eine Spannungsversorgungsschaltung kann sich auf die Leistungssteuerschaltung 160, die Abtast- bzw. Leseblockschaltung 146, andere Schaltungskomponenten der Lese-/Schreibschaltung 144 oder eine beliebige Kombination davon beziehen. Die Spannungsversorgungsschaltung kann eine von verschiedenen Schaltungstopologien oder -konfigurationen enthalten, um die Spannungen auf geeigneten Pegeln zu liefern, um die Lese-, Schreib- und Löschvorgänge durchzuführen, wie z.B. Treiberschaltungen, Ladungspumpen, Referenzspannungsgeneratoren und Impulserzeugungsschaltungen oder eine Kombination davon. Andere Arten von Schaltungen zur Erzeugung der Spannungen können möglich sein.
  • 4 ist ein Blockdiagramm mit einer Beispielschaltung, die dazu konfiguriert ist, einen Lesevorgang und einen Programmvorgang an einer ausgewählten Speicherzelle MC(s) auszuführen. Die ausgewählte Speicherzelle MC(s) kann eine von mehreren Speicherzellen MC sein, die in einem Speicherfeld bzw. -array 400 konfiguriert sind. Das Speicherarray 400 kann mindestens einen Teil der Speicherzellenstruktur 142 aus 2B darstellen.
  • Wie im Folgenden näher beschrieben wird, kann die Beispielschaltung in 4 dazu konfiguriert sein, die Breite einer Stromspitze bzw. eines Strom-Spikes des Speicherzellenstroms, den die ausgewählte Speicherzelle MC(s) beim Einschalten leitet bzw. leiten, zu reduzieren und/oder minimieren. Die Verringerung der Breite der Stromspitze kann wiederum eine Energiemenge in der Stromspitze reduzieren, was wiederum die Wärmemenge reduziert, die die ausgewählte Speicherzelle MC(s) beim Leiten der Stromspitze erzeugt, was wiederum die Wahrscheinlichkeit reduziert und/oder minimiert, dass die ausgewählte Speicherzelle MC(s) einen falschen bzw. FehlSchreibvorgang ausführt, indem sie beim Leiten der Stromspitze in einen anderen Zustand programmiert wird, z.B. in einen anderen Widerstandszustand.
  • Um beispielsweise in der PCM-Technologie die ausgewählte Speicherzelle MC(s) in einen hochohmigen Zustand zu programmieren, setzt die Schaltung die ausgewählte Speicherzelle MC(s) in Vorspannung, um zu bewirken, dass die ausgewählte Speicherzelle MC(s) eine bestimmte Menge an Speicherzellenstrom (z.B. etwa 100 Mikroampere (µA)) für eine bestimmte Zeitspanne leiten und dann die Menge des Speicherzellenstroms schnell auf weniger als 20 µA oder wesentlich nahe 0 µA verringert. Diese schnelle Abnahme des Speicherzellenstroms wird als schnelle Hinter- bzw. Rückflanke bezeichnet. Ein Fehlschreibvorgang oder eine Lesestörung kann während eines Lesevorgangs auftreten, bei dem die ausgewählte Speicherzelle MC(s), die im niederohmigen Zustand programmiert ist, eingeschaltet wird und einen Zellenstrom leitet, der schnell in einer Weise abfällt, die der schnellen Rückflanke ähnelt, wodurch die ausgewählte Speicherzelle von der Programmierung im niederohmigen Zustand in den hochohmigen Zustand oder näher an den hochohmigen Zustand programmiert wird, wodurch die Lesemarge unerwünscht reduziert oder eliminiert wird, was die Bitfehlerrate (BER) erhöht, wie sie vom Controller 102 oder einem Host erfahren wird.
  • Ausführlicher kann in der PCM-Technologie die ausgewählte Speicherzelle MC(s) in einen hochohmigen oder niederohmigen Zustand programmiert werden. Die ausgewählte Speicherzelle wird als hochohmig programmiert bezeichnet, wenn ihr Speicherelement (z.B. das Speicherelement 308 aus 3) hochohmig programmiert ist, und die ausgewählte Speicherzelle wird als niederohmig programmiert bezeichnet, wenn ihr Speicherelement niederohmig programmiert ist.
  • Eine Leseoperation wird an der ausgewählten Speicherzelle MC(s) durchgeführt, um einen logischen Pegel der Daten zu bestimmen, die die ausgewählte Speicherzelle speichert, indem bestimmt wird, ob das Speicherelement der Speicherzelle MC(s) im hochohmigen oder im niederohmigen Zustand programmiert ist. Während des Lesevorgangs wird die ausgewählte Speicherzelle MC(s) durch eine Vorspannungsschaltung mit einer Spannungsdifferenz vorgespannt, die bis zu einem vorbestimmten Spannungsdifferenzpegel reicht, der ausreicht, um der ausgewählten Speicherzelle MC(s) die Fähigkeit zu verleihen, sich einzuschalten, wenn sie sich im niederohmigen Zustand befindet, d.h. in einem Übergang von einem Aus-Zustand zu einem Ein-Zustand. Ob die ausgewählte Speicherzelle im Aus-Zustand bleibt oder in den Ein-Zustand übergeht, zeigt an, ob die ausgewählte Speicherzelle im hochohmigen oder im niederohmigen Zustand programmiert ist. Insbesondere ist der vorbestimmte Spannungsdifferenzpegel ein Pegel, der über dem Schwellenspannungspegel eines ausgewählten Elements der ausgewählten Speicherzelle (z.B. des Auswahlelements 310 aus 3) liegt und zusätzlich entweder über dem Gesamtschwellenspannungspegel der ausgewählten Speicherzelle MC(s) liegt, wenn die ausgewählte Speicherzelle im niederohmigen Zustand (LRS) programmiert ist, oder unter dem Gesamtschwellenspannungspegel der ausgewählten Speicherzelle MC(s) liegt, wenn die ausgewählte Speicherzelle im hochohmigen Zustand (HRS) programmiert ist. Dementsprechend bleibt die ausgewählte Speicherzelle ausgeschaltet (bleibt im Aus-Zustand), wenn der vorbestimmte Spannungsdifferenzpegel erreicht ist, wenn die ausgewählte Speicherzelle im hochohmigen Zustand programmiert ist, und wenn die ausgewählte Speicherzelle im niederohmigen Zustand programmiert ist, dann schaltet sich die ausgewählte Speicherzelle einschließlich des Auswahlelements (z.B. der OTS) ein (geht vom Aus-Zustand in den Ein-Zustand über).
  • Bei der PCM-Technologie kann sich die ausgewählte Speicherzelle MC(s) im Allgemeinen im Aus-Zustand befinden, sowohl wenn ihr Speicherelement im hochohmigen als auch im niederohmigen Zustand programmiert ist. Ein Widerstand ihres Auswahlelements kann bestimmen oder anzeigen, ob die ausgewählte Speicherzelle MC(s) im eingeschalteten Zustand (eingeschaltet) oder im ausgeschalteten Zustand (ausgeschaltet) ist. Wenn sich die ausgewählte Speicherzelle im Aus-Zustand befindet, kann das Auswahlelement einen Widerstand auf einem zugeordneten hohen Widerstandsniveau haben, wie in einigen Beispielkonfigurationen z.B. in der Größenordnung von 1 Gigaohm (GΩ), und wenn sich die ausgewählte Speicherzelle im Ein-Zustand befindet, kann das Auswahlelement einen Widerstand auf einem zugeordneten niedrigen Widerstandsniveau haben, wie in einigen Beispielkonfigurationen z.B. in der Größenordnung von 1kOhm (kΩ).
  • Zu Beginn eines Lesevorgangs zum Lesen eines logischen Pegels von Daten, die die ausgewählte Speicherzelle MC(s) speichert, befindet sich die ausgewählte Speicherzelle in einem Aus-Zustand (ausgeschaltet), unabhängig davon, ob sie im hochohmigen oder im niederohmigen Zustand programmiert ist. Vor dem Start kann der Speicherzustand ein Zyklusende aus einem kürzlichen oder früheren Zyklus sein, wie z.B. ein unmittelbar vorheriger Lese- oder Schreibzyklus oder ein Standby-Zustand. Bei PCM kann dies dazu führen, dass auf ausgewählten bzw. Auswahl-Leitungen 304 und 306 in 3 die gleiche Spannung erzwungen wird. Im ausgeschalteten Zustand leitet die ausgewählte Speicherzelle MC(s) möglicherweise keinen Strom (oder leitet 0 Mikroampere (µA) des Zellenstroms). Wie nachfolgend im Detail beschrieben, beginnt die Lesespannung bis zum vorgegebenen Spannungsdifferenzpegel zu steigen, und wenn das vorgegebene Spannungsdifferenzniveau erreicht ist, ist das Verhalten der ausgewählten Speicherzelle MC(s) - d.h. ob die ausgewählte Speicherzelle einschaltet und einen signifikanten Strom oberhalb von z.B. 10 Nanoampere (nA) leitet - davon abhängig, ob die ausgewählte Speicherzelle MC(s) im hochohmigen oder niederohmigen Zustand programmiert ist. Wenn der vorgegebene Spannungsdifferenzpegel erreicht ist und die ausgewählte Speicherzelle im hochohmigen Zustand programmiert ist, bleibt die ausgewählte Speicherzelle ausgeschaltet, weil ihr Auswahlelement (OTS) ausgeschaltet bleibt, so dass der Widerstand des Auswahlelements auf seinem zugehörigen hohen Widerstandspegel bleibt und die ausgewählte Speicherzelle weiterhin wenig Strom, z.B. weniger als InA, leitet. Wenn andererseits die vorbestimmte Lesespannungsdifferenz erreicht ist, wenn die ausgewählte Speicherzelle MC(s) im niederohmigen Zustand programmiert ist, schaltet sich die ausgewählte Speicherzelle MC(s) ein (geht vom Aus-Zustand in den Ein-Zustand über), der Widerstand des Auswahlelements nimmt ab, wie z.B. exponentiell von dem zugehörigen hohen Widerstandspegel von IGOhm auf den zugehörigen niedrigen Widerstandspegel von 1 kOhm, und die ausgewählte Speicherzelle MC(s) leitet über einen verbleibenden Abschnitt oder Zeitraum des Lesevorgangs einen signifikanten Strom, z.B. mehr als 10 µa. Die Amplitudenwellenform des Zellenstroms, den die ausgewählte Speicherzelle MC(s) leitet, wenn sie während des Lesevorgangs anfänglich eingeschaltet wird, umfasst einen Stromspitzenabschnitt (oder nur Stromspitze), einen Stromabfallabschnitt, in dem die Amplitude von einer Spitzenamplitude der Stromspitze auf einen Strompegel abfällt, der im Allgemeinen weit unter der Spitzenamplitude liegt, und einen stationären Abschnitt, während dessen der Zellenstrom auf einem relativ konstanten Pegel oder innerhalb eines relativ kleineren Bereichs von Stromstärken bleibt. Die Stromamplitudenanteile der Stromstärke treten in dieser Reihenfolge auf, wenn die ausgewählte Speicherzelle MC(s) während des Lesevorgangs zum ersten Mal eingeschaltet wird - der Zellenstrom, den die ausgewählte Speicherzelle MC(s) leitet, steigt augenblicklich von 0 µA bis zu einer Spitzenamplitude an, und fällt dann von der Spitze bzw. dem Maximum auf einen viel niedrigeren Pegel ab und bleibt dann auf einem stationären Pegel im Allgemeinen innerhalb eines Bereichs weit unter dem Spitzenpegel der Stromspitze.
  • In einigen Ausführungsformen kann die Spitzenamplitude in der Größenordnung von Milliampere (mA) liegen, z.B. 3 mA, und der Strompegel, bis zu dem der Zellstrom abfällt und innerhalb dessen er während des stationären Anteils bleibt, kann in der Größenordnung von zehn Mikroampere liegen (µA), z.B. in einem Bereich von 20-35 µA. Die relativ konstante Höhe des Zellenstroms kann von Stromquellen abhängen und/oder von diesen gesteuert werden, die die Vorspannungsschaltung zur Erzeugung der anfänglichen Spannungsdifferenz verwendet, die auf dem ausgewählten Element ausgelöst wird, wenn sich das Speicherelement im niederohmigen Zustand befindet.
  • Wenn die Spannungsdifferenz über die ausgewählte Speicherzelle MC(s) den vorbestimmten Spannungsdifferenzpegel erreicht, zeigt die ausgewählte Speicherzelle, die im Aus-Zustand bleibt und keinen Strom leitet, an, dass die ausgewählte Speicherzelle im hochohmigen Zustand programmiert ist und somit Daten mit einem logischen Pegel speichert, der dem hochohmigen Zustand entspricht. Wenn andererseits die Spannungsdifferenz über die ausgewählte Speicherzelle MC(s) den vorbestimmten Spannungspegel erreicht, der die kombinierte Schwellenspannung des Auswahlelements und des Speicherelements (wenn im LRS) überschreitet, geht der ausgewählte Speicher MC(s) vom Ein-Zustand in den Aus-Zustand über und leitet eine Stromspitze, gefolgt von einem Stromabfall, was anzeigt, dass die ausgewählte Speicherzelle MC(s) im niederohmigen Zustand programmiert ist und somit Daten mit einem logischen Pegel speichert, der dem niederohmigen Zustand entspricht.
  • Das Problem einer Lesestörung oder eines falschen Schreibvorgangs, die bzw. der während der Lesevorgänge auftritt, kann auf die Stromspitze und den anschließenden Stromabfall zurückzuführen sein, den die ausgewählte Speicherzelle leitet, wenn sie im niederohmigen Zustand programmiert ist und eingeschaltet wird. Insbesondere kann die Periode des Stromabfalls einer schnellen abfallenden bzw. hinteren Flanke ähneln, die zur Programmierung der ausgewählten Speicherzelle MC(s) im hochohmigen Zustand verwendet wird. Eine zu große Breite der Stromspitze kann eine zu große Energiemenge liefern, die wiederum die ausgewählte Speicherzelle MC(s) zu stark erwärmt, was dazu führt, dass die ausgewählte Speicherzelle MC(s) ihren Widerstandszustand unerwünscht von einem niederohmigen Zustand in einen hochohmigen Zustand ändert, insbesondere da die Abklingrate des Spitzenstroms im gleichen Bereich liegt wie die, die zum Schreiben eines PCM-Bits in den hochohmigen Zustand verwendet wird. Dieses Ereignis während des Lesens, das Anheben des Widerstands und der Schwellenspannung (Vt) der ausgewählten Speicherzelle MC(s) im niederohmigen Zustand, wird als Lesestörung oder Fehlschreiben bzw. falscher Schreibvorgang bezeichnet.
  • Die Amplitudenspitze bzw. das Amplitudenmaximum der Stromspitze bzw. des Stromspikes kann von inhärenten Eigenschaften oder Merkmalen der Speicherzellentechnologie abhängen. Bei der PCM-Technologie kann das Maximum der Stromspitze beispielsweise die Differenz zwischen der Schwellenspannung des ausgewählten Elements der ausgewählten Speicherzelle MC(s) und einer Haltespannung des Auswahlelements, geteilt durch den dynamischen Widerstand dv/di der ausgewählten Speicherzelle, sein. Da die Spitze der Spitze eine inhärente Eigenschaft der Speicherzellentechnologie ist, ist eine Reduzierung der Spitze durch Manipulation der Vorspannung der ausgewählten Speicherzelle MC(s) möglicherweise nicht durchführbar. Wenn die Spannung über dem ausgewählten Element beim Einschalten schnell (weniger als Ins) zusammenbricht, wird die Spannung, die zuvor über dem Element lag, teilweise auf das ausgewählte Speicherelement MC(s) übertragen, wenn die Spannung über der ausgewählten Speicherzelle auf die reduzierte Einschaltspannung über der ausgewählten Speicherzelle abfällt, durch Entladen der in der Kapazität in den Treibern und Auswahlleitungen (den Decodern, ausgewählten Wortleitungen und/oder Bitleitungen und/oder den in den Decodern gebildeten Leiterbahnen, die die ausgewählten Wortleitungen und Bitleitungen mit den von Spannungsgeneratoren (Stromquellen) angesteuerten globalen Knoten verbinden) gespeicherten Ladung, wodurch die vorübergehende Stromspitze verursacht wird.
  • Die Schaltung in 4 ist dazu konfiguriert, die Wahrscheinlichkeit einer Lesestörung oder eines Fehlschreibens beim Lesen von Daten aus der ausgewählten Speicherzelle MC(s), die dazu konfiguriert ist, eine Stromspitze zu leiten, wenn sie während eines Lesevorgangs vorgespannt ist, zu verringern, indem die Breite der Spitze reduziert und die Abklingrate erhöht wird. Die Breite ist eine Zeitmessung, die angibt, wie lange der Speicherzellenstrom über einem vorbestimmten Stromwert bleibt, z.B. 40 µA. Nachdem die Stromspitze ihren Maximalwert erreicht hat, ist die Breite umso größer und die Energie, die die Stromspitze zum Aufheizen der ausgewählten Speicherzelle trägt, umso größer, je langsamer bzw. länger der Speicherzellenstrom bis zum Abklingen auf die vorbestimmte Strommenge benötigt. Umgekehrt gilt: Je schneller der Speicherzellenstrom auf die vorbestimmte Strommenge abfällt, desto kleiner ist die Breite und desto weniger Energie trägt die Stromspitze, um die ausgewählte Speicherzelle MC(s) aufzuheizen.
  • Die Schaltungen aus 4 können dazu konfiguriert sein, die Spitzen bzw. Maxima durch Einstellung und Anpassung der Widerstände von Schaltkreisen mit variablem Widerstand, die die ausgewählten Leitungen antreiben, zu reduzieren und/oder minimieren. Ausführlicher sind die Speicherzellen MC des Arrays 400 an Vorspannungsleitungen, einschließlich Bit- und Wortleitungen, gekoppelt. Wenn die ausgewählte Speicherzelle MC(s) für eine Lese- oder Schreiboperation vorgespannt werden soll, können die Pfade auf unterschiedliche Versorgungsspannungen konfiguriert werden, um die ausgewählte Speicherzelle MC(s) während der Lese- und Schreibauswahl vorzuspannen. Beispielsweise ist ein ausgewählter Wortleitungspfad dazu konfiguriert, eine global ausgewählte Wortleitungsspannung an eine ausgewählte Wortleitung zu liefern, die mit der ausgewählten Speicherzelle MC(s) gekoppelt ist, und ein ausgewählter Bitleitungspfad ist dazu konfiguriert, eine global ausgewählte Bitleitungsspannung an eine ausgewählte Bitleitung zu liefern, die mit der ausgewählten Speicherzelle MC(s) gekoppelt ist.
  • In den Pfaden konfigurierte und benachbarte Pfade antreibende Schaltungen mit variablem Widerstand können manipuliert werden, um die Breite der Stromspitzen zu verringern. Während eines Lesevorgangs kann eine in einem Pfad (entweder einem Wortleitungspfad oder einem Bitleitungspfad) konfigurierte Schaltung mit variablem Widerstand dazu konfiguriert sein, einen zugehörigen Widerstand in Vorbereitung des oder vor dem Einschalten(s) der Speicherzelle auf einen hohen Widerstandspegel einzustellen. Die variable Widerstandsschaltung kann dazu konfiguriert sein, dass ihr zugehöriger Widerstand auf den hohen Widerstandspegel eingestellt wird, wenn die ausgewählte Speicherzelle eingeschaltet wird und die Stromspitze leitet. Die variable Widerstandsschaltung kann dann dazu konfiguriert werden, den zugehörigen Widerstand als Reaktion auf eine Endzeit einer anfänglichen Einschaltzeitspanne von dem hohen Widerstandspegel auf einen niedrigen Widerstandspegel einzustellen. Wenn die ausgewählte Speicherzelle MC(s) die Stromspitze als Reaktion auf das Einschalten leitet, fließt Strom durch den Pfad, um durch die ausgewählte Speicherzelle MC(s) zu fließen. Wenn die variable Widerstandsschaltung im Pfad anfänglich so eingestellt wird, dass sie beim Einschalten der ausgewählten Speicherzelle MC(s) den hohen Widerstandspegel aufweist, kann die Breite der Stromspitze kleiner oder kürzer sein, als wenn die variable Widerstandsschaltung beim Einschalten der ausgewählten Speicherzelle MC(s) auf den niedrigen Widerstandspegel eingestellt wurde.
  • Der anfängliche Einschaltzeitraum ist ein Zeitraum, der sich von einem Einschaltzeitpunkt bis zum Endzeitpunkt erstreckt. Die Einschaltzeit ist eine Zeitspanne während des Lesevorgangs, in der die ausgewählte Speicherzelle MC(s) eingeschaltet ist, um die Stromspitze zu leiten, wenn sich die ausgewählte Speicherzelle im niederohmigen Zustand befindet. Zusätzlich oder alternativ dazu ist die Einschaltzeit eine Zeit (z.B. eine vorbestimmte Zeit), die der Controller konfiguriert ist, als den Zeitpunkt zu erkennen, in dem die ausgewählte Speicherzelle eingeschaltet wird, vorausgesetzt, sie ist in einem Zustand konfiguriert, z.B. einem niederohmigen Zustand, um sich während des Lesevorgangs einzuschalten. Die Einschaltzeit kann als „Time-Out“ dienen, da die Einschaltzeit, die der Controller zu identifizieren konfiguriert ist, eine letztmögliche Zeit sein kann, die die ausgewählte Speicherzelle einschalten kann, um die Stromspitze zu leiten. Wenn sich die ausgewählte Speicherzelle bis zur Einschaltzeit nicht einschaltet, um die Stromspitze zu leiten, kann der Controller davon ausgehen, dass die ausgewählte Speicherzelle in einem anderen Zustand, z.B. einem hochohmigen Zustand, konfiguriert ist, so dass die ausgewählte Speicherzelle während des restlichen Lesevorgangs sich nicht einschalten und die Stromspitze leiten wird.
  • Die Endzeit bzw. der Endzeitpunkt ist ein späterer Zeitpunkt, der nach der Einschaltzeit eintritt und den anfänglichen Einschaltzeitraum beendet. Die Endzeit kann einer vorgegebenen oder Schwellenwert-Stromstärke entsprechen, auf die der Speicherzellenstrom nach Erreichen des Spitzenwertes der Stromspitze abfällt.
  • Die variable Widerstandsschaltung kann dazu konfiguriert sein, den zugehörigen Widerstand als Reaktion auf eine Endzeit einer anfänglichen Einschaltzeitperiode durch die Steuerung durch einen Controller, wie z.B. einen Decoder-Controller, wie unten näher beschrieben, auf den niedrigen Widerstandspegel einzustellen. Der Controller kann dazu konfiguriert sein, die Endzeit zu identifizieren und als Reaktion darauf einen Pegel, wie z.B. einen Spannungspegel, eines Steuersignals, das er an die variable Widerstandsschaltung ausgibt, zu ändern oder anzupassen. Als Reaktion auf die Pegeländerung kann die variable Widerstandsschaltung ihren zugehörigen Widerstand vom hohen Widerstandspegel auf den niedrigen Widerstandspegel einstellen.
  • Der Controller kann dazu konfiguriert sein, die Endzeit der anfänglichen Einschaltperiode auf verschiedene Weise zu identifizieren. In einigen Beispielkonfigurationen kann der Controller dazu konfiguriert sein, zu erkennen, dass die Endzeit eine vorbestimmte Zeitspanne nach einer Referenzzeit während eines Lesevorgangs auftritt. In einigen Beispielkonfigurationen kann die Referenzzeit z.B. eine Startzeit eines Lesevorgangs sein. Der Controller kann einen Zeitgeber bzw. Timer enthalten oder verwenden, der eine Zeitspanne nach dem Start des Lesevorgangs verfolgt bzw. überwacht. Wenn der Timer anzeigt, dass die verstrichene Zeit die vorgegebene Zeitspanne erreicht hat, kann der Controller feststellen, dass die Endzeit eingetreten ist, und als Reaktion darauf den Pegel des Steuersignals ändern, um den Widerstandspegel der variablen Widerstandsschaltung auf den niedrigen Widerstandspegel zu ändern.
  • In anderen Beispielkonfigurationen kann der Controller dazu konfiguriert sein, zu erkennen, dass die Endzeit in einem vorgegebenen Zeitraum - d. h. dem anfänglichen Einschaltzeitraum - nach der Einschaltzeit liegt. Bei diesen Konfigurationen kann die Einschaltzeit die Referenzzeit sein. Der Controller kann dazu konfiguriert sein, zu erkennen, wann bzw. wenn die Einschaltzeit eintritt, und eine Zeitspanne nach der Einschaltzeit zu verfolgen bzw. überwachen, z. B. durch Verwendung eines Zeitgebers bzw. Timers. Wenn der Timer anzeigt, dass die nach der Einschaltzeit verstrichene Zeit die vorgegebene Zeitspanne erreicht hat, kann der Controller feststellen, dass die Endzeit eingetreten ist, und als Reaktion darauf den Pegel des Steuersignals ändern, um den Widerstandspegel der variablen Widerstandsschaltung auf den niedrigen Widerstandspegel zu ändern.
  • In anderen Beispielkonfigurationen kann die Endzeit eine Zeit sein, in der der Speicherzellenstrom vom Maximum der Stromspitze bis zu einem vorbestimmten oder Schwellenwert-Strompegel abfällt. Der Controller kann dazu konfiguriert sein, den Betrag des Zellenstroms zu messen, den die ausgewählte Speicherzelle MC(s) leitet, und zu erkennen, wann bzw. wenn der Betrag des Zellenstroms den Schwellenwert-Strompegel erreicht. Als Reaktion auf die Feststellung, dass die Höhe des Zellenstroms den Schwellenstrompegel erreicht hat, kann der Controller feststellen, dass die Endzeit eingetreten ist, und als Reaktion darauf den Pegel des Steuersignals ändern, um den Widerstandspegel der variablen Widerstandsschaltung auf den niedrigen Widerstandspegel zu ändern.
  • Darüber hinaus kann der Controller dazu konfiguriert sein, die Einschaltzeit, ähnlich wie die Endzeit, auf verschiedene Weise zu identifizieren. So kann der Controller beispielsweise dazu konfiguriert sein, die Einschaltzeit als eine Zeit zu identifizieren, die eine vorbestimmte Zeitspanne nach einer Referenzzeit auftritt. Wenn der Controller feststellt, dass eine nach der Referenzzeit verstrichene Zeitspanne die vorgegebene Zeitspanne erreicht hat, kann er feststellen, dass die Einschaltzeit eingetreten ist. Bei solchen Konfigurationen stellt der Controller fest, dass die Einschaltzeit eingetreten ist, unabhängig davon, ob die ausgewählte Speicherzelle MC(s) tatsächlich eingeschaltet wurde.
  • In anderen Beispielkonfigurationen kann der Controller dazu konfiguriert sein, die Einschaltzeit durch Messung der Höhe des Speicherzellenstroms zu ermitteln und zu erkennen, wenn die Höhe des Speicherzellenstroms einen Schwellenwert überschreitet, der anzeigt, dass die ausgewählte Speicherzelle MC(s) die Stromspitze leitet. Als Reaktion auf die Feststellung, dass der Speicherzellenstrom den Schwellenwert überschritten hat, kann der Controller feststellen, dass die ausgewählte Speicherzelle MC(s) anfänglich eingeschaltet wurde und die Einschaltzeit abgelaufen ist.
  • Andere Möglichkeiten zur Konfiguration des Controllers, um die Einschaltzeit und/oder die Endzeit der anfänglichen Einschaltzeit zu bestimmen, und/oder andere Möglichkeiten, den variablen Widerstandskreis als Reaktion auf das Ende der anfänglichen Einschaltzeit vom hohen Widerstandspegel auf den niedrigen Widerstandspegel zu ändern, sind möglich.
  • In einigen Beispielkonfigurationen ist die Schaltung mit variablem Widerstand eine Komponente eines Wortleitungsdecoders und/oder konfiguriert bzw. angeordnet in einem ausgewählten Wortleitungspfad, der dazu konfiguriert ist, eine globale ausgewählte Wortleitungsspannung an eine ausgewählte Wortleitung zu liefern, um die ausgewählte Speicherzelle MC(s) vorzuspannen. In anderen Beispielkonfigurationen ist die Schaltung mit variablem Widerstand eine Komponente eines Bitleitungsdecoders und/oder konfiguriert bzw. angeordnet in einem ausgewählten Bitleitungspfad, der dazu konfiguriert ist, eine global ausgewählte Bitleitungsspannung an eine ausgewählte Bitleitung zu liefern, um die ausgewählte Speicherzelle MC(s) vorzuspannen.
  • In noch anderen Beispielkonfigurationen enthält die Schaltung zwei Schaltungen mit variablem Widerstand, eine erste Schaltung mit variablem Widerstand, die im Wortleitungsdecoder und/oder im ausgewählten Wortleitungspfad konfiguriert ist, und eine zweite Schaltung mit variablem Widerstand, die im Bitleitungsdecoder und/oder im ausgewählten Wortleitungspfad konfiguriert ist. Sowohl die erste als auch die zweite Schaltung mit variablem Widerstand können ihre jeweiligen Widerstände vor dem Einschalten der ausgewählten Speicherzelle MC(s) und/oder vor der Einschaltzeit auf einen hohen Widerstandspegel einstellen und ihre jeweiligen Widerstände als Reaktion auf das Einschalten der ausgewählten Speicherzelle MC(s) auf einen niedrigen Widerstandspegel einstellen.
  • Im Allgemeinen ist das hohe Widerstandsniveau höher als das niedrige Widerstandsniveau. Bei einigen Beispielausführungen liegt das hohe Widerstandsniveau in einem Bereich einer Vielzahl hoher Widerstandsniveaus bzw. -stufen. Bei einigen Ausführungsformen reicht der Bereich der Vielzahl von hohen Widerstandsniveaus von 2 Kiloohm (kΩ) bis zu 1 GΩ. In anderen Ausführungsformen erstreckt sich der Bereich der Vielzahl von hohen Widerstandsniveaus von 40 kΩ bis 80 kΩ. In anderen Beispielausführungen erstreckt sich der Bereich der Vielzahl von hohen Widerstandsstufen von etwa 50 kΩ bis etwa 60 kΩ. In anderen Beispielausführungen erstreckt sich der Bereich der Vielzahl der hohen Widerstandsstufen von 1 kΩ bis 30 kΩ.
  • In anderen Beispielausführungen erstreckt sich der Bereich der Vielzahl der hohen Widerstandsstufen von 6 kΩ bis 20 kΩ. In anderen Beispielausführungen erstreckt sich der Bereich der Vielzahl der hohen Widerstandsstufen von etwa 12 kΩ bis etwa 14 kΩ. In einigen Beispielausführungen liegt auch das niedrige Widerstandsniveau in einem Bereich einer Vielzahl von niedrigen Widerstandsstufen bzw. -niveaus. In einigen Ausführungsformen erstreckt sich der Bereich der Vielzahl der niedrigen Widerstandsstufen von 1kΩ bis 50 kΩ. In anderen Beispielausführungen erstreckt sich der Bereich der Vielzahl von niedrigen Widerstandsstufen von 15 kΩ bis 40 kΩ. In anderen Beispielausführungen erstreckt sich der Bereich der Vielzahl der niedrigen Widerstandswerte von etwa 25 kΩ bis etwa 30 kΩ. In anderen Beispielausführungen erstreckt sich der Bereich der Vielzahl der niedrigen Widerstandsstufen von 100 Ω bis 20 kΩ. In anderen Beispielausführungen erstreckt sich der Bereich der Vielzahl der niedrigen Widerstandsstufen von 4 kΩ bis 12 kΩ. In anderen Beispielausführungen erstreckt sich der Bereich der Vielzahl der niedrigen Widerstandsstufen von etwa 7 kΩ bis etwa 9 kΩ.
  • Zusätzlich oder alternativ dazu können das hohe und das niedrige Widerstandsniveau auf solchen relativen Werten liegen, dass der Unterschied zwischen dem hohen und dem niedrigen Widerstandsniveau in einem Bereich von Widerstandsdifferenzen bzw. - unterschieden liegen kann. In einigen Beispielausführungen reicht der Bereich der Widerstandsunterschiede von 10 kΩ bis 50 kΩ. In anderen Beispielausführungen erstreckt sich der Bereich der Widerstandsunterschiede von 20 kΩ bis 40 kΩ. In anderen Beispielausführungen reicht der Bereich der Widerstandsdifferenzen von etwa 26 kΩ bis etwa 32 kΩ. In anderen Beispielausführungen reicht der Bereich der Widerstandsdifferenzen von 100 Ω bis 10 kΩ. In anderen Beispielausführungen reicht der Bereich der Widerstandsdifferenzen von 2 kΩ bis 8 kΩ. In anderen Beispielausführungen reicht der Bereich der Widerstandsdifferenzen von etwa 4 kΩ bis 6 kΩ.
  • Zusätzlich oder alternativ dazu können das hohe und das niedrige Widerstandsniveau so zueinander stehen, dass das hohe Widerstandsniveau mindestens 20 % höher ist als das niedrige Widerstandsniveau. In einigen Beispielausführungen ist das hohe Widerstandsniveau mindestens 50% höher als das niedrige Widerstandsniveau. In anderen Beispielverkörperungen ist das hohe Widerstandsniveau mindestens 500% (fünfmal) höher als das niedrige Widerstandsniveau.
  • In einigen Beispielkonfigurationen enthält die Schaltung mit variablem Widerstand eine Transistorschaltung, die einen oder mehrere Transistoren umfasst. Der eine oder die mehreren Transistoren können Teil einer Vielzahl von Transistoren eines Decoders sein, z.B. eines Wortleitungsdecoders oder eines Bitleitungsdecoders. Durch Konfiguration in einem ausgewählten Wortleitungspfad oder einem ausgewählten Bitleitungspfad kann die Transistorschaltung dazu konfiguriert sein, eine globale ausgewählte Spannung (z.B. eine globale ausgewählte Wortleitungsspannung oder eine globale ausgewählte Bitleitungsspannung) zu empfangen und die global ausgewählte Spannung zu einer ausgewählten Vorspannungsleitung (z.B. die ausgewählte Wortleitung oder die ausgewählte Bitleitung) weiterzuleiten, die mit der ausgewählten Speicherzelle MC(s) gekoppelt ist.
  • Wenn die Schaltung mit variablem Widerstand als Transistorschaltung konfiguriert ist, kann ein Controller als Vorspannungsschaltung arbeiten oder funktionieren und dazu konfiguriert sein, die Transistorschaltung entsprechend den Vorspannungseinstellungen vorzuspannen. Dabei ist eine Vorspannungseinstellung ein Satz von einem oder mehreren Spannungspegeln einer oder mehrerer Spannungen, mit denen ein oder mehrere Transistoren einer Transistorschaltung vorgespannt werden sollen. Wenn der Controller als Vorspannungsschaltung einen oder mehrere Transistoren der Transistorschaltung gemäß einer Vorspannungseinstellung vorspannt, dann spannt der Controller den oder die Transistoren auf dem oder den Spannungspegeln der Vorspannungseinstellung vor. Der eine von mehreren Transistoren der Transistorschaltung kann die eine oder mehrere Spannungen an einem oder mehreren Eingangsanschlüssen bzw. Eingabeterminals empfangen und/oder mit dieser Spannung vorgespannt werden. Während eines Lesevorgangs vor der Einschaltzeit kann der Controller als Vorspannungsschaltung die Transistorschaltung gemäß einer ersten Vorspannungseinstellung während einer Vorspannungsleitungs-Einstellperiode vor einer Einschaltzeit vorspannen. Wie weiter unten in Bezug auf 7 näher beschrieben, kann die Vorspannungsleitungs-Einstellperiode eine Bitleitungs-Einstellperiode oder eine Wortleitungs-Einstellperiode sein. Die erste Vorspannungseinstellung kann einen oder mehrere Spannungspegel von einer oder mehreren Spannungen einstellen, um die Transistorschaltung dazu zu konfigurieren, einen entsprechenden Widerstand auf dem hohen Widerstandsniveau aufzuweisen. Nach einer ausreichenden Zeit für das Abklingen der Stromspitze in den Lesebereich des Stroms, z.B. am Ende der ersten Einschaltzeit, kann der Controller als Vorspannungsschaltung auf die Vorspannung der Transistorschaltung gemäß einer zweiten Vorspannungseinstellung umschalten. Die Vorspannungsschaltung kann von der ersten Vorspannungseinstellung auf die zweite Vorspannungseinstellung umschalten, indem sie mindestens einen der Spannungspegel von mindestens einer der Spannungen einstellt oder ändert. Die zweite Vorspannungseinstellung kann einen oder mehrere Spannungspegel einer oder mehrerer Spannungen einstellen, um die Transistorschaltung dazu zu konfigurieren, den zugehörigen Widerstand auf dem niedrigen Widerstandsniveau aufzuweisen. Ein solcher Übergang kann allmählich erfolgen, um eine vorübergehende Erhöhung des Speicherzellenstroms über einen sicheren Lesebereich hinaus zu vermeiden (und um Lesestörungen zu vermeiden); z.B. die Beibehaltung eines Lesestroms von weniger als 35 µA.
  • In einigen Beispielkonfigurationen können ein oder mehrere Transistoren der Transistorschaltung als Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) konfiguriert werden. In bestimmten Beispielkonfigurationen, wenn sie als Teil eines Wortleitungsdecoders konfiguriert sind, können der eine oder die mehreren MOSFETs jeweils als p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (PMOS-Transistoren) konfiguriert sein. In anderen Beispielkonfigurationen, wenn sie als Teil eines Bitleitungsdecoders konfiguriert sind, können der eine oder die mehreren Transistoren jeweils n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (NMOS-Transistoren) sein.
  • Wenn der Controller als MOSFETs konfiguriert ist, kann er dazu konfiguriert sein, eine oder mehrere Gate-Spannungen zu erzeugen, um eine effektive Gate-/Source-Spannung der Transistorschaltung einzustellen. Wenn die Transistorschaltung einen einzelnen MOSFET enthält, kann die effektive Gate-zu-Source-Spannung die Gate-zu-Source-Spannung des einzelnen MOSFET sein. Wenn die Transistorschaltung mehrere MOSFETs enthält, wie z.B. zwei parallel geschaltete MOSFETs, kann die effektive Gate-zu-Source-Spannung eine Kombination der Gate-zu-Source-Spannungen sein, die an den jeweiligen Gate- und Source-Anschlüssen der MOSFETs erzeugt werden.
  • Bevor die ausgewählte Speicherzelle MC(s) einschalten und die Stromspitze leiten, ist der Controller dazu konfiguriert, eine effektive Gate-zu-Source-Spannung der Transistorschaltung auf einen reduzierten Spannungspegel einzustellen, der so konfiguriert ist, dass eine Breite der Stromspitze durch Erhöhung des Widerstands in der Treiberschaltung, wie z.B. im Decoder, reduziert wird, was eine Erhöhung des Widerstands im Verhältnis zum Betrag der Kapazität in der Treiberschaltung sein kann. Der verringerte Spannungspegel der effektiven Gate-zu-Source-Spannung verringert die Breite relativ zu einer Breite, die sich ergeben würde, wenn die Transistorschaltung eine effektive Gate-zu-Source-Spannung mit einem erhöhten oder vollen Spannungspegel erzeugt, der höher ist als der verringerte Spannungspegel, wenn die ausgewählte Speicherzelle MC(s) einschaltet, um die Stromspitze zu leiten. Zusätzlich oder alternativ dazu kann die effektive Gate-zu-Source-Spannung auf dem reduzierten Spannungspegel die Transistorschaltung mit einem zugehörigen Widerstand auf dem hohen Widerstandspegel konfigurieren. Der erhöhte Widerstand kann eine Kapazität des Decoders isolieren, die Ladung speichert, die der Decoder andernfalls an die ausgewählte Speicherzelle MC(s) liefern könnte, wenn die ausgewählte Speicherzelle einschaltet. Durch die Isolierung der Kapazität wird die Rate der Ladungsübertragung von der durch die Kapazität gespeicherten Ladung auf die ausgewählte Speicherzelle im eingeschalteten Zustand reduziert, wodurch wiederum die Energiemenge, die die ausgewählte Speicherzelle während des Lesevorgangs falsch schreiben könnte, verringert wird, die der ausgewählten Speicherzelle über den Lesepegel hinaus geliefert wird. Nach dem Auftreten einer Spitze der Stromspitze, z.B. wenn der Speicherzellenstrom auf einen Schwellenstromwert abfällt und/oder wenn der Controller das Ende einer anfänglichen Einschaltzeitperiode identifiziert, kann der Controller dazu konfiguriert werden, die effektive Gate-zu-Source-Spannung von dem reduzierten Spannungspegel auf den erhöhten Spannungspegel zu erhöhen, wodurch die Transistorschaltung mit ihrem zugehörigen Widerstand auf dem niedrigen Widerstandspegel konfiguriert werden kann.
  • In Beispielkonfigurationen, bei denen die variable Widerstandsschaltung eine Transistorschaltung enthält, ist der Widerstand ein Widerstand zwischen zwei Anschlüssen der Transistorschaltung ist oder enthält einen Widerstand zwischen zwei Anschlüssen der Transistorschaltung. Bei Transistorschaltungskonfigurationen, die einen einzelnen Transistor umfassen, ist der Widerstandswert bzw. das Widerstandsniveau der Schaltung mit variablem Widerstand ein Widerstandswert eines Widerstandes zwischen zwei Anschlüssen des einzelnen Transistors. Für Konfigurationen, die eine Vielzahl von Transistoren enthalten, ist der Widerstandspegel bzw. -wert der variablen Widerstandsschaltung eine Kombination (z.B. eine Reihen- oder Parallelkombination) von Widerstandspegeln von Widerständen, wobei jeder der Widerstände zwischen zwei Anschlüssen eines jeweiligen der Vielzahl von Transistoren liegt. Das hohe Widerstandsniveau und/oder das niedrige Widerstandsniveau kann von einem Typ des einen oder der mehreren Transistoren abhängen. Im Allgemeinen haben NMOS-Transistoren höhere Elektronenbeweglichkeitseigenschaften als PMOS-Transistoren. Daher können Konfigurationen, die NMOS-Transistoren verwenden, hohe und niedrige Widerstandswerte liefern, die insgesamt niedriger sind als die hohen und niedrigen Widerstandswerte, die Konfigurationen mit PMOS-Transistoren liefern. In einer Beispielimplementierung, die nachfolgend näher beschrieben wird, enthält die Schaltung mit variablem Widerstand im Wortleitungsdecoder einen PMOS-Transistor, der sowohl hohe als auch niedrige Widerstandspegel über 20 kΩ und eine Spannungsdifferenz von etwa 25-30 kΩ aufweist, und die Schaltung mit variablem Widerstand im Bitleitungsdecoder enthält einen NMOS-Transistor, der sowohl hohe als auch niedrige Widerstandspegel unter 15 kΩ und eine Spannungsdifferenz von etwa 5 kΩ aufweist.
  • Der niedrige Widerstandspegel, die zweite Vorspannungseinstellung und/oder der erhöhte Spannungspegel der effektiven Gate-zu-Source-Spannung können für ein nachfolgendes Ereignis bzw. Folgeereignis in Verbindung mit der ausgewählten Speicherzelle MC(s) konfiguriert werden bzw. sein, wobei das nachfolgende Ereignis auf die Einschaltzeit folgt. Ein Beispiel für ein nachfolgendes Ereignis ist ein Leseergebnis-Erfassungsereignis, bei dem eine Erfassungs- bzw. Leseschaltung ein Leseergebnis-Signal ausgibt, das einen logischen Wert der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten anzeigt. Ansehen des Ausgangs der Leseschaltung vor dem Auftreten des Leseergebnis-Erfassungsereignisses kann zu einer falschen Bestimmung des logischen Wertes der Daten führen. Die Einstellung des Widerstands vom hohen Widerstandspegel auf den niedrigen Widerstandspegel, das Umschalten von der ersten Vorspannungseinstellung auf die zweite Vorspannungseinstellung und/oder die Erhöhung der effektiven Gate-zu-Source-Spannung vom reduzierten Spannungspegel auf den erhöhten Spannungspegel kann jedoch dazu führen, dass das Ereignis der Fühlergebniserkennung schneller eintritt, als wenn die Einstellung, das Umschalten und/oder die Erhöhung nach dem Auftreten der Stromspitze nicht erfolgt wäre.
  • Ein weiteres Folgeereignis kann eine Schreiboperation sein. Die Einstellung des Widerstands vom hohen Widerstandspegel auf den niedrigen Widerstandspegel, das Umschalten von der ersten Vorspannungseinstellung auf die zweite Vorspannungseinstellung und/oder die Erhöhung der effektiven Gate-zu-Source-Spannung vom reduzierten Spannungspegel auf den erhöhten Spannungspegel kann die Schaltung mit variablem Widerstand, wie z.B. die Transistorschaltung, dazu konfigurieren, einen Strom in ausreichend hoher Höhe zur Durchführung des Schreibvorgangs und/oder in ausreichend niedriger Höhe zur Vermeidung größerer Spannungsabfälle, die einen unzureichenden Strom durch die ausgewählte Speicherzelle MC(s) während des Schreibvorgangs verursachen, bereitzustellen, ohne die Schreibspannung und die Belastung der ausgewählten Transistoren zu erhöhen.
  • Bei Konfigurationen der Schaltung mit variablem Widerstand, die einen einzelnen Transistor umfassen, kann der Transistor eine ausreichend große Gate-Breite oder Kanalgröße haben, die eine für die Durchführung von Programmieroperationen optimierte Strommenge leiten kann, wenn er mit einer maximalen Gate-zu-Source-Spannung vorgespannt ist. Eine solche Gate-Breite oder Kanalgröße kann jedoch für sichere Leseoperationen zu groß sein, da sie eine zu große Breite des Strommaximums und der Energie durch die ausgewählte Speicherzelle MC(s) während des Lesens liefern kann. Dementsprechend kann der einzelne Transistor, indem er zunächst Gatespannungen zur Erhöhung eines Widerstandes und/oder zur Verringerung einer Gate-zu-Source-Spannung einstellt, eine effektive Gatebreite oder Kanalgröße aufweisen, die optimal für Leseoperationen ist, insbesondere für Leseoperationen, bei denen die ausgewählte Speicherzelle MC(s) eine Stromspitze leitet, wenn sie in einem Zustand mit niedrigem Widerstand programmiert ist. Dementsprechend kann derselbe, einzelne Transistor durch Manipulation der Gatespannung vor und nach der Stromspitze eine effektive Größe haben, die sowohl für Lese- als auch für Schreiboperationen auf der ausgewählten Speicherzelle MC(s) optimal ist.
  • Ausführlicher beschrieben, kann die in 4 gezeigte Beispielschaltung einen Lesevorgang zum Lesen von Daten, die in der ausgewählten Speicherzelle MC(s) gespeichert sind, und einen Schreibvorgang zum Programmieren von Daten in die ausgewählte Speicherzelle durchführen. Bei einer Leseoperation kann ein Betrag des Zellenstroms Icell, der durch die ausgewählte Speicherzelle MC(s) fließt, einen logischen Wert der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten anzeigen bzw. auf diesen hindeuten. Als Teil des Lesevorgangs kann die Schaltung dazu konfiguriert werden, den Zellenstrom Icell zu erfassen, um den logischen Wert der Daten zu bestimmen. Für eine Programmieroperation kann die Schaltung dazu konfiguriert werden, die ausgewählte Speicherzelle MC(s) so vorzuspannen, dass sie den Zellenstrom Icell auf eine bestimmte, vorbestimmte Weise zieht bzw. aufnimmt, um in einem entsprechenden einer Vielzahl von vorbestimmten Zuständen, wie einem hochohmigen oder niederohmigen Zustand, wobei jeder einen anderen logischen Wert von Daten anzeigt, die die ausgewählte Speicherzelle MC(s) speichern kann, konfiguriert zu werden. Zum Beispiel kann die Schaltung, wie zuvor beschrieben, dazu konfiguriert werden, die ausgewählte Speicherzelle so vorzuspannen, dass sie den Zellenstrom Icell mit einer schnellen hinteren Flanke leitet, um in den hochohmigen Zustand programmiert zu werden, und die ausgewählte Speicherzelle so vorzuspannen, dass sie den Zellenstrom Icell mit einem allmählichen Abklingen leitet, um in den niederohmigen Zustand programmiert zu werden.
  • Die Schaltung, die dazu konfiguriert ist, dass sie die Lese- und Schreibvorgänge durchführt und/oder daran beteiligt ist, kann einen Wortleitungsdecoder 402, einen Bitleitungsdecoder 404, einen Wortleitungsspannungsgenerator 406, einen Bitleitungsspannungsgenerator 408, eine Leseschaltung 410 und einen Decoder-Controller 412 umfassen. In einigen Beispielkonfigurationen kann die Schaltung zusätzliche, in 4 nicht gezeigte Komponenten enthalten, wie z.B. eine Schaltung zur Steuerung der Leseschaltung 410 zur Durchführung von Lesevorgängen und/oder eine Schaltung zur Steuerung des Wortleitungsspannungsgenerators 406 und/oder des Bitleitungsspannungsgenerators 408.
  • Der Wortleitungsdecoder 402 kann mindestens einem Teil bzw. Abschnitt des Wortleitungsdecoders 148 aus 2B entsprechen, der Bitleitungsdecoder 404 mindestens einem Teil bzw. Abschnitt des Bitleitungsdecoders 150 aus 2B und der Wortleitungs-Lesespannungsgenerator bzw. Wortleitungsspannungsgenerator 406 und der Bitleitungs-Lesespannungsgenerator bzw. Bitleitungsspannungsgenerator 408 können Komponenten der Spannungsversorgungsschaltung sein. Wie nachfolgend im Detail beschrieben, kann der Decoder-Controller 412 eine Komponente der Steuerlogik 154 aus 2B sein und dazu konfiguriert sein, Komponenten des Wortleitungsdecoders 402 und des Bitleitungsdecoders 404, wie z.B. Schaltungen mit variablem Widerstand und/oder Transistoren, zu steuern, um das Vorspannen der Wortleitungen und der Bitleitungen des Speicherfeldes 400 während der Speicheroperationen zu steuern.
  • Wie in 4 dargestellt, kann jede der Speicherzellen MC mit jeweils einer von einer Vielzahl von Bitleitungen und jeweils einer von einer Vielzahl von Wortleitungen gekoppelt werden. Insbesondere kann jede der Speicherzellen MC ein erstes Ende oder einen ersten Anschluss, das/der mit einer entsprechenden der Vielzahl von Bitleitungen gekoppelt ist, und ein zweites Ende oder einen zweiten Anschluss, das/der mit einer entsprechenden der Vielzahl von Wortleitungen gekoppelt ist, umfassen. Für eine gegebene Leseoperation zum Lesen von Daten aus einer ausgewählten Speicherzelle MC(s) oder eine gegebene Programmieroperation zum Programmieren von Daten in die ausgewählte Speicherzelle MC(s) werden die anderen Speicherzellen MC des Arrays 400, die mit Spannungen vorgespannt sind, aber ansonsten nicht der Lese- oder Programmieroperation unterworfen sind, als nicht ausgewählte Speicherzellen bezeichnet. Nicht ausgewählte Speicherzellen sind nicht der Lese- oder Programmieroperation unterworfen, da, obwohl sie gleichzeitig zu der Zeit, zu der die ausgewählte Wortleitung und Bitleitung mit Spannungen vorgespannt sind, mit Spannungen vorgespannt sind, die Schaltung nicht die logischen Werte von Daten ermittelt, die während der Leseoperation in den anderen, nicht ausgewählten Speicherzellen MC gespeichert sein können, oder während der Programmieroperation Daten in die nicht ausgewählten Speicherzellen MC programmiert. Wie in 4 angedeutet, wird für eine bestimmte Lese- oder Programmieroperation die Wortleitung, die mit der ausgewählten Speicherzelle MC(s) gekoppelt ist, als ausgewählte Wortleitung bezeichnet. Die anderen Wortleitungen, die mit nicht ausgewählten Speicherzellen MC gekoppelt sind, werden als nicht ausgewählte Wortleitungen bezeichnet. Außerdem wird die Bitleitung, die an die ausgewählte Speicherzelle MC(s) gekoppelt ist, als ausgewählte Bitleitung bezeichnet. Die anderen Bitleitungen, die mit nicht ausgewählten Speicherzellen MC gekoppelt sind, werden als nicht ausgewählte Bitleitungen bezeichnet.
  • Um einen Lesevorgang an der ausgewählten Speicherzelle MC(s) durchzuführen, kann die Schaltung eine Lesespannungsdifferenz mit einem vorbestimmten Lesespannungsdifferenzpegel bzw. -niveau über die ausgewählte Speicherzelle MC(s) anlegen. Wie die ausgewählte Speicherzelle MC(s) auf die Lesespannungsdifferenz bei dem vorbestimmten Lesespannungsdifferenzpegel reagiert - z.B. ob oder wieviel Zellenstrom Icell die ausgewählte Speicherzelle MC(s) als Reaktion auf die Lesespannungsdifferenz bei dem vorbestimmten Lesespannungsdifferenzpegel zieht - kann den logischen Wert der Daten anzeigen, die die ausgewählte Speicherzelle MC(s) speichert. Um die Lesespannungsdifferenz zu erzeugen, ist die Schaltung dazu konfiguriert, eine ausgewählte Wortleitungsspannung VWL_SEL auf der ausgewählten Wortleitung zu erzeugen (oder die ausgewählte Wortleitung mit der ausgewählten Wortleitungsspannung VWL_SEL vorzuspannen) und eine ausgewählte Bitleitungsspannung VBL_SEL auf der ausgewählten Bitleitung zu erzeugen (oder die ausgewählte Bitleitung mit der ausgewählten Bitleitungsspannung VBL_SEL vorzuspannen).
  • Der vorbestimmte Lesespannungs-Differenzpegel kann die Differenz zwischen der ausgewählten Wortleitungsspannung VWL_SEL bei einem vorbestimmten ausgewählte Wortleitung Lesespannungspegel VWL_RD und der ausgewählten Bitleitungsspannung VBL_SEL bei einem vorbestimmten ausgewählte Bitleitung Lesespannungspegel VBL_RD sein, der zum Lesen von in der ausgewählten Speicherzelle MC(s) gespeicherten Daten konfiguriert ist. Abhängig von der Konfiguration des Speichersystems 100 und/oder der für die Speicherzellen MC verwendeten Speichertechnologie kann die Leseschaltung so konfiguriert sein, dass einer von ausgewähltem Wortleitungsspannungspegel VWL_RD und ausgewähltem Bitleitungsspannungspegel VBL_RD höher als der andere ist, um die Lesespannungsdifferenz auf dem Lesespannungsdifferenzpegel mit einer vorbestimmten Polarität relativ zu den ersten und zweiten Anschlüssen bzw. Terminals der ausgewählten Speicherzelle MC(s) zu erzeugen. In den hier beschriebenen Beispielkonfigurationen ist der ausgewählte Wortleitung Lesespannungspegel VWL_RD höher als der ausgewählte Bitleitung Lesespannungspegel VBL_RD. Mit anderen Worten, ist die Schaltung zur Durchführung eines Lesevorgangs dazu konfiguriert, auf der ausgewählten Wortleitung eine höhere Spannung zu erzeugen als die Spannung, die sie auf der ausgewählten Bitleitung erzeugt, um Daten aus der ausgewählten Speicherzelle MC(s) zu lesen. Andere Konfigurationen können möglich sein, einschließlich solcher, bei denen der ausgewählte Bitleitung Lesespannungspegel VBL_RD höher ist als der ausgewählte Wortleitung Lesespannungspegel VWL_RD.
  • Um einen Schreibvorgang auf der ausgewählten Speicherzelle MC(s) durchzuführen, kann die Schaltung eine Schreib- oder Programmierspannungsdifferenz über eine Zeitspanne anlegen, um Daten mit einem aus einer Vielzahl von Logikpegeln bzw. - niveaus oder -werten in die ausgewählte Speicherzelle MC(s) zu schreiben oder zu programmieren. Bei Einzelbit-Konfigurationen, bei denen die ausgewählte Speicherzelle MC(s) ein einzelnes Datenbit speichert, können die Logikpegel einen logisch-0-Wert und einen logisch-1-Wert umfassen. Wie die ausgewählte Speicherzelle MC(s) auf die Programmierspannungsdifferenz reagiert, z.B. wie die ausgewählte Speicherzelle den Zellenstrom Icell leitet, kann den logischen Wert der Daten, die die ausgewählte Speicherzelle speichert, anzeigen oder bestimmen. Wenn die Schaltung bei einem Phasenwechselspeicher die ausgewählte Speicherzelle MC(s) in den hochohmigen Zustand programmieren will, kann die Schaltung die ausgewählte Speicherzelle MC(s) mit einer Programmierspannungsdifferenz vorspannen, die die ausgewählte Speicherzelle MC(s) veranlasst, den Zellenstrom Icell mit einer Stromstärke zu leiten, die eine schnelle hintere Flanke aufweist, und wenn die Schaltung die ausgewählte Speicherzelle MC(s) so programmieren will, dass sie im niederohmigen Zustand ist, kann die Schaltung die ausgewählte Speicherzelle MC(s) mit einer Programmierspannungsdifferenz vorspannen, die bewirkt, dass die ausgewählte Speicherzelle MC(s) den Zellenstrom Icell mit einer Amplitude leitet, die allmählich abklingt, z.B. von 70 µA auf 30 µA in 100 ns. Je nach Implementierung kann der hochohmige Zustand einem Wert von logisch 0 und der niederohmige Zustand einem Wert von logisch 1 entsprechen, oder alternativ kann der hochohmige Zustand einem Wert von logisch 1 und der niederohmige Zustand einem Wert von logisch 0 entsprechen. Wie bei einem Lesevorgang ist die Schaltung zur Erzeugung der Programmierspannungsdifferenz zur Durchführung eines Schreibvorgangs dazu konfiguriert, eine ausgewählte Wortleitungsspannung VWL_SEL auf der ausgewählten Wortleitung zu erzeugen (oder die ausgewählte Wortleitung mit der ausgewählten Wortleitungsspannung VWL_SEL vorzuspannen) und eine ausgewählte Bitleitungsspannung VBL_SEL auf der ausgewählten Bitleitung zu erzeugen (oder die ausgewählte Bitleitung mit der ausgewählten Bitleitungsspannung VBL_SEL vorzuspannen).
  • Um entweder eine Leseoperation zum Lesen von Daten aus der ausgewählten Speicherzelle MC(s) oder eine Programmieroperation zum Programmieren von Daten in die ausgewählte Speicherzelle MC(s) durchzuführen, ist der Wortleitungsspannungsgenerator 406 dazu konfiguriert, eine globale ausgewählte Wortleitungsspannung VGWL_SEL an einem globalen ausgewählten Wortleitungsknoten GWL_SEL erzeugt. Die an dem globalen ausgewählten Wortleitungsknoten GWL_SEL erzeugte globale ausgewählte Wortleitungsspannung VGWL_SEL bzw. BGWL_SEL kann entlang eines ausgewählten Wortleitungs-(WL)-Pfades 414 geliefert bzw. angelegt werden, der sich von dem globalen ausgewählten Wortleitungsknoten GWL_SEL bis zur ausgewählten Wortleitung erstreckt. Die ausgewählte Wortleitung kann dazu konfiguriert werden bzw. sein, die globale ausgewählte Wortleitungsspannung VGWL_SEL von dem ausgewählten Wortleitungspfad 414 zu empfangen und/oder mit dieser Spannung vorgespannt zu werden und die ausgewählte Speicherzelle MC(s) mit der ausgewählten Wortleitungsspannung VWL_SEL als Reaktion auf die globale ausgewählte Wortleitungsspannung VGWL_SEL zu erzeugen und vorzuspannen.
  • Wie in 4 dargestellt, kann der ausgewählte Wortleitungspfad 414 vom globalen ausgewählten Wortleitungsknoten GWL_SEL ausgehen und durch den Wortleitungsdecoder 402 verlaufen, um sich mit der ausgewählten Wortleitung zu verbinden und/oder zu koppeln. Der Wortleitungsdecoder 402 kann dazu konfiguriert sein, den globalen ausgewählten Wortleitungsknoten GWL_SEL selektiv mit jeder beliebigen der Wortleitungen für oder während einer bestimmten Speicheroperation zu verbinden. Die Wortleitung, die der Wortleitungsdecoder 402 mit dem globalen ausgewählten Wortleitungsknoten GWL_SEL für die gegebene Speicheroperation verbindet, ist die ausgewählte Wortleitung. Die anderen Wortleitungen, die der Wortleitungsdecoder 402 mit dem globalen ausgewählten Wortleitungsknoten GWL_SEL verbinden kann, aber für die gegebene Speicheroperation nicht verbindet, sind die nicht ausgewählten Wortleitungen.
  • Der Wortleitungsdecoder 402 kann eine Vielzahl von Schaltern (z.B. Transistoren) enthalten, die ein- und ausschalten, um den ausgewählten globalen Wortleitungsknoten GWL_SEL selektiv mit der ausgewählten Wortleitung zu verbinden und den ausgewählten globalen Wortleitungsknoten GWL_SEL selektiv von den anderen Wortleitungen zu trennen. Die Schalter des Wortleitungsdecoders 402 können jede beliebige von verschiedenen Konfigurationen aufweisen. Einige Decoderkonfigurationen verwenden eine einzige Schalterebene, bei der jede Wortleitung mit einem einzigen Schalter verbunden ist und bei der die globale ausgewählte Wortleitungsspannung VGWL_SEL durch einen einzigen Schalter des Wortleitungsdecoders 402 läuft, um die ausgewählte Wortleitung zu erreichen. Andere Decoderkonfigurationen verwenden einen Baum oder mehrere Schalterebenen, wobei verschiedene Kombinationen von Schaltern in den Ebenen ein- und ausgeschaltet werden, um den globalen ausgewählten Wortleitungsknoten GWL_SEL mit einer bestimmten ausgewählten Wortleitung zu verbinden, und die globale ausgewählte Wortleitungsspannung VGWL_SEL durch mindestens zwei Schalter des Wortleitungsdecoders 402 geleitet wird, um die ausgewählte Wortleitung zu erreichen.
  • Für einen bestimmten Lese- oder Programmiervorgang bildet ein bestimmter Gesamtzustand der im Ein- und Aus-Zustand konfigurierten Schalter den ausgewählten Wortleitungspfad 414. In einigen Beispielkonfigurationen ist der Decoder-Controller 412 dazu konfiguriert, ein Wortleitungsadress-Steuersignal WL_ADDR (das ein einzelnes Signal oder mehrere Signale enthalten kann) entsprechend der Wortleitungsadresse der ausgewählten Wortleitung an den Wortleitungsdecoder 402 auszugeben. Als Reaktion auf den Empfang des Wortleitungsadress-Steuersignals WL_ADDR werden die Schalter des Wortleitungsdecoders 402 entsprechend dem Wortleitungsadress-Steuersignal WL_ADDR in Ein- und Aus-Zustände konfiguriert, um den ausgewählten Wortleitungspfad 414 vom globalen ausgewählten Wortleitungsknoten GWL_SEL zur ausgewählten Wortleitung zu bilden. Diejenigen Wortleitungen, die nicht elektrisch mit dem globalen Wortleitungsknoten GWL_SEL und dem ausgewählten Wortleitungspfad 414 verbunden sind, sind die nicht ausgewählten Wortleitungen während des gegebenen Lese- oder Programmiervorgangs.
  • Zusätzlich kann der ausgewählte Wortleitungspfad 414 eine Wortleitungsschaltung mit variablem Widerstand 416 enthalten, die einen zugeordneten Widerstand hat, der zu einem Gesamtwiderstand des ausgewählten Wortleitungspfades 414 beiträgt. Die Wortleitungsschaltung mit variablem Widerstand 416 ist dazu konfiguriert, ihren zugehörigen Widerstand auf einen Widerstandspegel aus einer Vielzahl von Widerstandspegeln einzustellen, und ferner dazu konfiguriert, ihren zugehörigen Widerstand von einem Widerstandspegel auf einen anderen Widerstandspegel der Vielzahl von Widerstandspegeln einzustellen. Bei der Vielzahl von Widerstandspegeln kann es sich um diskrete Widerstandspegel bzw. -stufen handeln oder alternativ um einen Bereich mit kontinuierlichen Widerstandspegeln, der sich von einem minimalen Widerstandspegel bis zu einem maximalen Widerstandspegel des Bereichs erstreckt.
  • Die Wortleitungsschaltung mit variablem Widerstand 416 kann dazu konfiguriert sein, ihren zugehörigen Widerstand als Reaktion auf den Empfang eines Wortleitungs-Steuersignals CTRL WL, das vom Decoder-Controller 412 ausgegeben wird, einzustellen und/oder anzupassen. In einigen Beispielkonfigurationen entspricht ein Widerstandspegel, auf den die Wortleitungsschaltung mit variablem Widerstand 416 ihren zugehörigen Widerstand einstellt, einem Pegel, wie z.B. einem Spannungspegel, des Wortleitungs-Steuersignals CTRL_WL. Zusätzlich kann die Wortleitungsschaltung mit variablem Widerstand 416 ihren zugehörigen Widerstand von einem ersten Widerstandspegel auf einen zweiten Widerstandspegel als Reaktion auf eine entsprechende Änderung des Pegels des Wortleitungs-Steuersignals CTRL_WL einstellen. In einigen Beispielkonfigurationen kann das Wortleitungs-Steuersignal CTRL_WL Teil oder eines der Signale des Wortleitungsadress-Steuersignals WL_ADDR sein, während in anderen Konfigurationen das Wortleitungs-Steuersignal CTRL_WL von dem Wortleitungsadress-Steuersignal WL ADDR getrennt sein kann.
  • Darüber hinaus kann für einige Beispielkonfigurationen die Wortleitungsschaltung mit variablem Widerstand 416 eine Transistorschaltung umfassen, die einen oder mehrere Transistoren enthält. Als Teil des ausgewählten Wortleitungspfades 414 ist die Transistorschaltung dazu konfiguriert, die globale ausgewählte Wortleitungsspannung VGWL_SEL zu empfangen und die ausgewählte Wortleitungsspannung VGWL_SEL an die ausgewählte Wortleitung weiterzuleiten. Die Transistorschaltung kann einen zugeordneten Widerstand haben und ist dazu konfiguriert, als Reaktion auf den Empfang des Wortleitungs-Steuersignals CTRL_WL einen Widerstandspegel ihres zugeordneten Widerstands einzustellen. In bestimmten Konfigurationen umfasst das Wortleitungs-Steuersignal CTRL_WL eine oder mehrere Spannungen, und die Transistorschaltung ist dazu konfiguriert, die eine oder mehrere Eingangsspannungen zu empfangen und ihren Widerstand auf einen Widerstandspegel gemäß einem oder mehreren Spannungspegeln der einen oder mehreren Eingangsspannungen und/oder diesem entsprechend einzustellen. Zusätzlich kann die Transistorschaltung dazu konfiguriert sein, den Widerstandspegel ihrer Widerstandsschaltung als Reaktion auf eine Änderung des Spannungspegels der einen oder mehreren Eingangsspannungen einzustellen.
  • In bestimmten Beispielkonfigurationen enthält die Transistorschaltung einen oder mehrere Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), wobei jeder der einen oder mehreren MOSFETs einen entsprechenden Gate-Anschluss umfasst, der zum Empfang einer Spannung des Wortleitungs-Steuersignals CTRL_WL konfiguriert ist. In diesem Zusammenhang ist die Spannung des Wortleitungs-Steuersignals CTRL_WL eine an den Gate-Anschluss angelegte Gate-Spannung. Der zugehörige Widerstand der Transistorschaltung kann einen Drain-zu-Source-Widerstand oder eine Kombination von Drain-zu-Source-Widerständen über ein oder mehrere Drain-Source-Anschlusspaare des einen oder der mehreren MOSFETs umfassen. Ein gegebener MOSFET, der die Gate-Spannung empfängt, kann dazu konfiguriert sein, z.B. einen Drain-zu-Source-Widerstand auf einen Widerstandswert in Abhängigkeit vom Spannungspegel der empfangenen Gate-Spannung einzustellen. Insbesondere kann der Drain-zu-Source-Widerstand des betreffenden MOSFETs von der Größe einer zugehörigen Gate-zu-Source-Spannungsdifferenz zwischen den Gate- und Source-Anschlüssen des betreffenden MOSFETs abhängen. Der betreffende MOSFET kann eine im Allgemeinen umgekehrte Beziehung zwischen der Größe der Gate-zu-Source-Spannungsdifferenz zwischen seinen Gate- und Source-Anschlüssen und dem Drain-zu-Source-Widerstand aufweisen. Dementsprechend kann eine Anpassung des Spannungspegels der Gate-Spannung an den Spannungspegel der Source-Spannung die Größe der Gate-zu-Source-Spannung verringern, was wiederum eine Erhöhung des Drain-zu-Source-Widerstands des betreffenden MOSFET zur Folge haben kann. Zusätzlich kann die Einstellung des Spannungspegels der Gate-Spannung, die weiter vom Spannungspegel der Source-Spannung entfernt ist, die Größe der Gate-zu-Source-Spannung erhöhen, was wiederum den Effekt haben kann, dass der Drain-zu-Source-Widerstand des gegebenen MOSFETs verringert wird.
  • Zusätzlich, kann in Beispielkonfigurationen, bei denen die Transistorschaltung einen oder mehrere MOSFETs umfasst, die Transistorschaltung eine effektive Gate-zu-Source-Spannung mit einem zugehörigen effektiven Spannungspegel enthalten. Bei Konfigurationen, bei denen die Transistorschaltung einen einzelnen MOSFET umfasst, ist die effektive Gate-zu-Source-Spannung die Gate-zu-Source-Spannung des einzelnen MOSFET, und der zugehörige effektive Spannungspegel ist der Spannungspegel der Gate-zu-Source-Spannung des einzelnen MOSFET. Bei Konfigurationen, bei denen die Transistorschaltung mehrere MOSFETs enthält, ist oder enthält die effektive Gate-zu-Source-Spannung eine Kombination der Gate-zu-Source-Spannungen der mehreren MOSFETs und der zugehörige effektive Spannungspegel ist eine Kombination, wie z.B. eine Summe, der Spannungspegel der Gate-zu-Source-Spannungen.
  • Der Decoder-Controller 412 kann dazu konfiguriert sein, den zugehörigen Widerstand der Wortleitungsschaltung mit variablem Widerstand 416 einzustellen und/oder zu steuern. Insbesondere kann der Decoder-Controller 412 dazu konfiguriert sein, das Wortleitungs-Steuersignal CTRL_WL auf einem Pegel, wie z.B. einem Spannungspegel, auszugeben, der den zugehörigen Widerstand der Wortleitungsschaltung mit variablem Widerstand 416 auf einen Widerstandspegel einstellt und/oder einstellen lässt, der dem Pegel des Wortleitungs-Steuersignals CTRL_WL entspricht. Zusätzlich kann der Decoder-Controller 412 dazu konfiguriert sein, die Einstellung des zugehörigen Widerstands durch Einstellen des Pegels, wie z.B. des Spannungspegels, des Wortleitungs-Steuersignals CTRL_WL, das er an die Wortleitungs-Steuerschaltung 416 ausgibt, einzustellen und/oder die Einstellung des zugehörigen Widerstands zu steuern.
  • Bei Konfigurationen, bei denen die Wortleitungsschaltung mit variablem Widerstand 416 eine Transistorschaltung enthält oder als solche konfiguriert ist, kann der Decoder-Controller 412 als Vorspannungsschaltung arbeiten oder als solche funktionieren, die dazu konfiguriert ist, die Transistorschaltung vorzuspannen. Der Decoder-Controller 412 kann den Transistor vorspannen, indem er eine oder mehrere Spannungen des Wortleitungs-Steuersignals CTRL_WL an einen oder mehrere Eingangsanschlüsse des einen oder der mehreren Transistoren der Transistorschaltung ausgibt und/oder anlegt. In bestimmten Konfigurationen, die einen oder mehrere MOSFETs enthalten, ist der Eingangsanschluss ein Gate-Anschluss, und der Decoder-Controller 412 kann das Wortleitungs-Steuersignal CTRL_WL als eine oder mehrere Gate-Spannungen ausgeben, die einen oder mehrere Gate-Anschlüsse des einen oder der mehreren MOSFETs vorspannen. Wenn die Transistorschaltung beispielsweise einen einzelnen MOSFET enthält, kann der Decoder-Controller 412 als Vorspannungsschaltung die Einstellung des zugehörigen Widerstands der Transistorschaltung durch Anlegen einer Gate-Spannung auf einem bestimmten Spannungspegel an einen Gate-Anschluss des einzelnen MOSFETs einstellen und/oder steuern. Zusätzlich kann der Decoder-Controller 412 den zugehörigen Widerstand der Wortleitungsschaltung mit variablem Widerstand 416 einstellen, indem er einen Spannungspegel der Gate-Spannung, die er an den Gate-Anschluss des einzelnen MOSFETs anlegt, einstellt. In einem weiteren Beispiel kann der Decoder-Controller 412 als Vorspannungsschaltung den Widerstand der Wortleitungsschaltung mit variablem Widerstand 416 durch Anlegen einer Vielzahl von Gatespannungen mit entsprechenden Spannungspegeln an mehrere Gateanschlüsse der Vielzahl von MOSFETs einstellen und/oder steuern, wenn die Transistorschaltung eine Vielzahl von MOSFETs enthält. Zusätzlich kann der Decoder-Controller 412 den zugehörigen Widerstand der Wortleitungsschaltung mit variablem Widerstand 416 durch Einstellen mindestens eines Spannungspegels der Vielzahl von Gatespannungen, die sie an die Gateanschlüsse der Vielzahl von MOSFETs anlegt, einstellen.
  • Zusätzlich kann bei Konfigurationen, bei denen die Wortleitungsschaltung mit variablem Widerstand 416 eine Transistorschaltung enthält oder als solche konfiguriert ist, der Decoder-Controller 412 als Vorspannungsschaltung arbeiten oder funktionieren, indem er die Transistorschaltung des Wortleitungsdecoders 402 gemäß einer Wortleitungs-Vorspannungseinstellung vorspannt. Die Wortleitungs-Vorspannungseinstellung kann eine oder mehrere Spannungen, die an einen oder mehrere Transistoren der Transistorschaltung angelegt werden, und den Spannungspegel oder mehrere Spannungspegel der einen oder mehreren Spannungen, die an den einen oder mehreren Transistoren angelegt werden, enthalten, anzeigen und/oder spezifizieren. Der Decoder-Controller 412 kann die Transistorschaltung gemäß der Wortleitungs-Vorspannungseinstellung vorspannen, indem er den einen oder die mehreren Transistoren der Transistorschaltung mit einer oder mehreren Spannungen auf dem einen oder den mehreren Spannungspegeln vorspannt, wie durch die Wortleitungs-Vorspannungseinstellung angegeben oder spezifiziert. Zusätzlich kann der Decoder-Controller 412 als Vorspannungsschaltung dazu konfiguriert sein, die Transistorschaltung mit verschiedenen Wortleitungsvorspannungseinstellungen vorzuspannen, wie z.B. einer ersten Wortleitungsvorspannungseinstellung und einer zweiten Wortleitungsvorspannungseinstellung. Die ersten und zweiten WortleitungsVorspannungseinstellungen können sich voneinander unterscheiden, indem sie mindestens eine Spannung mit unterschiedlichen Spannungspegeln enthalten. Wenn der Decoder-Controller 412 die Transistorschaltung gemäß der ersten Wortleitungsvorspannungseinstellung vorspannt, kann der Decoder-Controller 412 dazu konfiguriert sein, durch Ändern oder Einstellen des Spannungspegels mindestens einer an die Transistorschaltung angelegten Spannung auf die Vorspannung der Transistorschaltung mit einer zweiten Wortleitungsvorspannungseinstellung umzuschalten.
  • Wie nachfolgend näher beschrieben, kann die Wortleitungsschaltung mit variablem Widerstand 416 während eines Lesevorgangs dazu konfiguriert werden bzw. sein, die Breite einer Stromspitze oder eines Spitzenanteils des Speicherzellenstroms Icell zumindest teilweise zu steuern, den die ausgewählte Speicherzelle MC(s) beim Einschalten leitet, wenn sie in einem bestimmten Zustand, z.B. einem Zustand mit niedrigem Widerstand, konfiguriert ist. Zu diesem Zweck kann während des Lesevorgangs die Wortleitungsschaltung mit variablem Widerstand 416 dazu konfiguriert werden, ihren zugehörigen Widerstand vor dem oder in Vorbereitung auf das Einschalten der ausgewählten Speicherzelle MC(s) und/oder in Vorbereitung oder vor einer Einschaltzeit der ausgewählten Speicherzelle MC(s) auf einen hohen Widerstandspegel einzustellen. Die Wortleitungsschaltung mit variablem Widerstand 416 kann dazu konfiguriert sein, ihren zugehörigen Widerstand während einer anfänglichen Einschaltperiode, während der die ausgewählte Speicherzelle MC(s) anfänglich einschaltet und eine Stromspitze des Speicherzellenstroms Icell leitet, auf dem hohen Widerstandspegel zu halten oder beizubehalten. Nach dem Auftreten eines Maximums der Stromspitze kann die Wortleitungsschaltung mit variablem Widerstand 416 dazu konfiguriert werden bzw. sein, ihren zugehörigen Widerstand vom hohen Widerstandspegel auf einen niedrigen Widerstandspegel einzustellen, wobei der niedrige Widerstandspegel niedriger ist als der hohe Widerstandspegel. In einigen Beispielkonfigurationen ist der Decoder-Controller 412 dazu konfiguriert, den Wechsel vom hohen Widerstandspegel zum niedrigen Widerstandspegel durch Änderung eines Pegels des Wortleitungs-Steuersignals CTRL_WL zu bewirken.
  • Wenn die ausgewählte Speicherzelle MC(s) in dem jeweiligen Zustand dazu konfiguriert ist, beim anfänglichen Einschalten die Stromspitze zu leiten, kann das Einstellen des zugehörigen Widerstands der Wortleitungsschaltung mit variablem Widerstand 416 auf den hohen Widerstandspegel während der Stromspitze dazu führen, dass die Stromspitze eine minimierte und/oder reduzierte Breite im Vergleich zu einer Breite hat, die die Stromspitze hätte, wenn der zugehörige Widerstand der Wortleitungsschaltung mit variablem Widerstand 416 auf den niedrigen Widerstandspegel eingestellt wäre. Nach dem Auftreten der Spitze der Stromspitze kann jedoch das Einstellen der Wortleitungsschaltung mit variablem Widerstand 416 auf den niederohmigen Schaltkreis vorteilhaft beschleunigt werden, wenn die Leseschaltung 410 den logischen Wert der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten bestimmen kann, z.B. indem die globale ausgewählte Wortleitungsspannung VGWL_SEL schneller unter einen Auslösespannungspegel Vtrp absinken kann, als wenn die Wortleitungsschaltung mit variablem Widerstand 416 auf dem hohen Widerstandspegel gehalten wird. Zusätzlich oder alternativ dazu kann die Wortleitungsschaltung mit variablem Widerstand 416, indem sie auf den niedrigen Widerstandspegel eingestellt wird, nachdem der Spitzenwert der Stromspitze aufgetreten ist, einen im Vergleich zum hohen Widerstandspegel optimierten Widerstandspegel bei niedrigerem Widerstand zum ausgewählten Wortleitungspfad 414 für eine nachfolgende Programmieroperation auf der ausgewählten Speicherzelle MC liefern.
  • 5 zeigt einen Schaltplan einer Beispielkonfiguration der Wortleitungsschaltung mit variablem Widerstand 416 aus 4. In der Beispielkonfiguration der 5 ist die Wortleitungsschaltung mit variablem Widerstand 416 als p-Kanal-MOSFET, als PMOS-Transistor M1 bezeichnet, konfiguriert. Wie in 5 dargestellt, sind die Drain- und Source-Anschlüsse des PMOS-Transistors M1 mit dem ausgewählten Wortleitungspfad 414 gekoppelt. Der PMOS-Transistor M1 kann einer der Schalter sein, die der Decoder-Controller 412 einschalten soll, um den globalen ausgewählten Wortleitungsknoten GWL_SEL mit der ausgewählten Wortleitung elektrisch zu verbinden. Obwohl in 5 nicht dargestellt, können für einige Beispielkonfigurationen des Wortleitungsdecoders 402 ein oder mehrere andere Schalter (z.B. Transistoren) im ausgewählten Wortleitungspfad 414 zwischen dem Source-Anschluss des PMOS-Transistors M1 und dem globalen ausgewählten Wortleitungsknoten GWL_SEL und/oder im ausgewählten Wortleitungspfad 414 zwischen dem Drain-Anschluss des PMOS-Transistors M1 und der ausgewählten Wortleitung angeordnet sein. In anderen Beispielkonfigurationen kann der Source-Anschluss direkt mit dem globalen ausgewählten Wortleitungsknoten GWL_SEL und/oder der Drain-Anschluss direkt mit der ausgewählten Bitleitung verbunden sein.
  • Der PMOS-Transistor M1 kann zum Ein- und Ausschalten konfiguriert werden. Beim Einschalten kann der PMOS-Transistor M1 einen leitenden Pfad zwischen seinen Drain- und Source-Anschlüssen bilden, um eine gewisse Strommenge zwischen seinen Drain- und Source-Anschlüssen fließen zu lassen und im Gegenzug zumindest einen Teil der globalen ausgewählten Wortleitungsspannung VGWL_SEL von seinem Source-Anschluss zu seinem Drain-Anschluss in Richtung der ausgewählten Wortleitung zu leiten. Außerdem bildet der PMOS-Transistor M1 im ausgeschalteten Zustand möglicherweise keinen leitenden Pfad zwischen seinen Drain- und Source-Anschlüssen und kann seinerseits im allgemeinen ein offener Schaltkreis sein, der die globale ausgewählte Wortleitungsspannung VGWL_SEL von seinem Source-Anschluss nicht zu seinem Drain-Anschluss in Richtung der ausgewählten Wortleitung durchleitet.
  • Der PMOS-Transistor M1 kann einen Gate-Anschluss enthalten, der dazu konfiguriert ist, eine PMOS-Gate-Spannung VgPT zu empfangen, bei der es sich um eine Spannung des mit Bezug auf 4 beschriebene Wortleitungs-Steuersignals CTRL_WL handeln kann. Der PMOS-Transistor M1 kann dazu konfiguriert sein, sich als Reaktion auf den Empfang der PMOS-Gate-Spannung VgPT ein- und auszuschalten. Ob der PMOS-Transistor M1 ein- oder ausgeschaltet wird, hängt vom Spannungspegel der PMOS-Gate-Spannung VgPT ab. Insbesondere kann der PMOS-Transistor M1 eine zugehörige Schwellenspannung VtP aufweisen. Ein Beispiel für eine zugeordnete Schwellenspannung kann 0,5 V sein, obwohl auch andere Spannungspegel möglich sind. Wenn der Spannungspegel der PMOS-Gate-Spannung VgPT einen Betrag der Gate-zu-Source-Spannung über den Gate- und Source-Anschlüssen des PMOS-Transistors M1 liefert, der kleiner als die zugehörige Schwellenspannung VtP ist, wird der PMOS-Transistor M1 abgeschaltet. Wenn der Spannungspegel der PMOS-Gate-Spannung VgPT einen Betrag der Gate-zu-Source-Spannung an den Gate- und Source-Anschlüssen des PMOS-Transistors M1 liefert, der größer oder gleich der zugehörigen Schwellenspannung VtP ist, wird der PMOS-Transistor M1 eingeschaltet.
  • Der Decoder-Controller 412 ist dazu konfiguriert, das Ein- und Ausschalten des PMOS-Transistors M1 durch Steuerung und/oder Einstellung des Spannungspegels der PMOS-Gate-Spannung VgPT zu steuern. Im Allgemeinen verringert der Decoder-Controller 412 die Größe der Gate-zu-Source-Spannung an den Gate- und Source-Anschlüssen des PMOS-Transistors M1, indem er den Spannungspegel der PMOS-Gate-Spannung VgPT erhöht, und erhöht die Größe der Gate-/Source-Spannung an den Gate- und Source-Anschlüssen des PMOS-Transistors M1, indem er den Spannungspegel der PMOS-Gate-Spannung VgPT verringert. Zusätzlich kann der Decoder-Controller 412 die PMOS-Gate-Spannung VgPT bei einem bestimmten Spannungspegel erzeugen, der eine Gate-zu-Source-Spannung des PMOS-Transistors M1 mit dem zugehörigen Schwellenspannungspegel VtP liefert. Je niedriger von dem bestimmten Spannungspegel aus die PMOS-Gate-Spannung VgPT durch den Decoder-Controller 412 erzeugt wird, desto größer ist die Gate-zu-Source-Spannung des PMOS-Transistors M1. Je höher oberhalb des bestimmten Spannungspegels der Decoder-Controller 412 die PMOS-Gate-Spannung VgPT erzeugt, desto geringer ist die Gate-zu-Source-Spannung des PMOS-Transistors M1. Dementsprechend kann der Decoder-Controller 412 dazu konfiguriert sein, den Spannungspegel der PMOS-Gate-Spannung VgPT zu verringern, um die Amplitude der Gate-zu-Source-Spannung zu erhöhen, und dazu konfiguriert sein, den Spannungspegel der PMOS-Gate-Spannung VgPT zu erhöhen, um die Amplitude der Gate-zu-Source-Spannung zu verringern.
  • Darüber hinaus kann der PMOS-Transistor M1 einen zugeordneten Drain-zu-Source-Widerstand RdsP über seine Drain- und Source-Anschlüsse aufweisen. Bei Konfigurationen, bei denen die Wortleitungsschaltung mit variablem Widerstand 416 als PMOS-Transistor M1 konfiguriert ist, ist der zugehörige Widerstand der Wortleitungsschaltung mit variablem Widerstand 416 der Drain-zu-Source-Widerstand RdsP des PMOS-Transistors M1. Der PMOS-Transistor M1 kann eine umgekehrte Beziehung zwischen seinem Drain-zu-Source-Widerstand RdsP und seiner Gate-zu-Source-Spannung aufweisen. Das heißt, je größer die Größe der Gate-zu-Source-Spannung ist, desto kleiner ist der Widerstandswert seines Drain-zu-Source-Widerstandes RdsP, und je kleiner die Größe der Gate-zu-Source-Spannung ist, desto größer ist der Widerstandswert seines Drain-zu-Source-Widerstandes RdsP.
  • Wie bereits beschrieben, kann bei Konfigurationen, bei denen die Wortleitungsschaltung mit variablem Widerstand 416 als Transistorschaltung mit einem oder mehreren MOSFETs implementiert ist, die Transistorschaltung eine effektive Gate-zu-Source-Spannung haben. Für die Einzeltransistor-Konfiguration aus 5 ist die effektive Gate-zu-Source-Spannung der Transistorschaltung die Gate-zu-Source-Spannung des PMOS-Transistors M1, und der Spannungspegel der effektiven Gate-zu-Source-Spannung ist der Spannungspegel der Gate-zu-Source-Spannung des PMOS-Transistors M1.
  • Während eines Lesevorgangs zum Lesen von Daten aus der ausgewählten Speicherzelle MC(s) (4) kann der Decoder-Controller 412 vor einer Einschaltzeit die PMOS-Gate-Spannung VgPT auf einem ersten Spannungspegel erzeugen, der die Gate-zu-Source-Spannung auf einen reduzierten Spannungspegel setzt, was wiederum den Drain-zu-Source-Widerstand RdsP auf einen hohen oder erhöhten Widerstandspegel setzt. Der Decoder-Controller 412 kann die PMOS-Gate-Spannung VgPT während einer anfänglichen Einschaltzeitspanne, in der die ausgewählte Speicherzelle MC(s) eine Stromspitze des Speicherzellenstroms Icell leitet, auf dem ersten Pegel halten, wenn sie in einem bestimmten Zustand, z.B. einem Zustand mit niedrigem Widerstand, programmiert ist. Indem die PMOS-Gate-Spannung VgPT während der anfänglichen Einschaltzeitspanne auf dem ersten Pegel gehalten wird, hat der PMOS-Transistor M1 eine Gate-zu-Source-Spannung auf dem reduzierten Spannungspegel, und sein Drain-zu-Source-Widerstand RdsP wird während der anfänglichen Einschaltzeitspanne, in der die ausgewählte Speicherzelle MC(s) die Stromspitze leitet, auf den hohen oder erhöhten Widerstandspegel eingestellt. Am Ende der anfänglichen Einschaltperiode kann der Decoder-Controller 412 damit beginnen, die PMOS-Gate-Spannung VgPT vom ersten Spannungspegel auf einen zweiten Spannungspegel zu senken, was wiederum die Gate-zu-Source-Spannung auf einen erhöhten Spannungspegel erhöht und den Drain-zu-Source-Widerstand RdsP auf einen niedrigen oder verringerten Widerstandspegel senkt.
  • Der erste Spannungspegel, bei dem der Decoder-Controller 412 die PMOS-Gate-Spannung VgPT erzeugt, kann eine Gate-zu-Source-Spannung des PMOS-Transistors M1 mit einem reduzierten Spannungspegel liefern, der dazu konfiguriert ist, die Breite der Stromspitze des Speicherzellenstroms Icell zu reduzieren. Die Breite wird relativ zu einer Breite einer Stromspitze reduziert, die die ausgewählte Speicherzelle MC(s) leiten würde, wenn der Decoder-Controller 412 die PMOS-Gate-Spannung VgPT auf dem zweiten Pegel erzeugt, so dass die Gate-zu-Source-Spannung auf dem erhöhten Spannungspegel und der Drain-zu-Source-Widerstand RdsP während der anfänglichen Einschaltzeit auf dem niedrigen oder verringerten Widerstandspegel liegt.
  • Der anfängliche Einschaltzeitraum kann vor einem Zeitpunkt enden, zu dem ein nachfolgendes, mit der ausgewählten Speicherzelle MC(s) in Verbindung stehendes Ereignis eintritt. Das nachfolgende Ereignis kann ein Leseergebnis-Erfassungsereignis sein, bei dem die Leseschaltung 410 ein Leseergebnissignal SR erzeugt und/oder ausgibt, das den logischen Pegel der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten anzeigt. Wenn die anfänglichen Einschaltzeiträume enden, ermöglicht das Absinken der PMOS-Gate-Spannung VgPT und damit das Anheben der Gate-zu-Source-Spannung auf den erhöhten Spannungspegel und das Absinken des Drain-zu-Source-Widerstandes RdsP auf den niedrigen oder verringerten Widerstandspegel ein schnelleres Absinken der globalen ausgewählten Wortleitungsspannung VGWL_SEL, und damit auch, dass das Ereignis der Leseergebnis-Erfassung früher eintritt, im Vergleich dazu, wenn der Decoder-Controller 412 die PMOS-Gate-Spannung VgPT auf dem ersten Spannungspegel und damit die Gate-zu-Source-Spannung auf dem reduzierten Pegel und den Drain-zu-Source-Widerstand RdsP auf dem hohen oder erhöhten Widerstandspegel hält. Der Beginn eines nachfolgenden Ereignisses kann nach einem „Time-Out“ von angemessener Dauer beginnen, um sicherzustellen, dass die ausgewählte Speicherzelle MC(s) eingeschaltet wurde, wenn sie sich im niederohmigen Zustand befindet und die daraus resultierende Stromspitze sich aufgelöst hat. Dann kann der Decoder-Controller 412 den erhöhten Widerstand durch Verringerung der PMOS-Gate-Spannung VgPT verringern, um den Gate-zu-Source-Spannungspegel zu erhöhen.
  • Zusätzlich oder alternativ kann ein nachfolgendes Ereignis, das mit der ausgewählten Speicherzelle MC(s) in Verbindung steht, eine Schreiboperation sein. Eine Beispiel-Speicheroperation, bei der die Schaltung eine Leseoperation zum Lesen von Daten aus der ausgewählten Speicherzelle MC(s) und unmittelbar danach eine Schreiboperation zum Programmieren von Daten in die ausgewählte Speicherzelle durchführen kann, kann eine Lese-Änderungs-Schreiboperation sein. Während des Schreibvorgangs kann die ausgewählte Wortleitung die ausgewählte Speicherzelle MC(s) mit der ausgewählten Wortleitungsspannung VWL_SEL auf einen ausreichend hohen Spannungspegel über mindestens einen Teil einer Schreibperiode vorspannen, um die ausgewählte Speicherzelle MC(s) zu veranlassen, eine bestimmte gewünschte Strommenge über den Teil der Schreibperiode zu leiten, damit die ausgewählte Speicherzelle MC(s) in einem bestimmten Zustand (z.B. einem niederohmigen oder einem hochohmigen Zustand) konfiguriert werden kann, um Daten auf einem gewünschten logischen Pegel zu speichern. Der PMOS-Transistor M1 mit der Gate-zu-Source-Spannung auf dem reduzierten Spannungspegel und einem erhöhten Drain-zu-Source-Widerstand RdsP ist zwar geeignet, die Breite der Stromspitze während der anfänglichen Einschaltperiode zu minimieren, kann jedoch einen zu großen Spannungsabfall und/oder einen zu hohen Drain-zu-Source-Widerstand RdsP liefern, um sicherzustellen, dass die ausgewählte Wortleitungsspannung VWL_SEL auf einem ausreichend hohen Spannungspegel liegt und/oder dass die ausgewählte Speicherzelle MC(s) während der Schreibperiode die bestimmte gewünschte Menge an Zellenstrom leitet. Dementsprechend wird nach dem Ende der anfänglichen Einschaltzeiten die PMOS-Gate-Spannung VgPT verringert und die Gate-zu-Source-Spannung auf den erhöhten Spannungspegel erhöht und der Drain-zu-Source-Widerstand RdsP auf den niedrigen oder verringerten Widerstandspegel verringert, kann einen kleineren Spannungsabfall über dem PMOS-Transistor M1 und/oder einen größeren Stromfluss durch den PMOS-Transistor M1 ermöglichen, um besser sicherzustellen, dass die ausgewählte Wortleitung die ausgewählte Speicherzelle MC(s) mit einer ausreichend hohen gewählten Wortleitungsspannung VWL_SEL vorspannt und/oder die ausgewählte Speicherzelle MC(s) in der Lage ist, während der Schreibperiode einen ausreichend großen Zellenstrom zu leiten.
  • Der Decoder-Controller 412 kann dazu konfiguriert sein, die PMOS-Gate-Spannung VgPT bei einem zugehörigen maximalen und einem zugehörigen minimalen Spannungspegel zu erzeugen. Der Decoder-Controller 412 kann dazu konfiguriert sein, die PMOS-Gate-Spannung VgPT mit dem maximalen Spannungspegel zu erzeugen, um den PMOS-Transistor M1 auszuschalten. Bei der Erzeugung der PMOS-Gate-Spannung VgPT auf dem maximalen Spannungspegel kann der PMOS-Transistor M1 eine Gate-zu-Source-Spannung auf einem minimalen Spannungspegel und einen Drain-zu-Source-Widerstand RdsP auf einem maximalen Widerstandspegel aufweisen. Wenn der Gate-Anschluss mit der PMOS-Gate-Spannung auf dem maximalen Spannungspegel vorgespannt ist, hat der Leitungspfad zwischen dem Source- und dem Drain-Anschluss des PMOS-Transistors M1 dementsprechend eine minimale Leitfähigkeit und/oder einen maximalen Widerstand. Bei der Erzeugung der PMOS-Gate-Spannung VgPT mit dem minimalen Spannungspegel kann der PMOS-Transistor M1 eine Gate-zu-Source-Spannung bei einem maximalen Spannungspegel und einen Drain-zu-Source-Widerstand RdsP bei einem minimalen Pegel aufweisen. Wenn er mit der PMOS-Gate-Spannung VgPT auf dem minimalen Spannungspegel vorgespannt wird, wird der PMOS-Transistor M1 insofern als vollständig eingeschaltet bezeichnet, als seine Leiterbahn zwischen seinen Source- und Drain-Anschlüssen eine maximale Leitfähigkeit und/oder einen minimalen Widerstand aufweist.
  • In einigen Beispielkonfigurationen können die maximalen und minimalen Spannungspegel den maximalen und minimalen Spannungsversorgungspegeln entsprechen und/oder gleich sein, die den maximalen oder Schiene-zu-Schiene-(Rail-to-Rail)-Spannungswechsel für den Speichervorgang ergeben. Abhängig von der Speicherkonfiguration kann der Speicherchip 104 unterschiedliche maximale und minimale Spannungspegel für Lese- und Schreibvorgänge verwenden. Zusätzlich oder alternativ können die maximalen und minimalen Spannungspegel von der Speichertechnologie des PMOS-Transistors M1 abhängen. Zwei Arten von Transistoren, die für den PMOS-Transistor M1 verwendet werden können, sind ein Triple-Well-Transistor und ein Nicht-Triple-Well-Transistor. Bei einem bestimmten Typ von Triple-Well-Transistor beträgt der minimale PMOS-Gate-Spannungspegel für den Transistor zum Auswählen des Wortleitungshochs 4,5 V und der maximale PMOS-Gate-Spannungspegel 9 V. Bei einem bestimmten Typ von Nicht-Triple-Well-Transistor beträgt der minimale PMOS-Gate-Spannungspegel 0 V und der maximale PMOS-Gate-Spannungspegel 8 V. Diese Spannungspegelwerte sind lediglich beispielhaft, und andere minimale und maximale Gate-Spannungspegel, die an den PMOS-Transistor M1 angelegt werden, sind möglich.
  • Zumindest in einigen Beispielkonfigurationen ist der erste Spannungspegel der PMOS-Gate-Spannung VgPT, der die Gate-zu-Source-Spannung des PMOS-Transistors M1 auf einen reduzierten Spannungspegel und den Drain-zu-Source-Widerstand RdsP auf einen hohen oder erhöhten Widerstandspegel setzt, ein Zwischenspannungspegel zwischen dem maximalen Spannungspegel und dem minimalen Spannungspegel. In bestimmten Beispielkonfigurationen ist der erste Spannungspegel größer als die zugehörige Schwellenspannung VtP unterhalb des maximalen Spannungspegels und größer als der minimale Spannungspegel. In einer Beispielkonfiguration, in der ein Nicht-Triple-Well-PMOS-Transistor verwendet wird, bei dem der maximale Spannungspegel 8 V, der minimale Spannungspegel 0 V und die Schwellenspannung VtP 0,5 V beträgt, beträgt der erste Spannungspegel der PMOS-Gate-Spannung 4,5 V. In einer anderen Beispielkonfiguration, in der ein Triple-Well-PMOS-Transistor verwendet wird, bei dem die maximale Spannung 9 V, die minimale Spannung 4,5 V und die Schwellenspannung 0,5 V beträgt, beträgt der erste Spannungspegel der PMOS-Gate-Spannung 6 V. Das erste Spannungsniveau der PMOS-Gate-Spannung ist ein Zwischenspannungspegel zwischen dem maximalen Spannungspegel und dem minimalen Spannungspegel. Diese Spannungspegel sind lediglich beispielhaft, und andere Spannungspegel, die über eine Schwellenspannung VtP unterhalb des maximalen Spannungspegels und oberhalb des minimalen Spannungspegels liegen, können möglich sein.
  • Wenn der PMOS-Transistor M1 mit der PMOS-Gate-Spannung VgPT auf einem Zwischenspannungspegel zwischen dem maximalen und dem minimalen Spannungspegel vorgespannt ist, kann der PMOS-Transistor M1 als teilweise eingeschaltet betrachtet werden, da sein Leitungspfad zwischen seinen Source- und Drain-Anschlüssen zwischen einem maximalen und einem minimalen Leitfähigkeits- und/oder Widerstandswert liegen kann und durch den PMOS-Transistor M1 ein Strom ungleich Null fließen kann.
  • Zusätzlich kann in einigen Beispielkonfigurationen der zweite Spannungspegel der PMOS-Gate-Spannung VgPT, der die Gate-zu-Source-Spannung auf einen erhöhten Spannungspegel erhöht und den Drain-zu-Source-Widerstand RdsP auf einen niedrigen oder verringerten Widerstandspegel senkt, der minimale Spannungspegel sein, so dass die Gate-zu-Source-Spannung des PMOS-Transistors M1 den maximalen Betragspegel und der Drain-zu-Source-Widerstand RdsP zwischen den Drain- und Source-Anschlüssen einen minimalen Pegel aufweist. In anderen Beispielkonfigurationen ist der zweite Pegel größer als der minimale Spannungspegel, aber immer noch niedriger als der erste Spannungspegel und liefert einen erhöhten Gate-zu-Source-Spannungspegel und/oder einen verringerten Drain-zu-Source-Widerstand.
  • Wie zuvor beschrieben, können nach der anfänglichen Einschaltzeit ein oder mehrere nachfolgende Ereignisse, die mit der ausgewählten Speicherzelle MC(s) in Zusammenhang stehen, auftreten, einschließlich eines Ereignisses zur Erfassung des Leseergebnisses und eines Schreibvorgangs. Der zweite Spannungspegel kann der Pegel der PMOS-Gate-Spannung zum Zeitpunkt des Eintretens oder des Beginns des nachfolgenden Ereignisses sein. In einigen Beispielkonfigurationen kann es mehrere zweite Spannungspegel geben, da der zweite Spannungspegel, auf dem die PMOS-Gatespannung VgPT zum Zeitpunkt des Erfassungsereignisses liegt, anders (z.B. höher) sein kann als der zweite Spannungspegel, auf dem die PMOS-Gatterspannung VgPT zu Beginn des Schreibvorgangs liegt. Als veranschaulichendes Beispiel kann der Decoder-Controller 412 am Ende der anfänglichen Einschaltzeitspanne damit beginnen, die PMOS-Gate-Spannung VgPT vom ersten Spannungspegel aus zu verringern. Wenn das Leseergebnis-Erfassungsereignis eintritt, kann der Decoder-Controller 412 die PMOS-Gatterspannung VgPT auf einem gegebenen Spannungspegel erzeugen, der niedriger als der erste Spannungspegel ist, und der Decoder-Controller 412 kann den Pegel der PMOS-Gatespannung VgPT weiter verringern, so dass zu einem späteren Zeitpunkt, zu dem die Schreibperiode beginnt, die PMOS-Gatespannung VgPT auf einem Spannungspegel liegt, der sowohl niedriger als der erste Spannungspegel als auch niedriger als der gegebene Spannungspegel ist, auf dem die PMOS-Gatespannung VgPT zum Zeitpunkt des Leseergebnis-Erfassungsereignisses war. In anderen Konfigurationen kann der zweite Spannungspegel ein einzelner Spannungspegel sein, der zum Zeitpunkt des Erfassungsereignisses erreicht wird, und der Decoder-Controller 412 kann dazu konfiguriert sein, die PMOS-Gatterspannung VgPT ab dem Erfassungsereignis über mindestens einen Teil der Schreibperiode auf dem zweiten Spannungspegel zu halten. In beiden Fällen kann der Decoder-Controller 412 dazu konfiguriert sein, die PMOS-Gate-Spannung VgPT zu einem Zeitpunkt nach dem Maximum des Spitzenanteils des Zellenstroms Icell und vor dem Eintreten mindestens eines nachfolgenden Ereignisses, das mit der/den ausgewählten Speicherzelle(n) MC verbunden ist, zu verringern, so dass der PMOS-Transistor M1 zum Zeitpunkt des Eintretens des nachfolgenden Ereignisses eine Gate-zu-Source-Spannung mit einem höheren Spannungspegel und einen Drain-zu-Source-Widerstand mit einem niedrigeren Widerstandspegel als während der anfänglichen Einschaltperiode hat, als er die Stromspitze leitete.
  • Zusätzlich oder alternativ dazu kann der Decoder-Controller 412 zumindest für einige Beispielkonfigurationen die PMOS-Gate-Spannung VgPT vom ersten Spannungspegel auf den zweiten Spannungspegel absenken, so dass bis zum Eintreten des nachfolgenden, mit der ausgewählten Speicherzelle MC(s) in Zusammenhang stehenden Ereignisses der Drain-zu-Source-Widerstand RdsP zumindest eine minimale Änderung (z.B. eine minimale Abnahme) des Widerstandspegels erfährt. In einigen Beispielkonfigurationen kann die Änderung des Widerstandsniveaus in der Größenordnung von Kiloohm liegen (kΩ), z.B. mindestens 1 kΩ. In bestimmten Beispielkonfigurationen kann die Änderung des Widerstandsniveaus eine Abnahme in der Größenordnung von einigen zehn Kiloohm sein, z.B. größer als 10 kΩ, 20 kΩ oder 30 kΩ, als nicht einschränkende Beispiele.
  • Unter Bezugnahme auf 4 ist der Bitleitungsspannungsgenerator 408 dazu konfiguriert, zusätzlich entweder eine Leseoperation zum Lesen von Daten aus der ausgewählten Speicherzelle MC(s) oder eine Programmieroperation zum Programmieren von Daten in die ausgewählte Speicherzelle durchzuführen, um eine globale ausgewählte Bitleitungsspannung VGBL_SEL an einem globalen ausgewählten Bitleitungsknoten GWB_SEL zu erzeugen. Die globale ausgewählte Bitleitungsspannung VGBL_SEL, die am globalen ausgewählten Bitleitungsknoten GBL_SEL erzeugt wird, kann entlang eines ausgewählten Bitleitungspfades (BL) 417, der sich vom global ausgewählten Bitleitungsknoten GBL_SEL bis zur ausgewählten Bitleitung erstreckt, geliefert werden. Die ausgewählte Bitleitung kann dazu konfiguriert sein, die globale ausgewählte Bitleitungsspannung VGBL_SEL von dem ausgewählten Bitleitungspfad 417 zu empfangen und/oder mit dieser Spannung vorgespannt zu werden und die ausgewählte Speicherzelle MC(s) mit der ausgewählten Bitleitungsspannung VBL_SEL als Reaktion auf die globale ausgewählte Bitleitungsspannung VGBL_SEL zu erzeugen und vorzuspannen.
  • Wie in 4 dargestellt, kann der ausgewählte Bitleitungspfad 417 vom globalen ausgewählten Bitleitungsknoten GBL_SEL aus durch den Bitleitungsdecoder 404 verlaufen, um sich mit der ausgewählten Bitleitung zu verbinden und/oder zu koppeln. Der Bitleitungsdecoder 404 kann dazu konfiguriert sein, den globalen ausgewählten Bitleitungsknoten GBL_SEL selektiv mit einer beliebigen Bitleitung für oder während einer bestimmten Speicheroperation zu verbinden. Die Bitleitung, die der Bitleitungsdecoder 406 mit dem globalen ausgewählten Bitleitungsknoten GBL_SEL für die gegebene Speicheroperation verbindet, ist die ausgewählte Bitleitung. Die anderen Bitleitungen, die der Bitleitungsdecoder 404 mit dem global ausgewählten Bitleitungsknoten GBL_SEL verbinden kann, aber nicht für die gegebene Speicheroperation verbindet, sind die nicht ausgewählten Bitleitungen.
  • Ähnlich wie der Wortleitungsdecoder 402 kann der Bitleitungsdecoder 404 eine Vielzahl von Schaltern (z.B. Transistoren) enthalten, die ein- und ausschalten, um den ausgewählten globalen Bitleitungsknoten GBL_SEL selektiv mit der ausgewählten Bitleitung zu verbinden und den ausgewählten globalen Bitleitungsknoten GBL_SEL selektiv von den anderen, nicht ausgewählten Bitleitungen zu trennen. Die Schalter des Bitleitungsdecoders 404 können verschiedene Konfigurationen aufweisen, z.B. eine einstufige Konfiguration oder eine mehrstufige Konfiguration, wie zuvor für den Wortleitungsdecoder 402 beschrieben. Abhängig von der Konfiguration des Bitleitungsdecoders 404 kann die globale gewählte Bitleitungsspannung VGBL_SEL einen oder mehrere Schalter des Bitleitungsdecoders 404 durchlaufen, um die gewählte Bitleitung zu erreichen.
  • Für einen bestimmten Lese- oder Programmiervorgang bildet ein bestimmter Gesamtzustand der im Ein- und Aus-Zustand konfigurierten Schalter den ausgewählten Bitleitungspfad 417. In einigen Beispielkonfigurationen ist der Decoder-Controller 412 dazu konfiguriert, ein Bitleitungsadress-Steuersignal BL ADDR (das ein einzelnes Signal oder mehrere Signale enthalten kann) entsprechend der Bitleitungsadresse der ausgewählten Bitleitung an den Bitleitungsdecoder 404 auszugeben. Als Reaktion auf den Empfang des Bitleitungsadress-Steuersignals BL_ADDR werden die Schalter des Bitleitungsdecoders 404 entsprechend dem Bitleitungsadress-Steuersignal BL_ADDR in Ein- und Aus-Zustände konfiguriert, um den ausgewählten Bitleitungspfad 417 vom globalen ausgewählten Bitleitungsknoten GBL_SEL zur ausgewählten Bitleitung zu bilden. Diejenigen Bitleitungen, die nicht elektrisch mit dem globalen Bitleitungsknoten GBL_SEL und dem ausgewählten Bitleitungspfad 417 verbunden sind, sind die nicht ausgewählten Bitleitungen während des gegebenen Lese- oder Programmiervorgangs.
  • Zusätzlich kann der ausgewählte Bitleitungspfad 417 einen Bitleitungsschaltkreis bzw. eine Bitleitungsschaltung mit variablem Widerstand 418 enthalten, der bzw. die einen zugeordneten Widerstand aufweist, der zu einem Gesamtwiderstand des ausgewählten Bitleitungspfades 417 beiträgt. Die Bitleitungsschaltung mit variablem Widerstand 418 ist dazu konfiguriert, ihren zugehörigen Widerstand auf einen Widerstandspegel aus einer Vielzahl von Widerstandspegeln einzustellen, und ferner dazu konfiguriert, ihren zugehörigen Widerstand von einem Widerstandspegel auf einen anderen Widerstandspegel der Vielzahl von Widerstandspegeln einzustellen. Bei den mehreren Widerstandsstufen bzw. -pegeln kann es sich um diskrete Widerstandsstufen handeln oder alternativ um einen Bereich mit kontinuierlichen Widerstandspegeln, der sich von einem minimalen Widerstandspegel bis zu einem maximalen Widerstandspegel des Bereichs erstreckt.
  • Die Bitleitungsschaltung mit variablem Widerstand 418 kann dazu konfiguriert sein, ihren zugehörigen Widerstand als Reaktion auf den Empfang eines Bitleitungs-Steuersignals CTRL BL, das vom Decoder-Controller 412 ausgegeben wird, einzustellen und/oder anzupassen. In einigen Beispielkonfigurationen entspricht ein Widerstandspegel, auf den die Bitleitungsschaltung mit variablem Widerstand 418 ihren zugehörigen Widerstand einstellt, einem Pegel, wie z.B. einem Spannungspegel, des Bitleitungs-Steuersignals CTRL_BL. Zusätzlich kann die Bitleitungsschaltung mit variablem Widerstand 418 ihren zugehörigen Widerstand von einem ersten Widerstandspegel auf einen zweiten Widerstandspegel als Reaktion auf eine entsprechende Änderung des Pegels des Bitleitungs-Steuersignals CTRL_BL einstellen. In einigen Beispielkonfigurationen kann das Bitleitungs-Steuersignal CTRL_BL Teil oder eines der Signale des Bitleitungsadress-Steuersignals BL_ADDR sein, während in anderen Konfigurationen das Bitleitungs-Steuersignal CTRL_BL von dem Bitleitungsadress-Steuersignal BL ADDR getrennt sein kann.
  • Zusätzlich kann die Bitleitungsschaltung mit variablem Widerstand 418 für einige Beispielkonfigurationen eine Transistorschaltung enthalten, die einen oder mehrere Transistoren enthält. Als Teil des ausgewählten Bitleitungspfads 417 ist die Transistorschaltung dazu konfiguriert, die global ausgewählte Bitleitungsspannung VGBL_SEL zu empfangen und die ausgewählte Bitleitungsspannung VGWL_SEL an die ausgewählte Bitleitung weiterzuleiten. Die Transistorschaltung kann einen zugeordneten Widerstand aufweisen und ist dazu konfiguriert, als Reaktion auf den Empfang des Bitleitungs-Steuersignals CTRL_BL einen Widerstandspegel ihres zugeordneten Widerstands einzustellen. In bestimmten Konfigurationen umfasst das Bitleitungs-Steuersignal CTRL_BL eine oder mehrere Spannungen, und die Transistorschaltung ist dazu konfiguriert, ihren Widerstand auf einen Widerstandspegel einzustellen, der einem oder mehreren Spannungspegeln der einen oder mehreren Spannungen entspricht und/oder mit diesen übereinstimmt. Zusätzlich kann die Transistorschaltung dazu konfiguriert sein, den Widerstandspegel ihrer Widerstandsschaltung als Reaktion auf eine Änderung des Spannungspegels der einen oder mehreren Spannungen einzustellen.
  • In bestimmten Beispielkonfigurationen enthält die Transistorschaltung einen oder mehrere MOSFETs, wobei jeder der einen oder mehreren MOSFETs einen entsprechenden Gate-Anschluss enthält, der zum Empfang einer Spannung des Bitleitungs-Steuersignals CTRL_BL konfiguriert ist. In diesem Zusammenhang ist die Spannung des Bitleitungs-Steuersignals CTRL_BL eine an den Gate-Anschluss angelegte Gate-Spannung. Der zugehörige Widerstand der Transistorschaltung kann einen Drain-zu-Source-Widerstand oder eine Kombination von Drain-zu-Source-Widerständen über ein oder mehrere Drain-Source-Anschlusspaare des einen oder der mehreren MOSFETs umfassen. Ein gegebener MOSFET, der die Gate-Spannung empfängt, kann dazu konfiguriert sein bzw. werden, z.B. einen Drain-zu-Source-Widerstand auf einen Widerstandswert in Abhängigkeit vom Spannungspegel der empfangenen Gate-Spannung einzustellen. Insbesondere kann der Drain-zu-Source-Widerstand des betreffenden MOSFETs von der Größe einer zugehörigen Gate-zu-Source-Spannungsdifferenz zwischen den Gate- und Source-Anschlüssen des betreffenden MOSFETs abhängen. Der betreffende MOSFET kann eine im Allgemeinen umgekehrte Beziehung zwischen der Größe der Gate-zu-Source-Spannungsdifferenz zwischen seinen Gate- und Source-Anschlüssen und dem Drain-zu-Source-Widerstand aufweisen. Dementsprechend kann eine Anpassung des Spannungspegels der Gate-Spannung an den Spannungspegel der Source-Spannung die Größe der Gate-zu-Source-Spannung verringern, was wiederum eine Erhöhung des Drain-zu-Source-Widerstands des betreffenden MOSFET zur Folge haben kann. Zusätzlich kann die Einstellung des Spannungspegels der Gate-Spannung, die weiter vom Spannungspegel der Source-Spannung entfernt ist, die Größe der Gate-zu-Source-Spannung erhöhen, was wiederum den Effekt haben kann, dass der Drain-zu-Source-Widerstand des gegebenen MOSFETs verringert wird.
  • Zusätzlich kann die Transistorschaltung in Beispielkonfigurationen, bei denen die Transistorschaltung einen oder mehrere MOSFETs enthält, eine effektive Gate-zu-Source-Spannung mit einem zugehörigen effektiven Spannungspegel enthalten. Bei Konfigurationen, bei denen die Transistorschaltung einen einzelnen MOSFET enthält, ist die effektive Gate-zu-Source-Spannung die Gate-zu-Source-Spannung des einzelnen MOSFET, und der zugehörige effektive Spannungspegel ist der Spannungspegel der Gate-zu-Source-Spannung des einzelnen MOSFET. Bei Konfigurationen, bei denen die Transistorschaltung mehrere MOSFETs enthält, ist oder enthält die effektive Gate-zu-Source-Spannung eine Kombination der Gate-zu-Source-Spannungen der mehreren MOSFETs und der zugehörige effektive Spannungspegel ist eine Kombination, z.B. eine Summe der Spannungspegel der Gate-zu-Source-Spannungen.
  • Der Decoder-Controller 412 kann dazu konfiguriert sein, die Einstellung des zugehörigen Widerstands der Bitleitungsschaltung mit variablem Widerstand 418 einzustellen und/oder zu steuern. Insbesondere kann der Decoder-Controller 412 dazu konfiguriert sein, das Bitleitungs-Steuersignal CTRL_BL auf einem Pegel, wie z.B. einem Spannungspegel, auszugeben, der den zugehörigen Widerstand der Bitleitungsschaltung mit variablem Widerstand 418 auf einen Widerstandspegel einstellt und/oder dessen Einstellung veranlasst, der dem Pegel des Bitleitungs-Steuersignals CTRL_BL entspricht. Zusätzlich kann der Decoder-Controller 412 dazu konfiguriert sein, die Einstellung des zugehörigen Widerstandes einzustellen und/oder zu steuern, indem er den Pegel, wie z.B. den Spannungspegel, des Bitleitungs-Steuersignals CTRL_BL einstellt, das er an die Bitleitungsschaltung mit variablem Widerstand 418 ausgibt.
  • Bei Konfigurationen, bei denen die Bitleitungsschaltung mit variablem Widerstand 418 eine Transistorschaltung enthält oder als solche konfiguriert ist, kann der Decoder-Controller 412 als Vorspannungsschaltung arbeiten oder als solche funktionieren, die dazu konfiguriert ist, die Transistorschaltung vorzuspannen. Der Decoder-Controller 412 kann den Transistor vorspannen, indem er eine oder mehrere Spannungen des Bitleitungs-Steuersignals CTRL_BL an einen oder mehrere Eingangsanschlüsse des einen oder der mehreren Transistoren der Transistorschaltung ausgibt und/oder anlegt. In bestimmten Konfigurationen, die einen oder mehrere MOSFETs enthalten, ist der Eingangsanschluss ein Gate-Anschluss, und der Decoder-Controller 412 kann das Bitleitungs-Steuersignal CTRL_BL als eine oder mehrere Gate-Spannungen ausgeben, die einen oder mehrere Gate-Anschlüsse des einen oder der mehreren MOSFETs vorspannen. Wenn die Transistorschaltung beispielsweise einen einzelnen MOSFET enthält, kann der Decoder-Controller 412 als Vorspannungsschaltung die Einstellung des zugehörigen Widerstands der Transistorschaltung durch Anlegen einer Gate-Spannung auf einem bestimmten Spannungspegel an einen Gate-Anschluss des einzelnen MOSFETs einstellen und/oder steuern. Zusätzlich kann der Decoder-Controller 412 den zugehörigen Widerstand der Bitleitungsschaltung mit variablem Widerstand 418 einstellen, indem er einen Spannungspegel der Gate-Spannung, die er an den Gate-Anschluss des einzelnen MOSFETs anlegt, einstellt. Als weiteres Beispiel kann der Decodierregler 412 als Vorspannungsschaltung den Widerstand der Bitleitungsschaltung mit variablem Widerstand 418 durch Anlegen einer Vielzahl von Gatespannungen mit entsprechenden Spannungspegeln an mehrere Gateanschlüsse der Vielzahl von MOSFETs einstellen und/oder steuern, wenn die Transistorschaltung eine Vielzahl von MOSFETs enthält. Zusätzlich kann der Decoder-Controller 412 den zugehörigen Widerstand der Bitleitungsschaltung mit variablem Widerstand 418 durch Einstellen mindestens eines Spannungspegels der Vielzahl von Gate-Spannungen, die er an die Gate-Anschlüsse der Vielzahl von MOSFETs anlegt, einstellen.
  • Zusätzlich kann bei Konfigurationen, bei denen die Bitleitungsschaltung mit variablem Widerstand 418 eine Transistorschaltung enthält oder als solche konfiguriert ist, der Decoder-Controller 412 als Vorspannungsschaltung arbeiten oder funktionieren, indem er die Transistorschaltung des Bitleitungsdecoders 404 entsprechend einer Bitleitungs-Vorspannungseinstellung vorspannt. Die Bitleitungs-Vorspannungseinstellung kann eine oder mehrere Spannungen, die an einen oder mehrere Transistoren der Transistorschaltung angelegt werden, und den Spannungspegel oder mehrere Spannungspegel der einen oder mehreren Spannungen, die an den einen oder mehreren Transistoren angelegt werden, enthalten, anzeigen und/oder spezifizieren. Der Decoder-Controller 412 kann die Transistorschaltung gemäß der Bitleitungs-Vorspannungseinstellung vorspannen, indem er den einen oder die mehreren Transistoren der Transistorschaltung mit einer oder mehreren Spannungen auf dem einen oder den mehreren Spannungspegeln vorspannt, wie durch die Bitleitungs-Vorspannungseinstellung angegeben oder spezifiziert. Zusätzlich kann der Decoder-Controller 412 als Vorspannungsschaltung dazu konfiguriert werden, die Transistorschaltung mit verschiedenen Bitleitungs-Vorspannungseinstellungen vorzuspannen, wie z.B. einer ersten Bitleitungs-Vorspannungseinstellung und einer zweiten Bitleitungs-Vorspannungseinstellung. Die ersten und zweiten Bitleitungs-Vorspannungseinstellungen können sich voneinander unterscheiden, indem sie mindestens eine Spannung mit unterschiedlichen Spannungspegeln enthalten. Wenn der Decoder-Controller 412 die Transistorschaltung gemäß der ersten Bitleitungsvorspannungseinstellung vorspannt, kann der Decoder-Controller 412 dazu konfiguriert sein bzw. werden, dass er durch Ändern oder Einstellen des Spannungspegels mindestens einer an die Transistorschaltung angelegten Spannung auf die Vorspannung der Transistorschaltung mit einer zweiten Bitleitungsvorspannungseinstellung umschaltet.
  • Wie nachfolgend im Detail beschrieben, kann die Bitleitungsschaltung mit variablem Widerstand 418 während eines Lesevorgangs dazu konfiguriert sein, zumindest teilweise die Breite einer Stromspitze oder eines Spitzenanteils des Speicherzellenstroms Icell zu steuern, den die ausgewählte Speicherzelle MC(s) beim Einschalten leitet, wenn sie in einem bestimmten Zustand, z.B. einem Zustand mit niedrigem Widerstand, konfiguriert ist. Zu diesem Zweck kann während des Lesevorgangs die Bitleitungsschaltung mit variablem Widerstand 418 dazu konfiguriert sein, ihren zugehörigen Widerstand in Vorbereitung auf das oder vor dem Einschalten der ausgewählten Speicherzelle MC(s) und/oder in Vorbereitung oder vor einer Einschaltzeit der ausgewählten Speicherzelle MC(s) auf einen hohen Widerstandspegel einzustellen. Die Bitleitungsschaltung mit variablem Widerstand 418 kann dazu konfiguriert sein, ihren zugehörigen Widerstand während einer anfänglichen Einschaltzeit, während der die ausgewählte Speicherzelle MC(s) anfänglich einschaltet und eine Stromspitze der Speicherzellen-Stromstärke Icell leitet, auf dem hohen Widerstandspegel zu halten oder beizubehalten. Nach dem Auftreten eines Maximums der Stromspitze kann die Bitleitungsschaltung mit variablem Widerstand 418 dazu konfiguriert werden bzw. sein, ihren zugehörigen Widerstand vom hohen Widerstandspegel auf einen niedrigen Widerstandspegel einzustellen, wobei der niedrige Widerstandspegel niedriger als der hohe Widerstandspegel ist. In einigen Beispielkonfigurationen ist der Decoder-Controller 412 dazu konfiguriert, den Wechsel vom hohen Widerstandspegel zum niedrigen Widerstandspegel durch Änderung eines Pegels des Bitleitungs-Steuersignals CTRL_BL zu bewirken.
  • Wenn die ausgewählte Speicherzelle MC(s) in dem jeweiligen Zustand dazu konfiguriert ist, beim anfänglichen Einschalten die Stromspitze zu leiten, kann das Einstellen des zugehörigen Widerstands der Bitleitungsschaltung mit variablem Widerstand 418 auf den hohen Widerstandspegel während der Stromspitze dazu führen, dass die Stromspitze eine minimierte und/oder reduzierte Breite im Vergleich zu einer Breite hat, die die Stromspitze hätte, wenn der zugehörige Widerstand der Bitleitungsschaltung mit variablem Widerstand 418 auf den niedrigen Widerstandspegel eingestellt wäre. Nach dem Auftreten der Spitze der Stromspitze kann jedoch das Einstellen der Bitleitungsschaltung mit variablem Widerstand 418 auf den niederohmigen Schaltkreis vorteilhaft beschleunigt werden, wenn die Leseschaltung 410 den logischen Wert der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten bestimmen kann, z.B. indem die globale ausgewählte Wortleitungsspannung VGWL_SEL schneller unter einen Auslösespannungspegel Vtrp absinken kann, als wenn die Bitleitungsschaltung mit variablem Widerstand 418 auf dem hohen Widerstandspegel gehalten wird. Zusätzlich oder alternativ dazu kann die Bitleitungsschaltung mit variablem Widerstand 418, indem sie auf den niedrigen Widerstandspegel gesetzt bzw. eingestellt wird, nachdem das Maximum der Stromspitze aufgetreten ist, einen im Vergleich zum hohen Widerstandspegel optimierten Widerstandspegel für den ausgewählten Bitleitungspfad 417 für eine nachfolgende Programmieroperation auf der ausgewählten Speicherzelle MC(s) bereitstellen.
  • 6 zeigt ein Schaltbild einer Beispielkonfiguration der Bitleitungsschaltung mit variablem Widerstand 418 aus 4. In der Beispielkonfiguration von 6 ist die Bitleitungsschaltung mit variablem Widerstand 418 als n-Kanal-MOSFET konfiguriert, der als NMOS-Transistor N1 bezeichnet wird. Wie in 6 dargestellt, sind die Drain- und Source-Anschlüsse des NMOS-Transistors N1 mit dem ausgewählten Bitleitungspfad 417 gekoppelt. Der NMOS-Transistor N1 kann einer der Schalter sein, die der Decoder-Controller 412 einschalten soll, um den globalen ausgewählten Bitleitungsknoten GBL_SEL mit der ausgewählten Bitleitung elektrisch zu verbinden. Obwohl in 6 nicht dargestellt, können für einige Beispielkonfigurationen des Bitleitungsdecoders 404 ein oder mehrere andere Schalter (z.B. Transistoren) im ausgewählten Bitleitungspfad 417 zwischen dem Source-Anschluss des NMOS-Transistors N1 und dem globalen ausgewählten Bitleitungsknoten GBL_SEL und/oder im ausgewählten Bitleitungspfad 417 zwischen dem Drain-Anschluss des NMOS-Transistors N1 und der ausgewählten Bitleitung angeordnet sein. In anderen Beispielkonfigurationen kann der Source-Anschluss direkt mit dem globalen ausgewählten Bitleitungsknoten GBL_SEL und/oder der Drain-Anschluss direkt mit der ausgewählten Bitleitung verbunden sein.
  • Der NMOS-Transistor N1 kann dazu konfiguriert sein bzw. werden, sich ein- und auszuschalten. Beim Einschalten kann der NMOS-Transistor N1 einen leitenden Pfad zwischen seinen Drain- und Source-Anschlüssen bilden, um eine gewisse Menge an Strom zwischen seinen Drain- und Source-Anschlüssen fließen zu lassen und um seinerseits zumindest einen Teil der globalen ausgewählten Bitleitungsspannung VGBL_SEL von seinem Source-Anschluss zu seinem Drain-Anschluss in Richtung der ausgewählten Bitleitung zu leiten. Außerdem bildet der NMOS-Transistor N1 im ausgeschalteten Zustand möglicherweise keinen leitenden Pfad zwischen seinen Drain- und Source-Anschlüssen und kann seinerseits im Allgemeinen ein offener Schaltkreis sein, der die globale ausgewählte Bitleitungsspannung VGBL_SEL von seinem Source-Anschluss nicht zu seinem Drain-Anschluss zur ausgewählten Bitleitung durchleitet.
  • Der NMOS-Transistor N1 kann einen Gate-Anschluss enthalten, der dazu konfiguriert ist, eine NMOS-Gate-Spannung VgNT zu empfangen, bei der es sich um eine Spannung des mit Bezug auf 4 beschriebenen Bitleitungs-Steuersignals CTRL_BL handeln kann. Der NMOS-Transistor N1 kann dazu konfiguriert sein, sich als Reaktion auf den Empfang der NMOS-Gate-Spannung VgNT ein- und auszuschalten. Ob der NMOS-Transistor N1 ein- oder ausgeschaltet wird, hängt vom Spannungspegel der NMOS-Gate-Spannung VgNT ab. Insbesondere kann der NMOS-Transistor N1 eine zugehörige Schwellenspannung VtN aufweisen. Ein Beispiel für eine zugeordnete Schwellenspannung kann 0,5 V sein, obwohl auch andere Spannungspegel möglich sind. Wenn der Spannungspegel der NMOS-Gate-Spannung VgNT einen Betrag der Gate-zu-Source-Spannung über den Gate- und Source-Anschlüssen des NMOS-Transistors N1 liefert, der kleiner als die zugehörige Schwellenspannung VtN ist, wird der NMOS-Transistor N1 abgeschaltet. Wenn der Spannungspegel der NMOS-Gate-Spannung VgNT einen Betrag der Gate-zu-Source-Spannung an den Gate- und Source-Anschlüssen des NMOS-Transistors N1 liefert, der größer oder gleich der zugehörigen Schwellenspannung VtN ist, wird der NMOS-Transistor N1 eingeschaltet.
  • Der Decoder-Controller 412 ist dazu konfiguriert, das Ein- und Ausschalten des NMOS-Transistors N1 durch Steuerung und/oder Einstellung des Spannungspegels der NMOS-Gate-Spannung VgNT zu steuern. Im Allgemeinen verringert der Decoder-Controller 412 die Größe der Gate-zu-Source-Spannung an den Gate- und Source-Anschlüssen des NMOS-Transistors N1, indem er den Spannungspegel der NMOS-Gate-Spannung VgNT verringert, und erhöht die Größe der Gate-zu-Source-Spannung an den Gate- und Source-Anschlüssen des NMOS-Transistors N1, indem er den Spannungspegel der NMOS-Gate-Spannung VgNT erhöht. Zusätzlich kann der Decoder-Controller 412 die NMOS-Gate-Spannung VgNT bei einem bestimmten Spannungspegel erzeugen, der eine Gate-zu-Source-Spannung des NMOS-Transistors N1 mit dem zugehörigen Schwellenspannungspegel VtN liefert. Je niedriger von dem bestimmten Spannungspegel der Decoder-Controller 412 die NMOS-Gate-Spannung VgNT erzeugt, desto geringer ist die Amplitude der Gate-zu-Source-Spannung des NMOS-Transistors N1. Außerdem ist die Gate-zu-Source-Spannung des NMOS-Transistors N1 umso höher, je höher die NMOS-Gate-Spannung VgNT vom Decoder-Controller 412 oberhalb des bestimmten Spannungspegels erzeugt wird. Dementsprechend kann der Decoder-Controller 412 dazu konfiguriert werden bzw. sein, den Spannungspegel der NMOS-Gate-Spannung VgNT zu verringern, um die Größe der Gate-zu-Source-Spannung zu verringern, und kann dazu konfiguriert sein, den Spannungspegel der NMOS-Gate-Spannung VgNT zu erhöhen, um die Größe der Gate-/Source-Spannung zu erhöhen.
  • Darüber hinaus kann der NMOS-Transistor N1 einen zugehörigen Drain-zu-Source-Widerstand RdsN über seine Drain- und Source-Anschlüsse aufweisen. Bei Konfigurationen, bei denen die Bitleitungsschaltung mit variablem Widerstand 418 als NMOS-Transistor N1 konfiguriert ist, ist der zugehörige Widerstand der Bitleitungsschaltung mit variablem Widerstand 418 der Drain-zu-Source-Widerstand RdsN des NMOS-Transistors N1. Der NMOS-Transistor N1 kann eine umgekehrte Beziehung zwischen seinem Drain-zu-Source-Widerstand RdsN und seiner Gate-zu-Source-Spannung aufweisen. Das heißt, je größer die Amplitude der Gate-zu-Source-Spannung ist, desto kleiner ist der Widerstandswert seines Drain-zu-Source-Widerstandes RdsN, und je kleiner die Amplitude der Gate-zu-Source-Spannung ist, desto größer ist der Widerstandswert seines Drain-zu-Source-Widerstandes RdsN.
  • Wie bereits beschrieben, kann bei Konfigurationen, bei denen die Bitleitungsschaltung mit variablem Widerstand 418 als Transistorschaltung mit einem oder mehreren MOSFETs implementiert ist, die Transistorschaltung eine effektive Gate-zu-Source-Spannung haben. Für die Einzeltransistor-Konfiguration aus 6 ist die effektive Gate-zu-Source-Spannung der Transistorschaltung die Gate-zu-Source-Spannung des NMOS-Transistors N1, und der Spannungspegel der effektiven Gate-zu-Source-Spannung ist der Spannungspegel der Gate-zu-Source-Spannung des NMOS-Transistors N1.
  • Während eines Lesevorgangs zum Lesen von Daten aus der ausgewählten Speicherzelle MC(s) (4) kann der Decoder-Controller 412 vor einer Einschaltzeit die NMOS-Gate-Spannung VgNT auf einem ersten Spannungspegel erzeugen, der die Gate-zu-Source-Spannung auf einen reduzierten Spannungspegel setzt, was wiederum den Drain-zu-Source-Widerstand RdsN auf einen hohen oder erhöhten Widerstandspegel setzt. Der Decoder-Controller 412 kann die NMOS-Gate-Spannung VgNT während einer anfänglichen Einschaltzeitspanne auf dem ersten Pegel halten, in der die ausgewählte Speicherzelle MC(s) eine Stromspitze des Speicherzellenstroms Icell leitet, wenn sie in einem bestimmten Zustand, z.B. einem Zustand mit niedrigem Widerstand, programmiert ist. Indem die NMOS-Gate-Spannung VgNT während der anfänglichen Einschaltzeitspanne auf dem ersten Pegel gehalten wird, hat der NMOS-Transistor N1 eine Gate-zu-Source-Spannung auf dem reduzierten Spannungspegel und sein Drain-zu-Source-Widerstand RdsN ist während der anfänglichen Einschaltzeitspanne, in der die ausgewählte Speicherzelle MC(s) die Stromspitze leitet, auf den hohen oder erhöhten Widerstandspegel eingestellt. Am Ende der anfänglichen Einschaltperiode kann der Decoder-Controller 412 damit beginnen, die NMOS-Gate-Spannung VgNT vom ersten Spannungspegel auf einen zweiten Spannungspegel zu erhöhen, wodurch wiederum die Gate-zu-Source-Spannung auf einen erhöhten Spannungspegel erhöht und der Drain-zu-Source-Widerstand RdsN auf einen niedrigen oder verringerten Widerstandspegel verringert wird.
  • Der erste Spannungspegel, bei dem der Decoder-Controller 412 die NMOS-Gate-Spannung VgNT erzeugt, kann eine Gate-zu-Source-Spannung des NMOS-Transistors N1 mit einem reduzierten Spannungspegel liefern, der dazu konfiguriert ist, die Breite der Stromspitze des Speicherzellenstroms Icell zu reduzieren. Die Breite wird relativ zu einer Breite einer Stromspitze reduziert, die die ausgewählte Speicherzelle MC(s) leiten würde, wenn der Decoder-Controller 412 die NMOS-Gate-Spannung VgNT auf dem zweiten Pegel erzeugt, so dass die Gate-zu-Source-Spannung auf dem erhöhten Spannungspegel und der Drain-zu-Source-Widerstand RdsN während der anfänglichen Einschaltzeit auf dem niedrigen oder verringerten Widerstandspegel liegt.
  • Der anfängliche Einschaltzeitraum kann vor einem Zeitpunkt enden, zu dem ein nachfolgendes, mit der ausgewählten Speicherzelle MC(s) in Zusammenhang stehendes Ereignis eintritt. Das nachfolgende Ereignis kann ein Leseergebnis-Erfassungsereignis sein, bei dem die Leseschaltung 410 ein Leseergebnissignal SR erzeugt und/oder ausgibt, das den logischen Pegel der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten anzeigt. Wenn die anfänglichen Einschaltzeiträume enden, ermöglicht die Erhöhung der NMOS-Gate-Spannung VgNT und damit die Erhöhung der Gate-zu-Source-Spannung auf den erhöhten Spannungspegel und die Verringerung des Drain-zu-Source-Widerstands RdsN auf den niedrigen oder verringerten Widerstandspegel eine schnellere Verringerung der globalen ausgewählten Wortleitungsspannung VGWL_SEL, und damit auch, dass das Ereignis der Leseergebnis-Erfassung früher eintritt, im Vergleich dazu, wenn der Decoder-Controller 412 die NMOS-Gate-Spannung VgNT auf dem ersten Spannungspegel und damit die Gate-zu-Source-Spannung auf dem reduzierten Pegel und den Drain-zu-Source-Widerstand RdsN auf dem hohen oder erhöhten Widerstandspegel hält.
  • Zusätzlich oder alternativ dazu kann ein nachfolgendes Ereignis, das mit der ausgewählten Speicherzelle MC(s) in Zusammenhang steht, eine Schreiboperation sein, wie z.B. Teil einer Lese-Änderungs-Schreib-Operation, wie zuvor beschrieben. Während des Schreibvorgangs kann die ausgewählte Bitleitung die ausgewählte Speicherzelle MC(s) mit der ausgewählten Bitleitungsspannung vorspannen, damit die ausgewählte Speicherzelle MC(s) eine bestimmte gewünschte Strommenge über den Teil der Schreibperiode leiten kann, damit die ausgewählte Speicherzelle MC(s) in einem bestimmten Zustand (z.B. einem niederohmigen oder hochohmigen Zustand) konfiguriert werden kann, um Daten auf einem gewünschten Logikpegel zu speichern. Der NMOS-Transistor N1 mit der Gate-zu-Source-Spannung auf dem reduzierten Spannungspegel und einem erhöhten Drain-zu-Source-Widerstand RdsN ist zwar geeignet, die Breite der Stromspitze während der anfänglichen Einschaltzeitperiode zu minimieren, kann jedoch einen zu großen Spannungsabfall und/oder einen zu hohen Drain-zu-Source-Widerstand RdsN aufweisen, um sicherzustellen, dass die ausgewählte Speicherzelle MC(s) die bestimmte gewünschte Menge an Zellenstrom während der Schreibperiode leitet.
  • Dementsprechend kann nach dem Ende der anfänglichen Einschaltzeitperioden eine Erhöhung der NMOS-Gate-Spannung VgNT und damit eine Erhöhung der Gate-zu-Source-Spannung auf den erhöhten Spannungspegel und eine Verringerung des Drain-zu-Source-Widerstands RdsN auf den niedrigen oder verringerten Widerstandspegel einen geringeren Spannungsabfall über dem NMOS-Transistor N1 und/oder einen größeren Stromfluss durch den NMOS-Transistor N1 ermöglichen, um besser sicherzustellen, dass die ausgewählte Speicherzelle MC(s) in der Lage ist, während der Schreibperiode einen ausreichend großen Zellenstrom zu leiten.
  • Der Decoder-Controller 412 kann dazu konfiguriert sein, die NMOS-Gate-Spannung VgNT bei einem zugehörigen maximalen und einem zugehörigen minimalen Spannungspegel zu erzeugen. Der Decoder-Controller 412 kann dazu konfiguriert sein, die NMOS-Gate-Spannung VgNT mit dem minimalen Spannungspegel zu erzeugen, um den NMOS-Transistor N1 auszuschalten. Bei der Erzeugung der NMOS-Gate-Spannung VgNT bei dem minimalen Spannungspegel kann der NMOS-Transistor N1 eine Gate-zu-Source-Spannung bei einem minimalen Spannungspegel und einen Drain-zu-Source-Widerstand RdsP bei einem maximalen Widerstandspegel aufweisen. Wenn der Gate-Anschluss mit der NMOS-Gate-Spannung auf dem minimalen Spannungspegel vorgespannt ist, hat der Leitungspfad zwischen den Source- und Drain-Anschlüssen des NMOS-Transistors N1 dementsprechend eine minimale Leitfähigkeit und/oder einen maximalen Widerstand. Bei der Erzeugung der NMOS-Gate-Spannung VgNT bei maximalem Spannungspegel kann der NMOS-Transistor N1 eine Gate-zu-Source-Spannung bei maximalem Spannungspegel und einen Drain-zu-Source-Widerstand RdsP bei minimalem Pegel aufweisen. Wenn er mit der NMOS-Gate-Spannung VgNT auf dem maximalen Spannungspegel vorgespannt wird, wird der NMOS-Transistor N1 als vollständig eingeschaltet bezeichnet, da sein Leitungspfad zwischen seinen Source- und Drain-Anschlüssen eine maximale Leitfähigkeit und/oder einen minimalen Widerstand aufweist.
  • In einigen Beispielkonfigurationen können die maximalen und minimalen Spannungspegel den maximalen und minimalen Spannungsversorgungspegeln entsprechen und/oder gleich sein, die den maximalen oder Schiene-zuSchiene- (Rail-to-Rail-) Spannungshub für den Speichervorgang ergeben. Abhängig von der Speicherkonfiguration kann der Speicherchip 104 unterschiedliche maximale und minimale Spannungspegel für Lese- und Schreibvorgänge verwenden. Zusätzlich oder alternativ können die maximalen und minimalen Spannungspegel von der Speichertechnologie des NMOS-Transistors N1 abhängen. Ähnlich wie bei dem mit Bezug auf 5 beschriebenen PMOS-Transistor M1, können für den NMOS-Transistor N1 zwei Arten von Transistoren verwendet werden, nämlich ein Triple-Well-Transistor und ein Nicht-Triple-Well-Transistor. Bei einem bestimmten Typ von Triple-Well-Transistor beträgt der minimale NMOS-Gate-Spannungspegel 0 V und der maximale NMOS-Gate-Spannungspegel 4,5 V. Bei einem bestimmten Typ von Nicht-Triple-Well-Transistor beträgt der minimale NMOS-Gate-Spannungspegel 0 V und der maximale PMOS-Gate-Spannungspegel 8 V. Diese Spannungspegel sind nur beispielhaft, und andere minimale und maximale Gate-Spannungspegel, die an den NMOS-Transistor N1 angelegt werden, sind möglich.
  • In einigen Beispielkonfigurationen ist der erste Spannungspegel der NMOS-Gate-Spannung VgNT, der die Gate-zu-Source-Spannung des NMOS-Transistors N1 auf einen reduzierten Spannungspegel und den Drain-zu-Source-Widerstand RdsN auf einen hohen oder erhöhten Widerstandspegel setzt, ein Zwischenspannungspegel zwischen dem maximalen Spannungspegel und dem minimalen Spannungspegel. In bestimmten Beispielkonfigurationen ist der erste Spannungspegel größer als die zugehörige Schwellenspannung VtP oberhalb des minimalen Spannungspegels und kleiner als der maximale Spannungspegel. In einer Beispielkonfiguration, in der ein Nicht-Triple-Well-NMOS-Transistor verwendet wird, bei dem der maximale Spannungspegel 8 V, der minimale Spannungspegel 0 V und die Schwellenspannung VtP 0,5 V beträgt, beträgt der erste Spannungspegel der NMOS-Gate-Spannung 2 V. In einer anderen Beispielkonfiguration, in der ein Triple-Well-PMOS-Transistor verwendet wird, bei dem die maximale Spannung 9 V, die minimale Spannung 4,5 V und die Schwellenspannung 0,5 V beträgt, beträgt der erste Spannungspegel der NMOS-Gate-Spannung 2,25 V. Die erste Spannung ist ein Zwischenwert zwischen dem maximalen Spannungspegel und dem minimalen Spannungspegel. Diese Spannungspegel sind nur beispielhaft, und andere Spannungspegel, die über einer Schwellenspannung VtN über dem minimalen Spannungspegel und unter dem maximalen Spannungspegel liegen, können möglich sein.
  • Wenn der NMOS-Transistor N1 mit der NMOS-Gate-Spannung VgNT auf einem Zwischenspannungspegel zwischen dem maximalen und dem minimalen Spannungspegel vorgespannt ist, kann der NMOS-Transistor N1 als teilweise eingeschaltet betrachtet werden, da sein Leitungspfad zwischen seinen Source- und Drain-Anschlüssen zwischen einem maximalen und einem minimalen Leitfähigkeits- und/oder Widerstandswert liegen kann und ein gewisser von Null verschiedener Strom durch den NMOS-Transistor N1 fließen kann.
  • In anderen Beispielkonfigurationen kann der erste Spannungspegel der NMOS-Gate-Spannung VgNT der minimale Spannungspegel sein, der den NMOS-Transistor N1 ausschaltet, wodurch der NMOS-Transistor im ausgewählten Bitleitungspfad 417 praktisch „schwebend“ ist. Zumindest in einigen Konfigurationen kann jedoch die Einstellung des ersten Spannungspegels auf den minimalen Spannungspegel, der den NMOS-Transistor N1 ausschaltet, dazu führen, dass die ausgewählte Speicherzelle MC(s) nach dem Einschalten zu wenig Zellstrom Icell leiten, was dazu führen könnte, dass die ausgewählte Speicherzelle MC(s) oszilliert oder zwischen Ein- und Ausschalten umschaltet, was wiederum die Lebensdauer der ausgewählten Speicherzelle MC(s) beeinträchtigen könnte. Umgekehrt kann es für den Decoder-Controller 412 von Vorteil sein, die NMOS-Gate-Spannung VgNT auf einem Zwischenspannungsniveau zu erzeugen, so dass der NMOS-Transistor N1 teilweise eingeschaltet wird, damit die ausgewählte Speicherzelle MC(s) zumindest eine minimal hohe Menge an Zellenstrom Icell leiten können, um ein Ausschalten der ausgewählten Speicherzelle MC(s) zu verhindern.
  • Zusätzlich kann in einigen Beispielkonfigurationen der zweite Spannungspegel der NMOS-Gate-Spannung VgNT, der die Gate-zu-Source-Spannung auf einen erhöhten Spannungspegel erhöht und den Drain-zu-Source-Widerstand RdsN auf einen niedrigen oder verringerten Widerstandspegel senkt, der maximale Spannungspegel sein, so dass die Gate-zu-Source-Spannung des NMOS-Transistors N1 den maximalen Betragspegel und der Drain-zu-Source-Widerstand RdsN zwischen den Drain- und Source-Anschlüssen einen minimalen Pegel aufweist. In anderen Beispielkonfigurationen ist der zweite Pegel niedriger als der maximale Spannungspegel, aber immer noch höher als der erste Spannungspegel und bietet einen erhöhten Gate-zu-Source-Spannungspegel und/oder einen verringerten Drain-zu-Source-Widerstandspegel.
  • Wie bei der mit Bezug auf 5 beschriebenen PMOS-Transistor-Konfiguration kann der zweite Spannungspegel der NMOS-Gate-Spannung VgNT der Pegel der NMOS-Gate-Spannung VgNT zu dem Zeitpunkt sein, zu dem ein nachfolgendes, mit der ausgewählten Speicherzelle MC(s) in Verbindung stehendes Ereignis eintritt oder beginnt. In einigen Beispielkonfigurationen kann es mehrere zweite Spannungspegel geben, da der zweite Spannungspegel, auf dem sich die NMOS-Gate-Spannung VgNT befindet, wenn das Leseergebnis-Erfassungsereignis eintritt, anders (z.B. niedriger) sein kann als der zweite Spannungspegel, auf dem sich die NMOS-Gate-Spannung VgNT befindet, wenn der Schreibvorgang beginnt. Als veranschaulichendes Beispiel kann der Decoder-Controller 412 am Ende der anfänglichen Einschaltzeitspanne damit beginnen, die NMOS-Gate-Spannung VgNT vom ersten Spannungspegel aus zu erhöhen. Wenn das Leseergebnis-Erfassungsereignis eintritt, kann der Decoder-Controller 412 die NMOS-Gate-Spannung VgNT auf einem gegebenen Spannungspegel erzeugen, der höher als der erste Spannungspegel ist, und der Decoder-Controller 412 kann den Pegel der NMOS-Gate-Spannung VgNT weiter erhöhen, so dass zu einem späteren Zeitpunkt, wenn die Schreibperiode beginnt, die NMOS-Gate-Spannung VgNT auf einem Spannungspegel liegt, der höher als der erste Spannungspegel und der gegebene Spannungspegel ist, auf dem die NMOS-Gate-Spannung VgNT zum Zeitpunkt des Leseergebnis-Erfassungsereignisses war. In anderen Konfigurationen kann der zweite Spannungspegel ein einziger Spannungspegel sein, der zum Zeitpunkt des Erfassungsereignisses erreicht wird, und der Decoder-Controller 412 kann dazu konfiguriert sein, die NMOS-Gate-Spannung VgNT ab dem Erfassungsereignis über mindestens einen Teil der Schreibperiode auf dem zweiten Spannungspegel zu halten. In beiden Fällen kann der Decoder-Controller 412 dazu konfiguriert sein, mit der Erhöhung der NMOS-Gate-Spannung VgNT einige Zeit nach dem Maximum des Spitzenanteils des Zellenstroms Icell und vor dem Eintreten mindestens eines nachfolgenden Ereignisses, das mit der ausgewählten Speicherzelle MC(s) in Verbindung steht, beginnt, so dass der NMOS-Transistor N1 bis zum Eintreten des nachfolgenden Ereignisses eine Gate-zu-Source-Spannung mit einem höheren Spannungspegel und einen Drain-zu-Source-Widerstand mit einem niedrigeren Widerstandspegel als während der anfänglichen Einschaltperiode, als er die Stromspitze leitete, aufweist.
  • Zusätzlich oder alternativ dazu kann der Decoder-Controller 412 zumindest für einige Beispielkonfigurationen die NMOS-Gate-Spannung VgNT vom ersten Spannungspegel auf den zweiten Spannungspegel erhöhen, so dass bis zum Eintreten des nachfolgenden, mit der ausgewählten Speicherzelle MC(s) verbundenen Ereignisses der Drain-zu-Source-Widerstand RdsP zumindest eine minimale Änderung (z.B. eine minimale Abnahme) des Widerstandspegels erfährt. In einigen Beispielkonfigurationen kann die Änderung des Widerstandsniveaus in der Größenordnung von Kiloohm liegen (kΩ), z.B. mindestens 1 kΩ. In bestimmten Beispielkonfigurationen kann die Veränderung des Widerstandsniveaus eine Abnahme in der Größenordnung von 4 kΩ oder 5 kΩ sein, als nicht einschränkende Beispiele.
  • Ein Beispiel für eine Leseoperation zum Lesen von Daten aus der ausgewählten Speicherzelle MC(s), gefolgt von einer beispielhaften Schreiboperation zum Schreiben von Daten in die ausgewählte Speicherzelle MC(s) wird nun unter Bezugnahme auf die 4-7 beschrieben. 7 zeigt ein Zeit- bzw. Timing-Diagramm bestimmter Signale und Spannungen, die mit der beispielhaften Leseschaltung aus 4 während der beispielhaften Lese- und Schreiboperationen erzeugt wurden. Das Timing-Diagramm zeigt ferner den Zellenstrom Icell als Funktion der Zeit während der Lese- und Schreiboperationen. Für den Leseoperationsteil des Timing-Diagramms kann die Wellenform des Zellenstroms Icell ein Hinweis auf den Zellenstrom Icell sein, den die ausgewählte Speicherzelle MC(s) ziehen bzw. aufnehmen können, wenn sie in einem Zustand programmiert ist, der die ausgewählte Speicherzelle MC(s) veranlasst, den Zellenstrom Icell mit einem Amplitudenniveau größer als Null oder größer als Leckstrom zu leiten, wenn sie mit der Lesespannungsdifferenz auf dem vorbestimmten Lesespannungsdifferenzniveau vorgespannt wird. Eine Beispiel-Speichertechnologie kann PCM oder ReRAM oder eine andere ähnliche Zwei-Terminal- und/oder Widerstands-Speichertechnologie sein, bei der das Speicherelement der Speicherzelle im niederohmigen Zustand programmiert wird, so dass, wenn der vorbestimmte Lesespannungs-Differenzpegel die gesamte bzw. gemeinsame Schwellenspannung des Speicherelements und des ausgewählten Elements überschreitet, die ausgewählte Speicherzelle MC(s) reagiert, indem sie zunächst eine Stromspitze oder einen Spitzenanteil 702 des Speicherzellenstroms Icell leitet, der auf einen Spitzenwert ansteigt und dann für die verbleibende Dauer des Lesevorgangs auf einen relativ stetigen, von Null verschiedenen Betrag abfällt. Für den Schreibvorgangsteil des Timing-Diagramms kann die Wellenform des Zellenstroms Icell auf den Zellenstrom Icell hinweisen, den die ausgewählte Speicherzelle MC(s) ziehen bzw. aufnehmen können, wenn sie mit einer Schreibspannungsdifferenz vorgespannt ist, die die ausgewählte Speicherzelle MC(s) dazu veranlasst, den Zellenstrom Icell mit einer schnellen Rückflanke zu leiten, um beispielsweise die ausgewählte Speicherzelle MC(s) in einem hochohmigen Zustand zu programmieren.
  • Darüber hinaus werden die mit Bezug auf 7 beschriebenen beispielhaften Lese- und Schreiboperationen mit der Wortleitungsschaltung mit variablem Widerstand 416, die als PMOS-Transistor M1 aus 5 konfiguriert ist, und mit der Bitleitungsschaltung mit variablem Widerstand 418, die als NMOS-Transistor N1 aus 6 konfiguriert ist, beschrieben. Dementsprechend zeigt 7 das Wortleitungs-Steuersignal CTRL_WL, das an die Wortleitungsschaltung mit variablem Widerstand 416 als PMOS-Gate-Spannung VgPT und das Bitleitungs-Steuersignal CTRL_BL, das an die Bitleitungsschaltung mit variablem Widerstand 416 bzw. 418 als NMOS-Gate-Widerstandsspannung VgNT angelegt wird. Zusätzlich werden die PMOS- und NMOS-Gate-Spannungen VgPT, VgNT mit Bezug auf die PMOS- und NMOS-Transistoren M1, N1 in Nicht-Triple-Well-Konfiguration beschrieben, wobei jedoch ähnliche Spannungsverläufe für Konfigurationen mit Triple-Well-Transistoren anwendbar sein können.
  • Zusätzlich wird der beispielhafte Lesevorgang so beschrieben, dass er über vier Perioden ausgeführt wird, einschließlich einer Bitleitungseinstellungsperiode, einer Wortleitungseinstellperiode, einer Speicherzellen-Antwortperiode und einer Leseperiode. Es sind auch andere Möglichkeiten möglich, einen beispielhafte Lesevorgang in Perioden zu unterteilen. Außerdem wird gezeigt, dass die auf die Leseoperation folgende Schreiboperation während einer Schreibperiode stattfindet, die auf die Leseperiode der Leseoperation folgt.
  • Zu Beginn des Lesevorgangs (vor dem Beginn der Periode der Bitleitungseinstellung) kann sich die Schaltung zur Durchführung des Lesevorgangs in einem Bereitschaftsmodus befinden, und der Bitleitungsdecoder 404 setzt die an dem Lesevorgang beteiligten oder damit verbundenen Bitleitungen auf ein vorbestimmtes, nicht ausgewähltes Bitleitungsniveau bzw. Bitleitungsspannungsniveau VBLU, und der Wortleitungsdecoder 402 setzt die an dem Lesevorgang beteiligten oder damit verbundenen Wortleitungen auf ein vorbestimmtes, nicht ausgewähltes Wortleitungsniveau bzw. -spannungsniveau VWLU. Außerdem kann der Decoder-Controller 412 in dem in 7 gezeigten Lesevorgang vor Beginn der Bitleitungseinstellperiode zunächst die PMOS-Gate-Spannung VgPT auf einem minimalen Gate-Spannungspegel Vgmin ausgeben, wodurch der PMOS-Transistor M1 vollständig eingeschaltet wird. Bei der Triple-Well-Technologie kann der Decoder-Controller 412 alternativ die PMOS-Gate-Spannung VgPT bei einem maximalen Spannungspegel Vgmax ausgeben, um den PMOS-Transistor M1 auszuschalten. Dieser Unterschied ist darauf zurückzuführen, dass der Decoder-Controller 412 so konfiguriert ist, dass Nicht-Triple-Well-PMOS-Transistoren während des Standby-Modus eingeschaltet bleiben, während der Decoder-Controller 412 dazu konfiguriert ist, Triple-Well-PMOS-Transistoren während des Standby-Modus ausgeschaltet zu lassen. Außerdem kann der Decoder-Controller 412 vor dem Beginn der BitleitungsEinstellperiode zunächst die NMOS-Gate-Spannung auf dem maximalen Spannungspegel Vgmax ausgeben, um den NMOS-Transistor N1 vollständig einzuschalten.
  • In der Bitleitungseinstellperiode setzt der Bitleitungsdecoder 404 die ausgewählte Bitleitungsspannung VBL_SEL der ausgewählten Bitleitung auf den vorbestimmten ausgewählten Bitleitungslesespannungspegel VBL_RD oder setzt diese anfänglich. Zu diesem Zweck kann der Bitleitungsspannungsgenerator 408 zu Beginn oder in einem Anfangsabschnitt der Bitleitungssetzperiode die ausgewählte Bitleitungsspannung VBL_SEL niedrig auf den ausgewählten Bitleitungslesespannungspegel VBL_RD treiben, indem er die ausgewählte Bitleitungsspannung VBL_SEL von dem nicht ausgewählten Bitleitungspegel VBLU auf den ausgewählten Bitleitungslesespannungspegel VBL_RD überleitet. Wenn der NMOS-Transistor N1 vollständig eingeschaltet ist, kann der gewählte Strompfad 416 die gewählte Bitleitungsspannung VBL_SEL mit dem ausgewählten Bitleitungslesespannungspegel VBL_RD an die gewählte Bitleitung liefern, was wiederum dazu führen kann, dass die gewählte Bitleitung den Spannungspegel der gewählten Bitleitungsspannung VGBL_SEL von dem nicht gewählten Bitleitungspegel VBLU auf den ausgewählten Bitleitungslesespannungspegel VBL_RD entsprechend verringert.
  • Der Wortleitungsdecoder 402 setzt in der Wortleitungseinstellperiode die gewählte Wortleitungsspannung VWL_SEL der ausgewählten Wortleitung auf den vorgegebenen gewählten Wortleitungslesespannungspegel VWL_RD. Zu diesem Zweck kann der Wortleitungsspannungsgenerator 406 zu Beginn der Wortleitungs-Einstellperiode die globale ausgewählte Wortleitungsspannung VGWL_SEL von dem nicht ausgewählten Wortleitungspegel VWLU auf den ausgewählten Wortleitungslesespannungspegel VWL_RD aktivieren und beginnen, diese zu erhöhen. Der ausgewählte Wortleitungspfad 414 kann die ausgewählte Wortleitungsspannung VGWL_SEL an die ausgewählte Wortleitung liefern, was dazu führen kann, dass die ausgewählte Wortleitungsspannung VWL_SEL von dem nicht ausgewählten Wortleitungspegel VWLU auf den ausgewählten Wortleitungslesespannungspegel VWL_RD ansteigt. Wie in 7 dargestellt, kann die gewählte Wortleitungsspannung VWL_SEL von dem nicht gewählten Wortleitungspegel VWLU mit einer gewissen Verzögerung gegenüber dem Zeitpunkt beginnen, zu dem die globale gewählte Wortleitungsspannung VGWL_SEL von dem nicht gewählten Wortleitungspegel VWLU anzusteigen beginnt. Die Verzögerung kann darauf zurückzuführen sein, dass die gewählte Wortleitungsspannung VWL_SEL erst dann zu steigen beginnt, wenn die globale gewählte Wortleitungsspannung VWL_SEL bzw. VGWL_SEL einen Schwellenspannungspegel über dem Spannungspegel der PMOS-Gate-Spannung VgPT aufweist. Die Verzögerung, mit der die gewählte Wortleitungsspannung VWL_SEL zu steigen beginnt, wird nachfolgend näher beschrieben. Darüber hinaus können, wie in 7 gezeigt, die globale ausgewählte Wortleitungsspannung VGWL_SEL und die ausgewählte Wortleitungsspannung VWL_SEL trotz der Verzögerung etwa zur gleichen Zeit den ausgewählten Wortleitungslesespannungspegel VWL_RD erreichen oder auf diesen ansteigen, was das Ende der Wortleitungseinstellperiode markiert.
  • Wenn die ausgewählte Wortleitungsspannung VWL_SEL den ausgewählten Wortleitungslesespannungspegel VWL_RD erreicht, kann die entsprechende Lesespannungsdifferenz über die ausgewählte Speicherzelle MC(s) auf dem vorbestimmten Lesespannungsdifferenzpegel liegen, wodurch die Ansprech- bzw. Antwortperiode der Speicherzelle beginnen kann. Die Speicherzellen-Antwortperiode ist eine Zeitspanne, während der sich die ausgewählte Speicherzelle MC(s) in einer bestimmten Weise als Reaktion auf die Lesespannungsdifferenz über die ausgewählte Speicherzelle, die sich auf dem vorbestimmten Lesespannungsdifferenzpegel befindet, verhält oder antwortet. Insbesondere wenn die ausgewählte Speicherzelle MC(s) in einem hochohmigen Zustand programmiert ist, dann kann die Lesespannungsdifferenz bei dem vorbestimmten Lesespannungsdifferenzpegel unter der Gesamtschwellenspannung der ausgewählten Speicherzelle MC(s) liegen. In diesem Fall kann die ausgewählte Speicherzelle MC(s) zu Beginn und/oder während der Ansprechzeit der Speicherzelle ausgeschaltet bleiben und kein Speicherzellenstrom Icell durch die ausgewählte Speicherzelle MC(s) fließen. Wenn die ausgewählte Speicherzelle in einem niederohmigen Zustand programmiert ist, kann alternativ dazu die Lesespannungsdifferenz bei dem vorbestimmten Lesespannungsdifferenzpegel die Gesamtschwellenspannung der ausgewählten Speicherzelle MC(s) übersteigen. In diesem Fall kann sich die ausgewählte Speicherzelle MC(s) zu Beginn der Speicherzellen-Antwortperiode einschalten oder auslösen. Dieser letztere Fall, bei dem die ausgewählte Speicherzelle im niederohmigen Zustand ist und sich einschaltet, ist im Zeitdiagramm aus 7 dargestellt.
  • Wenn die ausgewählte Speicherzelle MC(s) im niederohmigen Zustand programmiert ist und sich zu Beginn der Speicherzellen-Reaktionsperiode einschaltet, kann die ausgewählte Speicherzelle sofort oder schnell eine relativ große Menge an Speicherzellenstrom Icell ziehen bzw. aufnehmen oder leiten. Andernfalls, wenn die ausgewählte Speicherzelle anfänglich einschaltet oder auslöst, leitet die ausgewählte Speicherzelle eine Stromspitze (oder einen Spitzenanteil) 702, die eine Stromstärke über einen momentanen Zeitraum darstellt, in dem der Speicherzellenstrom Icell in der Größe von Null oder im Wesentlichen Null bis zu einem Strommaximum ansteigt. Bei Erreichen des Maximums der Stromspitze 702 beginnt die Amplitude des Speicherzellenstroms Icell durch die ausgewählte Speicherzelle MC(s) in der Speicherzellen-Reaktions- bzw. Antwortzeit abzunehmen oder abzusinken, bis die Größe des Speicherzellenstroms Icell einen relativ konstanten gesunkenen Wert erreicht. Der Teil des Speicherzellenstroms Icell, der beim anfänglichen Einschalten der ausgewählten Speicherzelle MC(s) eine Spitze aufweist, kann auf einen Spitzenabschnitt 702 des Speicherzellenstroms Icell bezogen werden, und der Teil des Speicherzellenstroms Icell, der von einem Spitzenpegel des Spitzenabschnitts auf den konstanten gesunkenen Pegel abfällt, kann als Abklingabschnitt 704 des Speicherzellenstroms Icell bezeichnet werden. Die Spitzen- und Abklinganteile 702, 704 des Speicherzellenstroms Icell werden im Folgenden näher beschrieben.
  • Darüber hinaus kann, wie in 4 gezeigt, die Leseschaltung 410 mit dem globalen ausgewählten Wortleitungsknoten GWL_SEL gekoppelt und dazu konfiguriert werden, die globale ausgewählte Wortleitungsspannung VWL_SEL zu erfassen, zu erkennen und/oder zu empfangen. Am Ende der Speicherzellen-Antwortperiode kann der Lesevorgang in die Leseperiode übergehen, während der die Leseschaltung 410 dazu konfiguriert werden bzw. sein kann, den Spannungspegel der globalen ausgewählten Wortleitungsspannung VWL_SEL zu erfassen oder zu detektieren oder anderweitig die globale ausgewählte Wortleitungsspannung VWL_SEL zu verwenden, um einen logischen Pegel der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten zu identifizieren. Als Reaktion auf die Identifizierung kann die Leseschaltung 410 dazu konfiguriert werden, ein Leseergebnissignal SR auszugeben, das den logischen Pegel der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten anzeigt. Die Leseschaltung 410 kann dazu konfiguriert werden, das Leseergebnissignal SR an den Lesecontroller bzw. Wortleitungspfad 414 oder an eine andere Schaltungskomponente ausgibt, die sich auf dem Speicherdie 104 oder außerhalb des Speicherchips 104 befindet.
  • In der Leseperiode kann die Leseschaltung 410 dazu konfiguriert sein, den Spannungspegel der globalen ausgewählten Wortleitungsspannung VGWL_SEL mit einem Auslösespannungspegel Vtrp zu vergleichen, um den logischen Pegel der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten zu identifizieren. Um den Spannungspegel der globalen ausgewählten Wortleitungsspannung VGWL_SEL mit dem Auslösespannungspegel Vtrp zu vergleichen, kann die Leseschaltung 410 dazu konfiguriert sein, unterschiedlich zu reagieren, je nachdem, ob der Spannungspegel der globalen ausgewählten Wortleitungsspannung VGWL_SEL über oder unter dem Auslösespannungspegel Vtrp liegt. Wenn beispielsweise in der Leseperiode die globale ausgewählte Wortleitungsspannung VGWL_SEL über dem Auslösespannungspegel Vtrp liegt, kann die Leseschaltung 410 dazu konfiguriert sein, einen Pegel (z.B. einen Spannungspegel) des Leseergebnissignals SR auf einem ersten (z.B. hohen) Pegel zu halten. Wenn andererseits die globale ausgewählte Wortleitungsspannung VGWL_SEL unter der Auslösespannung Vtrp liegt, kann die Leseschaltung 410 dazu konfiguriert sein, den Pegel des Leseergebnissignals SR vom ersten Pegel auf einen zweiten (niedrigen) Pegel abzusenken. Das Leseergebnissignal SR auf dem ersten (hohen) Pegel kann einen ersten logischen Pegel oder Wert der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten anzeigen, und das Leseergebnissignal SR auf dem zweiten (niedrigen) Pegel kann einen zweiten logischen Pegel oder Wert der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten anzeigen, der sich vom ersten logischen Pegel unterscheidet.
  • Ob der Spannungspegel der globalen ausgewählten Wortleitungsspannung VGWL_SEL zu Beginn der Leseperiode über oder unter dem Auslösepegel liegt, kann davon abhängen, ob die ausgewählte Speicherzelle MC(s) als Reaktion auf die Lesespannungsdifferenz bei dem vorgegebenen Lesespannungsdifferenzpegel zu Beginn der Speicherzellen-Reaktionsperiode ein- oder ausgeschaltet blieb. Falls die ausgewählte Speicherzelle MC(s) in den hochohmigen Zustand programmiert ist, kann die ausgewählte Speicherzelle MC(s) ausgeschaltet bleiben und als Reaktion darauf daran gehindert werden, den Speicherzellenstrom Icell zu ziehen. Wenn die ausgewählte Speicherzelle MC(s) während der Speicherzellen-Reaktionsperiode ausgeschaltet bleibt, kann der Spannungspegel der globalen ausgewählten Wortleitungsspannung auf einem relativ konstanten Pegel bleiben oder um einen relativ geringen Betrag abnehmen, so dass er zu Beginn der Leseperiode über dem Auslösepegel Vtrp liegt.
  • Andererseits, falls die ausgewählte Speicherzelle MC(s) im niederohmigen Zustand programmiert ist, kann die ausgewählte Speicherzelle MC(s) einschalten (oder auslösen) und als Reaktion darauf die aktuelle Speicherzelle I-Zelle ziehen, wie zuvor beschrieben. Wenn sich die ausgewählte Speicherzelle MC(s) einschaltet, kann der Betrag des Speicherzellenstroms Icell, für dessen Leitung die ausgewählte Speicherzelle MC(s) konfiguriert ist, dazu führen, dass eine Strommenge vom globalen ausgewählten Wortleitungsknoten GWL_SEL sinkt, was wiederum dazu führen kann, dass der Spannungspegel der global ausgewählten Wortleitungsspannung VGWL_SEL im Vergleich zu demjenigen, wenn die ausgewählte Speicherzelle MC(s) nicht eingeschaltet worden wäre, abnimmt. Obwohl die globale ausgewählte Wortleitungsspannung VGWL_SEL aufgrund einer effektiven Kapazität, die vom global ausgewählten Wortleitungsknoten GWL_SEL und dem Wortleitungsdecoder 402 bereitgestellt wird, möglicherweise nicht annähernd mit der schnellen Rate abnimmt, mit der der Spannungspegel der ausgewählten Wortleitungsspannung VWL_SEL abfällt, kann die globale ausgewählte Wortleitungsspannung VGWL_SEL dennoch bis zum Beginn der Leseperiode unter den Auslösespannungspegel Vtrp sinken.
  • 7 zeigt ferner eine Schreiboperation, die während einer auf die Lese-Periode folgenden Schreibperiode durchgeführt wurde. Zu Beginn der Schreibperiode kann der Wortleitungsspannungsgenerator 406 die globale ausgewählte Wortleitungsspannung VGWL_SEL auf einen programmierten Wortleitungsspannungspegel VWL_PG erhöhen, und die ausgewählte Speicherzelle MC(s) kann beginnen, den Zellenstrom Icell mit einem erhöhten Betrag zu leiten, verglichen mit dem relativ gleichmäßig abgeklungenen Betrag, den die ausgewählte Speicherzelle MC(s) während der Leseperiode leitete. Beispielsweise kann die relativ stetige abnehmende Menge, die die ausgewählte Speicherzelle MC(s) während der Leseperiode leitet, in einem Bereich von etwa 30-40 Mikroampere (µA) liegen, und zu Beginn der Schreibperiode kann die Menge des Zellenstroms Icell, die die ausgewählte Speicherzelle MC(s) leitet, in einem Bereich von etwa 100-110 µA liegen. Zusätzlich bewegen bzw. ändern die Wortleitungs- und Bitleitungs-Spannungsgeneratoren 406, 408 in dem in 7 gezeigten Beispiel-Schreibvorgang am Ende der Schreibperiode die globale ausgewählten Wort- und Bitleitungsspannungen VGWL_SEL, VGBL_SEL schnell auf etwa den gleichen Spannungspegel, so dass die Spannung an der ausgewählten Speicherzelle MC(s) 0 V beträgt. Diese schnelle Bewegung bzw. Änderung der Spannungspegel bewirkt, dass die ausgewählte Speicherzelle MC(s) schnell aufhört, Strom zu leiten, was als schnelle Rückflanke des Speicherzellenstroms Icell bezeichnet wird. Die ausgewählte Speicherzelle MC(s), die eine schnelle Rückflanke des Speicherzellenstroms von etwa 100 µA bis 0 µA leitet, kann die ausgewählte Speicherzelle MC(s) in den hochohmigen Zustand programmieren.
  • Unter Rückverweis auf den Lesevorgang kann es sein, dass die ausgewählte Speicherzelle MC(s), wenn sie im niederohmigen Zustand programmiert wurde, eine Stromspitze 702 des Zellenstroms Icell beim anfänglichen Einschalten zu Beginn der Speicherzellen-Reaktionsperiode leitet, wie zuvor beschrieben. Die Zeit, die den Beginn der Speicherzellen-Antwortperiode markiert, kann als Einschaltzeit bezeichnet werden und ist in 7 als zu einem Zeitpunkt t2 auftretend dargestellt. Die Stromspitze 702 kann als augenblicklich auftretend betrachtet werden, und bei Erreichen eines Maximums kann der Zellenstrom beginnen, in Richtung eines relativ konstanten gesunkenen Pegels abzufallen. Die Breite der Stromspitze kann eine Zeitdauer sein, die der Abklingteil bzw. -abschnitt 704 benötigt, um auf einen vorbestimmten Strompegel Ipdt abzufallen.
  • In einigen Beispielleseoperationen kann die NMOS-Gate-Spannung VgNT zu Beginn der Leseoperation und/oder vor der Periode der Bitleitungseinstellung zunächst auf den maximalen Gate-Spannungspegel Vgmax gesetzt werden und für die Dauer der Leseoperation auf dem maximalen Gate-Spannungspegel Vgmax bleiben. In ähnlicher Weise kann die PMOS-Gate-Spannung VgPT zu Beginn des Lesevorgangs und/oder vor der Einstellperiode der Bitleitung anfänglich auf den minimalen Gate-Spannungspegel Vgmin gesetzt werden und für die Dauer des Lesevorgangs auf dem minimalen Gate-Spannungspegel Vgmin bleiben.
  • Wie bereits beschrieben, kann die NMOS-Gate-Spannung VgNT bei dem maximalen Spannungspegel Vgmax den NMOS-Transistor N1 dazu konfigurieren, einen minimalen Widerstand aufzuweisen. In ähnlicher Weise kann die PMOS-Gate-Spannung VgPT bei dem minimalen Spannungspegel Vgmin den PMOS-Transistor M1 dazu konfigurieren, einen minimalen Widerstand aufzuweisen. Wenn die PMOS- und NMOS-Transistoren M1, N1 so konfiguriert werden, dass ihre jeweiligen Widerstände auf Minimalwiderstandspegel eingestellt sind, wenn die ausgewählte Speicherzelle MC(s) eingeschaltet wird und die Stromspitze 702 leitet, kann die Stromspitze 702 eine Breite haben, die ausreichend groß sein kann, um eine erhöhte Wahrscheinlichkeit zu haben, eine Lesestörung oder ein falsches Schreiben zu verursachen.
  • Um die Wahrscheinlichkeit zu verringern, kann der Decoder-Controller 412 nach dem Vorspannen des Gate-Anschlusses des NMOS-Transistors N1 mit der NMOS-Gate-Spannung VgNT auf den maximalen Gate-Spannungspegel Vgmax die ausgewählte Bitleitungsspannung VBL_SEL auf den gelesenen ausgewählten Bitleitungsspannungspegel VBL_RD zu einem Zeitpunkt t1 vor dem Einschaltzeitpunkt zum Zeitpunkt t2 herabsetzen. Der NMOS-Spike-Control-Gate-Spannungspegel VgSCN kann dem ersten Spannungspegel der NMOS-Gate-Spannung VgNT entsprechen, und damit der Gate-zu-Source-Spannung bei reduziertem Pegel und dem Drain-zu-Source-Widerstand RdsN bei hohem oder erhöhtem Widerstandspegel, wie zuvor mit Bezug auf 6 beschrieben. In einigen Beispielkonfigurationen kann der NMOS-Spike-Control-Gate-Spannungspegel VgSCN eine Zwischenspannung zwischen dem maximalen Gate-Spannungspegel Vgmax und dem minimalen Gate-Spannungspegel Vgmin sein. In anderen Beispielkonfigurationen ist der NMOS-Spike-Steuerungs-Gatespannungspegel VgSCN der minimale Gatespannungspegel Vgmin, der den NMOS-Transistor N1 ausschaltet und den NMOS-Transistor N1 im ausgewählten Bitleitungspfad 417 schweben lässt.
  • Außerdem kann der Decoder-Controller 412 zum Zeitpunkt t1 vor der Einschaltzeit die PMOS-Gate-Spannung VgPT von der minimalen Gate-Spannung Vgmax auf eine PMOS-Spike-Steuerungs-Gate-Spannung VgSCN erhöhen. Die PMOS-Spike-Steuerungs-Gatespannung VgSCN kann dem ersten Spannungspegel der PMOS-Gatespannung VgPT entsprechen, und damit der Gate-zu-Source-Spannung auf dem reduzierten Pegel und dem Drain-zu-Source-Widerstand RdsP auf dem hohen oder erhöhten Widerstandspegel, wie zuvor mit Bezug auf 5 beschrieben. Darüber hinaus kann die PMOS-Spike-Steuerungs-Gate-Spannung VgSCN ein Zwischenspannungspegel zwischen dem maximalen Spannungspegel Vgmax und dem minimalen Spannungspegel Vgmin sein.
  • Der Decoder-Controller 412 kann dazu konfiguriert sein, die PMOS-Gate-Spannung VgPT bei der PMOS-Spike-Steuerungs-Gate-Spannung VgSCP und die NMOS-Gate-Spannung VgNT bei der NMOS-Spike-Steuerungs-Gate-Spannung VgSCN während der Wortleitungs-Einstellperiode und einer bis zu einer anfänglichen Einschaltzeitperiode, die als eine Unterperiode der Speicherzellen-Antwortperiode betrachtet werden kann, aufrechtzuerhalten. Die anfängliche Einschaltperiode kann mit der Einschaltzeit zur Zeit t2 beginnen und zu einer späteren Zeit t3 enden, wenn der Speicherzellenstrom Icell auf einen Schwellenwert abfällt. In einigen Konfigurationen kann der nachfolgende Zeitpunkt t3 eine vorherbestimmte Zeit sein, die der Decoder-Controller 412 als Ende der anfänglichen Einschaltzeitperiode identifiziert, unabhängig davon, ob der Zellenstrom Icell tatsächlich bis auf den Schwellenwert abklingt.
  • Durch Einstellung der PMOS- und NMOS-Gatespannung VgPT, VgNT auf ihre jeweiligen PMOS- und NMOS-Spike-Steuerungs-Gatespannungspegel VgSCP, VgSCN können in den ausgewählten Wortleitungs- und Bitleitungspfaden 414 bzw. 417 erhöhte Widerstände auftreten, was wiederum die Breite der Stromspitze 702 im Vergleich zu dem Fall verringern kann, dass die PMOS- und NMOS-Gatespannung VgPT, VgNT ihre Gatespannungen auf den minimalen bzw. maximalen Gatespannungspegeln Vgmin, Vgmax halten. Dies wiederum kann die Wahrscheinlichkeit verringern oder minimieren, dass die Stromspitze 702 eine Lesestörung oder ein falsches Schreiben verursacht.
  • Das Timing-Diagramm aus 7 zeigt die Änderung der PMOS- und NMOS-Gate-Spannungen VgPT, VgNT auf ihre jeweiligen PMOS- und NMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCP, VgSCN zur gleichen Zeit t1. In anderen Beispielkonfigurationen können sich die PMOS- und NMOS-Gate-Spannungen VgPT, VgNT zu unterschiedlichen Zeiten ändern. Unabhängig davon, ob die PMOS- und NMOS-Gate-Spannungen VgPT, VgNT gleichzeitig oder zu verschiedenen Zeiten auf ihre jeweiligen PMOS- und NMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCP, VgSCN wechseln, kann es vorteilhaft sein, dass sich die Gatespannungen ändern, bevor die Wortleitungs-Einstellperiode beginnt und die globale ausgewählte Wortleitungsspannung VGWL_SEL in Richtung des gelesenen ausgewählten Wortleitungsspannungspegels VWL_RD ansteigt, so dass die ausgewählte Speicherzelle MC(s) nicht einschaltet und die Stromspitze leitet, bevor die PMOS- und NMOS-Transistoren M1, N1 auf ihre hohen Widerstandspegel eingestellt sind.
  • Obwohl 7 sowohl die PMOS- als auch die NMOS-Gate-Spannungen VgPT, VgNT zeigt, die auf ihre jeweiligen PMOS- und NMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCP, VgSCN wechseln, kann sich in anderen Beispielkonfigurationen nur eine der Gate-Spannungen ändern. In anderen Beispielkonfigurationen kann der Decoder-Controller 412 die PMOS- und NMOS-Gate-Spannungen VgPT, VgNT so einstellen, dass die PMOS-Gate-Spannung VgPT vor der Einschaltzeit auf den PMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCP wechselt, während die NMOS-Gate-Spannung VgNT auf dem maximalen Gate-Spannungspegel Vgmax bleibt, oder die NMOS-Gate-Spannung VgNT kann vor der Einschaltzeit auf den NMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCN wechseln, während die PMOS-Gate-Spannung VgPT auf dem minimalen Gate-Spannungspegel Vgmin bleibt.
  • Außerdem kann, wie zuvor beschrieben, die ausgewählte Wortleitungsspannung VWL_SEL eine gewisse Verzögerung beim Beginn des Anstiegs der eingestellten Wortleitungsperiode gegenüber dem nicht gewählten Wortleitungsspannungspegel VWLU erfahren. Insbesondere darf die ausgewählte Wortleitungsspannung VWL_SEL erst dann zu steigen beginnen, wenn die globale ausgewählte Wortleitungsspannung VGWL_SEL auf einen Schwellenspannungspegel über der PMOS-Gatespannung VgPT am PMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCP ansteigt. Dementsprechend ist die Verzögerung umso größer, je höher der PMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCP ist, und je länger die Wortleitungs-Einstellperiode und die Einschaltzeit ist. Folglich kann die Einstellung der PMOS-Gate-Spannung VgPT auf den PMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCP einen Kompromiss darstellen, indem die Wortleitungs-Einstellperiode verlängert wird, um eine Gate-Vorspannung zu erzeugen, die die Breite der Stromspitze 702 verringert.
  • Als Reaktion auf das Ende der anfänglichen Einschaltzeit zum Zeitpunkt t3 kann der Decoder-Controller 412 auch dazu konfiguriert sein bzw. werden, die NMOS-Gate-Spannung VgNT vom NMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCN zurück auf den maximalen Gate-Spannungspegel Vgmax zu erhöhen, um den Drain-zu-Source-Widerstandspegel RdsN des NMOS-Transistors N1 zu reduzieren. Zusätzlich kann der Decoder-Controller 412 dazu konfiguriert werden, die PMOS-Gate-Spannung VgPT vom PMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCP wieder auf den minimalen Gate-Spannungspegel Vgmin abzusenken, um den Drain-zu-Source-Widerstandspegel RdsP des PMOS-Transistors M1 zu reduzieren.
  • Durch Änderung der NMOS- und PMOS-Gate-Spannungen VgNT, VgPT kann ein Ereignis zur Erfassung des Leseergebnisses schneller eintreten, als wenn die NMOS- und PMOS-Gate-Spannungen auf ihren jeweiligen Spike-Steuerungs-Gate-Spannungspegeln VgSCN, VgSCP bleiben. 7 zeigt das Leseergebnis-Erfassungsereignis zu einem Zeitpunkt t4, wenn das von der Leseschaltung 410 ausgegebene Leseergebnis-Signal SR unter den Auslösespannungspegel Vtrp fällt und damit der Spannungspegel abfällt. Das Leseergebnis-Erfassungsereignis kann den Zeitpunkt markieren, zu dem eine Schaltung, wie z.B. ein Lesecontroller oder die Logiksteuerschaltung 154 aus 2B, den Spannungspegel des Leseergebnissignals SR abtasten bzw. aufnehmen oder identifizieren kann, um den Logikpegel der in der ausgewählten Speicherzelle MC(s) gespeicherten Daten zu bestimmen. In dem in 7 gezeigten Lesevorgang steigt die NMOS-Gate-Spannung VgNT bis zum maximalen Gate-Spannungspegel Vgmax mit einer viel schnelleren Rate als die Rate, mit der die PMOS-Gate-Spannung VgPT bis zum minimalen Gate-Spannungspegel Vgmin abnimmt. Die PMOS-Gate-Spannung VgPT kann mit einer gewünschten Rate abnehmen, die es ermöglicht, dass das Leseergebnis-Erfassungsereignis schneller eintritt (z.B. dass die globale ausgewählte Wortleitungsspannung VGWL_SEL unter den Auslösespannungspegel Vtrp fällt), als wenn die PMOS-Gate-Spannung VgPT auf dem PMOS-Spike-Steuerungs-Gate-Spannungspegel VgSCP bleibt, aber nicht zu schnell abnimmt, um nicht eine übermäßige Menge an Zellenstrom Icell durch die ausgewählte Speicherzelle MC(s) fließen zu lassen, während der Speicherzellenstrom Icell noch abnimmt.
  • Zusätzlich kann, wie zuvor beschrieben, die ausgewählte Speicherzelle MC(s) während der Schreibperiode den Zellenstrom bei einer oder um eine bestimmte Strommenge leiten, die größer ist als die Menge, die sie während der Ansprech- und Leseperioden der Speicherzelle leitet. Durch Erhöhen der NMOS-Gate-Spannung VgNT auf den maximalen Gate-Spannungspegel Vgmax und Senken der PMOS-Gate-Spannung VgPT auf den minimalen Gate-Spannungspegel Vgmin zu Beginn der Schreibperiode können die PMOS- und NMOS-Transistoren M1, N1 mit niedrigen Widerstandspegeln konfiguriert werden, die besser als die hohen Widerstandspegel geeignet sind, die ausgewählten Wortleitungen und Bitleitungen vorzuspannen und den bestimmten Strombetrag während der Schreibperiode durch die ausgewählte Speicherzelle MC(s) fließen zu lassen.
  • 8 ist ein Schaltbild einer weiteren Beispielkonfiguration der Wortleitungsschaltung mit variablem Widerstand 416 aus 4. Wie die Konfiguration in 5 ist die Wortleitungsschaltung mit variablem Widerstand 416 als Transistorschaltung ausgeführt. Statt einer einzelnen PMOS-Transistor-Konfiguration wie in 5 enthält die Konfiguration in 8 jedoch zwei parallel geschaltete PMOS-Transistoren M1, M2. Der erste PMOS-Transistor M1 ist dazu konfiguriert, eine erste PMOS-Gate-Spannung VgPT1 von der Decodersteuerung 412 zu empfangen, und der zweite PMOS-Transistor M2 ist dazu konfiguriert, eine zweite PMOS-Gate-Spannung VgPT2 von dem Decoder-Controller 412 zu empfangen. Der erste PMOS-Transistor M1 kann optimal dimensioniert sein, z.B. durch eine optimale Gate-Breite, um die Breite der Stromspitze 702 zu minimieren, und der zweite PMOS-Transistor M2 kann optimal dimensioniert sein, z.B. durch eine optimale Gate-Breite, für Schreibvorgänge. Dementsprechend kann der zweite PMOS-Transistor M2 eine größere Größe, z.B. eine größere Gatebreite, aufweisen als der erste PMOS-Transistor. Eine effektive Gate-zu-Source-Spannung der Transistorschaltung aus 8 kann eine Kombination, z.B. eine Summe, der Gate-zu-Source-Spannungen des ersten und des zweiten PMOS-Transistors enthalten.
  • 10 zeigt ein Beispiel-Timing-Diagramm der Gate-Spannungen VgPT1, VgPT2, die an die Gate-Anschlüsse des ersten und zweiten PMOS-Transistors M1, M2 angelegt werden. Die anderen Spannungs- und Stromkurven, die dem Timing-Diagramm aus 7 gemeinsam sind, wurden aus Gründen der Übersichtlichkeit weggelassen. Wie in 10 dargestellt, wird die an den ersten PMOS-Transistor M1 angelegte PMOS-Gate-Spannung VgPT1 immer auf dem minimalen Gate-Spannungspegel Vgmin gehalten, um den ersten PMOS-Transistor M1 während der Lese- und Schreibvorgänge vollständig eingeschaltet zu halten. Zum Zeitpunkt t1 vor der Einschaltzeit kann der Decoder-Controller 412 jedoch die zweite PMOS-Gate-Spannung VgPT2 auf dem maximalen Gate-Spannungspegel Vgmax ausgeben, um den zweiten PMOS-Transistor M2, der für die Ereignisse nach der anfänglichen Einschaltperiode optimiert ist, auszuschalten. Die Einstellung der zweiten PMOS-Gate-Spannung VgPT2 auf den maximalen Gate-Spannungspegel Vgmax kann dazu führen, dass die effektive Gate-zu-Source-Spannung der Transistorschaltung einen reduzierten Pegel und der effektive oder äquivalente Widerstand der beiden PMOS-Transistoren M1, M2 einen erhöhten Widerstandspegel aufweist. Anschließend kann die Decoder-Controller 412 als Reaktion auf die anfängliche Einschaltzeitspanne, die zum Zeitpunkt t3 endet, damit beginnen, die zweite PMOS-Gate-Spannung VgPT2 wieder auf den minimalen Gate-Spannungspegel Vgmin zu senken, um den zweiten PMOS-Transistor M2 einzuschalten, der wiederum die effektive Gate-zu-Source-Spannung auf einen erhöhten Pegel erhöht und den effektiven oder äquivalenten Widerstand der beiden PMOS-Transistoren M1, M2 verringert.
  • 9 ist ein Schaltplan einer weiteren Beispielkonfiguration der Bitleitungsschaltung mit variablem Widerstand 418 aus 4. Wie die Konfiguration in 6 ist die Bitleitungsschaltung mit variablem Widerstand 418 als Transistorschaltung konfiguriert. Statt einer einzelnen NMOS-Transistor-Konfiguration wie in 6 enthält die Konfiguration in 9 jedoch zwei parallel geschaltete NMOS-Transistoren N1, N2. Der erste NMOS-Transistor N1 ist dazu konfiguriert, eine erste NMOS-Gate-Spannung VgNT1 von dem Decoder-Controller 412 zu empfangen, und der zweite NMOS-Transistor N2 ist dazu konfiguriert, eine zweite NMOS-Gate-Spannung VgNT2 von dem Decoder-Controller 412 zu empfangen. Der erste NMOS-Transistor N1 kann optimal dimensioniert sein, z.B. durch eine optimale Gate-Breite, um die Breite der Stromspitze 702 zu minimieren, und der zweite NMOS-Transistor N2 kann optimal für Schreibvorgänge dimensioniert sein, z.B. durch eine optimale Gate-Breite. Dementsprechend kann der zweite NMOS-Transistor N2 eine größere Größe, z.B. eine größere Gatebreite, aufweisen als der erste NMOS-Transistor N2. Eine effektive Gate-zu-Source-Spannung der Transistorschaltung aus 9 kann eine Kombination, z.B. eine Summe, der Gate-zu-Source-Spannungen des ersten und zweiten NMOS-Transistors enthalten.
  • Unter Rückbezug auf 10 wird die an den ersten NMOS-Transistor N1 angelegte NMOS-Gate-Spannung VgNT1 immer auf dem maximalen Gate-Spannungspegel Vgmax gehalten, um den ersten NMOS-Transistor N1 während der Lese- und Schreiboperationen voll eingeschaltet zu halten. Zum Zeitpunkt t1 vor der Einschaltzeit kann der Decoder-Controller 412 jedoch die zweite NMOS-Gate-Spannung VgNT2 auf dem minimalen Gate-Spannungspegel Vgmin ausgeben, um den zweiten NMOS-Transistor N2, der für die Ereignisse nach der anfänglichen Einschaltperiode optimiert ist, auszuschalten. Die Einstellung der zweiten NMOS-Gate-Spannung VgNT2 auf den minimalen Gate-Spannungspegel Vgmin kann dazu führen, dass die effektive Gate-zu-Source-Spannung der Transistorschaltung einen reduzierten Pegel und der effektive Widerstand der beiden NMOS-Transistoren N1, N2 einen erhöhten Widerstandspegel aufweist. Anschließend kann der Decoder-Controller 412 als Reaktion auf die anfängliche Einschaltzeitperiode, die zum Zeitpunkt t3 endet, damit beginnen, die zweite NMOS-Gate-Spannung VgNT2 wieder auf den maximalen Gate-Spannungspegel Vgmax zu erhöhen, um den zweiten NMOS-Transistor N2 einzuschalten, der wiederum die effektive Gate-zu-Source-Spannung auf einen erhöhten Pegel erhöht und den effektiven oder äquivalenten Widerstand der beiden NMOS-Transistoren N1, N2 verringert.
  • Ein Mittel zum Liefern einer Spannung zum Vorspannen einer Speicherzelle während eines Lesevorgangs zum Lesen von Daten aus der Speicherzelle kann in verschiedenen Ausführungsformen den ausgewählten Wortleitungspfad 414, der die globale ausgewählte Wortleitungsspannung VGWL_SEL an die ausgewählte Wortleitung liefert, oder den ausgewählten Bitleitungspfad 417, der die globale ausgewählte Bitleitungsspannung VGBL_SEL an die ausgewählte Bitleitung liefert, oder ähnliches umfassen. Andere Ausführungsformen können ähnliche oder gleichwertige Mittel zur Lieferung einer Spannung zur Vorspannung einer Speicherzelle enthalten.
  • Ein Mittel zum Einstellen eines Widerstands auf einen hohen Widerstandspegel kann in verschiedenen Ausführungsformen den einzelnen PMOS-Transistor M1 (5), zwei parallel geschaltete PMOS-Transistoren M1, M2 (8), den einzelnen NMOS-Transistor N1 (6) oder zwei parallel geschaltete NMOS-Transistoren N1, N2 (9), den Decoder-Controller 412 oder ähnliches, andere Logik-Hardware und/oder ausführbaren Code, der auf einem computerlesbaren Medium gespeichert ist, umfassen. Andere Ausführungsformen können ähnliche oder gleichwertige Mittel zur Einstellung eines Widerstandes auf einen hohen Widerstandspegel enthalten.
  • Ein Mittel zur Änderung eines Widerstands auf einen niedrigen Widerstandspegel kann in verschiedenen Ausführungsformen den einzelnen PMOS-Transistor M1 (5), zwei parallel geschaltete PMOS-Transistoren M1, M2 (8), den einzelnen NMOS-Transistor N1 (6) oder zwei parallel geschaltete NMOS-Transistoren N1, N2 (9), den Decoder-Controller 412 oder ähnliches, andere Logik-Hardware und/oder ausführbaren Code, der auf einem computerlesbaren Medium gespeichert ist, umfassen. Andere Ausführungsformen können ähnliche oder gleichwertige Mittel zur Einstellung eines Widerstandes auf einen hohen Widerstandspegel enthalten.
  • Die vorstehende ausführliche Beschreibung soll als Veranschaulichung ausgewählter Formen, die die Erfindung annehmen kann, und nicht als Definition der Erfindung verstanden werden. Lediglich die folgenden Ansprüche, einschließlich aller äquivalenter Ausführungsformen, sollen den Umfang der beanspruchten Erfindung definieren. Schließlich ist anzumerken, dass jeder Aspekt jeder der hier beschriebenen bevorzugten Ausführungsformen allein oder in Kombination mit einem oder mehreren anderen verwendet werden kann.

Claims (22)

  1. Schaltung, umfassend: ein Speicherfeld bzw. -array, das eine Vielzahl von Speicherzellen umfasst; einen Pfad, der dazu konfiguriert ist, eine Spannung zum Vorspannen einer Speicherzelle der Vielzahl von Speicherzellen zu liefern, wobei der Pfad Folgendes umfasst: eine Schaltung mit variablem Widerstand, die dazu konfiguriert ist, vor dem Einschalten der Speicherzelle einen zugeordneten bzw. zugehörigen Widerstand auf ein hohes Widerstandsniveau bzw. einen hohen Widerstandspegel einzustellen; und als Reaktion auf eine Endzeit einer anfänglichen Einschaltzeitspanne den zugehörigen Widerstand von einem hohen Widerstandspegel auf einen niedrigen Widerstandspegel einzustellen.
  2. Schaltung nach Anspruch 1, wobei die Schaltung mit variablem Widerstand einen Transistor umfasst, der dazu konfiguriert ist, eine Eingangsspannung zu empfangen; und als Reaktion auf den Empfang der Eingangsspannung den zugehörigen Widerstand auf den hohen Widerstandspegel einzustellen.
  3. Schaltung nach Anspruch 2, wobei der Transistor dazu konfiguriert ist, als Reaktion auf eine Änderung des Spannungspegels der Eingangsspannung den zugehörigen Widerstand vom hohen Widerstandspegel auf den niedrigen Widerstandspegel einzustellen.
  4. Schaltung nach Anspruch 2, wobei der Transistor dazu konfiguriert ist, als Reaktion auf den Empfang der Eingangsspannung auf einem Zwischenspannungspegel den zugehörigen Widerstand auf den hohen Widerstandspegel einzustellen.
  5. Schaltung nach Anspruch 2, wobei der Transistor dazu konfiguriert ist, als Reaktion auf den Empfang der Eingangsspannung auf einem minimalen Spannungspegel den zugehörigen Widerstand auf den hohen Widerstandspegel einzustellen.
  6. Schaltung nach Anspruch 2, die ferner einen Wortleitungsdecoder, die den Transistor umfasst, umfasst.
  7. Schaltung nach Anspruch 2, die ferner einen Bitleitungsdecoder, die den Transistor umfasst, umfasst.
  8. Schaltung nach Anspruch 1, wobei der Pfad einen ersten Pfad umfasst, die Spannung eine erste Spannung umfasst, die Schaltung mit variablem Widerstand eine erste Schaltung mit variablem Widerstand umfasst, der zugehörige Widerstand einen ersten zugehörigen Widerstand umfasst, der hohe Widerstandspegel einen ersten hohen Widerstandspegel umfasst, der niedrige Widerstandspegel einen ersten niedrigen Widerstandspegel umfasst, und wobei die Schaltung ferner umfasst: einen zweiten Pfad, der dazu konfiguriert ist, eine zweite Spannung zum Vorspannen der Speicherzelle zu liefern, wobei der zweite Pfad umfasst: eine zweite Schaltung mit variablem Widerstand, die dazu konfiguriert ist, einen zweiten zugehörigen Widerstand auf einen zweiten hohen Widerstandspegel einzustellen, bevor die Speicherzelle eingeschaltet wird; und als Reaktion auf die Endzeit der ersten Einschaltzeitspanne den zweiten zugehörigen Widerstand von dem zweiten hohen Widerstandspegel auf einen zweiten niedrigen Widerstandspegel einzustellen
  9. Schaltung nach Anspruch 1, wobei die Schaltung mit variablem Widerstand dazu konfiguriert ist, vor einer Wortleitungs-Auswahlperiode einer Leseoperation zum Lesen von Daten aus der Speicherzelle den zugehörigen Widerstand auf den hohen Widerstandspegel einzustellen.
  10. Schaltung nach Anspruch 10, wobei die Schaltung mit variablem Widerstand ein Paar parallel geschalteter Transistoren umfasst, wobei einer der Transistoren des Paars dazu konfiguriert ist, sich auszuschalten, um den zugehörigen Widerstand auf den hohen Widerstandspegel einzustellen, und wobei beide Transistoren des Paars dazu konfiguriert sind, sich einzuschalten, um den zugehörigen Widerstand vom hohen Widerstandspegel auf den niedrigen Widerstandspegel einzustellen.
  11. Schaltung, umfassend: ein Speicherfeld bzw. -array, das eine Vielzahl von Speicherzellen umfasst; einen Spannungsgenerator, der dazu konfiguriert ist, während eines Lesevorgangs eine Spannung zu erzeugen, um Daten aus einer Speicherzelle der Vielzahl von Speicherzellen zu lesen; eine Transistorschaltung, die dazu konfiguriert ist, die Spannung zu empfangen; und die Spannung an eine mit der Speicherzelle gekoppelte Vorspannungsleitung weiterzuleiten; eine Vorspannungsschaltung, die dazu konfiguriert ist, die Transistorschaltung gemäß einer ersten Vorspannungseinstellung während einer Vorspannungsleitungs-Einstellperiode vor einer Einschaltzeit, zu der die Speicherzelle einen Spike- bzw. Spitzenanteil eines Speicherzellenstroms leitet, vorzuspannen; und auf Vorspannen der Transistorschaltung gemäß einer zweiten Vorspannungseinstellung zeitlich nach dem Spitzenanteil und vor einer Leseergebnis-Erfassungszeit des Lesevorgangs umzuschalten.
  12. Schaltung nach Anspruch 11, wobei die Transistorschaltung einen p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (PMOS-Transistor) umfasst, und wobei die Vorspannungsschaltung dazu konfiguriert ist, durch Absenken einer an den PMOS-Transistor angelegten Gate-Spannung von einem ersten Spannungspegel auf einen zweiten Spannungspegel auf die Vorspannung des PMOS-Transistors gemäß der zweiten Vorspannungseinstellung umzuschalten.
  13. Schaltung nach Anspruch 12, wobei der erste Spannungspegel einen Zwischenspannungspegel umfasst.
  14. Schaltung nach Anspruch 12, wobei der PMOS-Transistor einen von einer Vielzahl von Transistoren eines Wortleitungsdecoders umfasst.
  15. Schaltung nach Anspruch 11, wobei die Transistorschaltung einen n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (NMOS-Transistor) umfasst, und wobei die Vorspannungsschaltung dazu konfiguriert ist, durch Erhöhen einer an den NMOS-Transistor angelegten Gate-Spannung von einem ersten Spannungspegel auf einen zweiten Spannungspegel den NMOS-Transistor gemäß der zweiten Vorspannungseinstellung vorzuspannen.
  16. Schaltung nach Anspruch 15, bei der der NMOS-Transistor einen von einer Vielzahl von Transistoren eines Wortleitungsdecoders umfasst.
  17. System umfassend: ein Speicherfeld bzw. -array, das eine Vielzahl von Speicherzellen umfasst; eine Wortleitung, die mit einer Speicherzelle der Vielzahl von Speicherzellen gekoppelt ist, wobei die Speicherzelle dazu konfiguriert ist, einen Spitzenanteil eines Speicherzellenstroms zu leiten, wenn die Speicherzelle während des Lesevorgangs einschaltet; eine an die Speicherzelle gekoppelte Bitleitung; einen Wortleitungsdecoder, der dazu konfiguriert ist, eine Wortleitungsspannung auf der Wortleitung einzustellen; einen Bitleitungsdecoder, der dazu konfiguriert ist, eine Bitleitungsspannung auf der Bitleitung einzustellen; und einen Decoder-Controller, der dazu konfiguriert ist, vor dem Auftreten des Spitzenanteils eine erste effektive Gate-zu-Source-Spannung einer ersten Transistorschaltung im Wortleitungsdecoder und eine zweite effektive Gate-zu-Source-Spannung einer zweiten Transistorschaltung im Bitleitungsdecoder auf reduzierte Spannungspegel einzustellen, wobei die reduzierten Spannungspegel dazu konfiguriert sind, eine Breite des Spitzenanteils zu reduzieren; und nach dem Auftreten eines Maximums des Spitzenanteils die erste effektive Gate-zu-Source-Spannung und die zweite effektive Gate-zu-Source-Spannung von den jeweiligen reduzierten Spannungspegeln auf jeweilige erhöhte Spannungspegel zu erhöhen, die für ein nachfolgendes, mit der Speicherzelle in Zusammenhang stehendes Ereignis konfiguriert sind.
  18. System nach Anspruch 17, wobei der Decoder-Controller dazu konfiguriert ist, eine Gatespannung zu erhöhen, um die zweite effektive Gate-zu-Source-Spannung der zweiten Transistorschaltung zu erhöhen.
  19. System nach Anspruch 17, wobei der Decoder-Controller dazu konfiguriert ist, eine Gatespannung zu verringern, um die erste effektive Gate-zu-Source-Spannung der ersten Transistorschaltung zu erhöhen.
  20. System nach Anspruch 17, wobei die jeweiligen reduzierten Spannungspegel jeweils einem zugehörigen Zwischenspannungspegel entsprechen.
  21. Verfahren, umfassend: Liefern einer Spannung an eine mit einer Speicherzelle gekoppelte Vorspannungsleitung über einen Pfad; Vorspannen eines Transistors des Pfades mit einer Gatespannung auf einem ersten Gatespannungspegel vor dem Einschalten der Speicherzelle mit einem Decoder-Controller; und Vorspannen des Transistors mit der Gate-Spannung auf einem die Gate-zu-Source-Spannung des Transistors erhöhenden zweiten Gate-Spannungspegel, mittels des Decoder-Controllers als Reaktion auf ein Erkennen eines Endes einer ersten Einschaltzeitspanne.
  22. Schaltung, umfassend: Mittel zum Liefern einer Spannung zum Vorspannen einer Speicherzelle während eines Lesevorgangs zum Lesen von Daten aus der Speicherzelle; Mittel zum Einstellen eines Widerstands auf einen hohen Widerstandspegel vor einer Einschaltzeit des Lesevorgangs; und Mittel zum Ändern des Widerstands auf einen niedrigen Widerstandspegel als Reaktion auf ein Ende einer anfänglichen Einschaltzeit des Lesevorgangs.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998052B2 (en) 2018-04-12 2021-05-04 Samsung Electronics Co., Ltd. Non-volatile memory device and initialization information reading method thereof
KR102508529B1 (ko) * 2018-04-12 2023-03-09 삼성전자주식회사 불휘발성 메모리 장치의 초기화 정보를 읽는 방법
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
KR20200086137A (ko) * 2019-01-08 2020-07-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11112455B2 (en) * 2019-02-26 2021-09-07 Texas Instruments Incorporated Built-in self-test circuits and related methods
JP2020149736A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体記憶装置
KR20200117374A (ko) * 2019-04-04 2020-10-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이의 동작 방법 및 이를 이용하는 시스템
US11087854B1 (en) * 2020-03-05 2021-08-10 Intel Corporation High current fast read scheme for crosspoint memory
US11386945B2 (en) 2020-10-02 2022-07-12 Sandisk Technologies Llc Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line
US11328759B2 (en) 2020-10-02 2022-05-10 Sandisk Technologies Llc Signal preserve in MRAM during reading
CN113724759B (zh) * 2021-09-01 2023-07-14 哈尔滨工程大学 一种基于倏逝场的光纤忆阻单元
JP2023044267A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 メモリシステム
US20230267981A1 (en) * 2022-02-22 2023-08-24 Sandisk Technologies Llc Cross-point array ihold read margin improvement

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791885B2 (en) * 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
US7589343B2 (en) 2002-12-13 2009-09-15 Intel Corporation Memory and access device and method therefor
US7495944B2 (en) 2005-03-30 2009-02-24 Ovonyx, Inc. Reading phase change memories
US8009455B2 (en) 2009-01-20 2011-08-30 Ovonyx, Inc. Programmable resistance memory
JP2011078728A (ja) * 2009-03-10 2011-04-21 Shinsedai Kk 身体状態評価装置、状態推測装置、歩幅推測装置、及び、健康管理システム
JP4860787B1 (ja) * 2010-06-03 2012-01-25 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
US20120044742A1 (en) * 2010-08-20 2012-02-23 Micron Technology, Inc. Variable resistance memory array architecture
US8284589B2 (en) 2010-08-20 2012-10-09 Sandisk 3D Llc Single device driver circuit to control three-dimensional memory element array
JP5222380B2 (ja) 2011-05-24 2013-06-26 シャープ株式会社 可変抵抗素子のフォーミング処理方法および不揮発性半導体記憶装置
JP5852741B2 (ja) 2011-09-09 2016-02-03 インテル・コーポレーション メモリデバイスにおけるパス分離
JP2014010876A (ja) 2012-07-02 2014-01-20 Toshiba Corp 半導体記憶装置
US9368205B2 (en) 2013-08-26 2016-06-14 Intel Corporation Set and reset operation in phase change memory and associated techniques and configurations
US9990990B2 (en) 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
KR20160074238A (ko) 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
US9437293B1 (en) 2015-03-27 2016-09-06 Intel Corporation Integrated setback read with reduced snapback disturb
US9704588B1 (en) * 2016-03-14 2017-07-11 Sandisk Technologies Llc Apparatus and method for preconditioning currents to reduce errors in sensing for non-volatile memory

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Publication number Publication date
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US20190267082A1 (en) 2019-08-29

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