KR20160074238A

KR20160074238A - 전자 장치 및 전자 장치의 동작 방법

Info

Publication number: KR20160074238A
Application number: KR1020140183310A
Authority: KR
Inventors: 김현식
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-12-18
Filing date: 2014-12-18
Publication date: 2016-06-28
Also published as: CN105719690B; US9830986B2; CN105719690A; US20160180928A1

Abstract

전자 장치는 반도체 메모리를 포함할 수 있다. 상기 반도체 메모리는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로를 포함할 수 있다.

Description

전자 장치 및 전자 장치의 동작 방법{ELECTRONIC DEVICE AND OPERATING METHOD FOR THE SAME}

본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.

최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨데, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.

본 발명의 실시예들은 스니크 전류를 보상하여 리드 동작을 수행함으로써 리드 마진을 증가시킨 전자 장치를 제공할 수 있다.

또한 본 발명의 실시예들은 스니크 전류를 보상하기 위한 정보를 미리 저장함으로써 리드 속도를 지연시키지 않는 전자 장치를 제공할 수 있다.

본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있다. 상기 반도체 메모리는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로를 포함할 수 있다.

상기 다수의 저항성 메모리 셀 각각은 저장된 데이터의 논리값에 따라 고저항 상태 또는 저저항 상태를 가지는 가변 저항 소자; 및 상기 가변 저항 소자에 직렬로 연결된 선택 소자를 포함할 수 있다.

상기 셀 어레이는 다수의 컬럼 라인과 다수의 로우 라인을 포함하고, 상기 다수의 저항성 메모리 셀들 각각은 상기 다수의 컬럼 라인 중 하나의 컬럼 라인과 상기 다수의 로우 라인 중 하나의 로우 라인에 연결될 수 있다.

상기 리드 회로는 기준 전류를 생성하여 상기 센싱 노드로 공급하는 제1전류 생성부; 상기 전류 정보를 저장하고, 상기 전류 정보에 따라 보상 전류를 생성하여 상기 센싱 노드로 공급하는 제2전류 생성부; 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 센싱부; 및 상기 선택된 컬럼에 리드 전압을 인가하고, 상기 리드 전류를 상기 센싱 노드로부터 공급받는 리드 전압 구동부를 포함하고, 상기 바이어스 전류는 상기 기준 전류와 상기 보상 전류를 합한 전류일 수 있다.

상기 제2전류 생성부는 상기 전류 정보를 저장하는 저장부; 상기 전류 정보에 대응하는 레벨을 갖는 보상 전압을 생성하는 전압 생성부; 및 상기 보상 전압의 레벨에 대응하는 전류량을 갖는 상기 보상 전류를 생성하는 전류 생성부를 포함할 수 있다.

상기 전류 정보는 상기 셀 어레이에서 리드 마진이 최대가 되는 상기 바이어스 전류의 전류량에 대응하는 정보일 수 있다.

상기 저장부는 상기 전류 정보를 저장할 수 있는 다수의 비휘발성 메모리 소자를 포함할 수 있다.

상기 리드 전압 구동부는 리드 동작시 상기 선택된 컬럼과 연결되는 내부 노드; 상기 리드 전압과 상기 내부 노드의 전압을 비교하는 비교부; 및 상기 센싱 노드와 상기 내부 노드 사이에 연결되고, 상기 비교부의 비교 결과에 응답하여 온/오프되는 트랜지스터를 포함할 수 있다.

상기 전자 장치는, 마이크로프로세서를 더 포함할 수 있다. 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.

상기 전자 장치는, 프로세서를 더 포함할 수 있다. 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.

상기 전자 장치는, 프로세싱 시스템을 더 포함할 수 있다. 상기 프로세싱 시스템은 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.

상기 전자 장치는, 데이터 저장 시스템을 더 포함할 수 있다. 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.

상기 전자 장치는, 메모리 시스템을 더 포함할 수 있다. 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.

본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있다. 상기 반도체 메모리는 각각 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 다수의 셀 어레이; 및 상기 다수의 셀 어레이 중 대응하는 셀 어레이가 선택된 경우 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 다수의 리드 회로를 포함할 수 있다.

상기 다수의 셀 어레이 각각은 다수의 컬럼 라인과 다수의 로우 라인을 포함하고, 상기 다수의 저항성 메모리 셀들 각각은 상기 다수의 컬럼 라인 중 하나의 컬럼 라인과 상기 다수의 로우 라인 중 하나의 로우 라인에 연결될 수 있다.

상기 다수의 리드 회로 각각은 기준 전류를 생성하여 상기 센싱 노드로 공급하는 제1전류 생성부; 상기 전류 정보를 저장하고, 상기 전류 정보에 따라 보상 전류를 생성하여 상기 센싱 노드로 공급하는 제2전류 생성부; 상기 센싱 노드의 전압과 기준 전압을 비교하여 상기 선택된 메모리 셀의 데이터를 센싱하는 데이터 센싱부; 및 상기 선택된 컬럼에 리드 전압을 인가하고, 상기 리드 전류를 상기 센싱 노드로부터 공급받는 리드 전압 구동부를 포함할 수 있다.

상기 전류 정보는 상기 다수의 셀 어레이 중 대응하는 셀 어레이에서 리드 마진이 최대가 되는 상기 바이어스 전류의 전류량에 대응하는 정보일 수 있다.

반도체 메모리 - 상기 반도체 메모리는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이를 포함함 - 를 포함하는 전자 장치의 동작 방법에 있어서, 상기 전자 장치의 동작 방법은 바이어스 전류의 전류량을 변경하면서, 리드 동작을 테스트하여 상기 셀 어레이에서 리드 마진이 최대가 되는 상기 바이어스의 전류량을 검출하는 단계; 상기 검출된 전류량에 대응하는 전류 정보를 저장하는 단계; 상기 기저장된 전류 정보를 이용하여 생성된 상기 바이어스 전류를 센싱 노드로 공급하는 단계; 상기 다수의 컬럼 중 선택된 컬럼에 리드 전압을 인가하고, 상기 센싱 노드로부터 상기 선택된 컬럼으로 리드 전류를 공급하는 단계; 및 상기 센싱 노드의 전압에 따라 상기 다수의 메모리 셀 중 선택된 메모리 셀의 데이터를 센싱하는 단계를 포함할 수 있다.

본 기술은 리드 동작시 스니크 전류를 보상함으로써 리드 동작시 리드 마진을 증가시킬 수 있다.

또한 본 기술은 스니크 전류를 보상하기 위한 정보를 미리 저장함으로써 리드 속도가 지연되지 않도록 할 수 있다.

도 1은 저항성 메모리의 셀 어레이 구조를 도시한 도면,
도 2는 도 1의 메모리 셀(M22)에 저장된 데이터를 리드하는 경우 셀 어레이에 인가되는 전압 레벨을 나타낸 도면,
도 3은 도 1의 메모리 셀(M22)에 저장된 데이터를 리드하는 경우 스니크 전류(sneak current)로 인해 발생할 수 있는 문제점을 설명하기 위한 도면,
도 4는 스니크 전류가 존재하는 경우(401)와 스니크 전류가 존재하지 않는 경우(402) 저항성 메모리의 리드 마진 변화를 설명하기 위한 도면,
도 5는 본 발명의 일 실시예에 따른 반도체 메모리의 구성도,
도 6은 리드 동작시에 컬럼 라인들(COL1 - COL3) 및 로우 라인들(ROW1 - ROW3)에 인가되는 전압과 리드 회로(520)를 도시한 도면,
도 7은 보상 전류 생성부(620)의 구성도,
도 8은 본 발명의 일 실시예에 따른 반도체 메모리의 구성도,
도 9는 본 발명의 일 실시예에 따른 전자장치의 동작방법을 설명하기 위한 순서도,
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

저항성 메모리 장치는 크로스 포인트 어레이(cross point array) 구조로 메모리 셀 어레이를 구성할 수 있다. 크로스 포인트 어레이 구조란 복수의 하부 전극(예, 복수의 로우 라인들)과 복수의 상부 전극(예, 복수의 컬럼 라인들)이 서로 교차하도록 형성되고, 그 교차점들 각각에 가변 저항 소자와 선택 소자가 직렬로 연결된 메모리 셀이 배치된 구조를 의미한다.

도 1은 저항성 메모리의 셀 어레이 구조를 도시한 도면이다.

도 1을 참조하면, 저항성 메모리의 셀 어레이는, 다수의 로우 라인들(ROW1 - ROW3), 다수의 컬럼 라인들(COL1 - COL3, 비트 라인이라고도 함) 및 다수의 로우 라인들(ROW1 - ROW3, 워드 라인이라고도 함)과 컬럼 라인들(COL1 - COL3)의 교차점마다 형성되는 메모리 셀들(M11 - M33)을 포함한다. 메모리 셀들(M11 - M33) 각각은 저장된 데이터의 논리값이 따라 고저항 상태 또는 저저항 상태를 가지는 가변 저항 소자(R11 - R33)와 선택 소자(D11 - D33)가 직렬로 연결된 형태를 가진다. 선택 소자(D11 - D33)는 다이오드(diode)가 주로 이용될 수 있다.

도 2는 도 1의 메모리 셀(M22)에 저장된 데이터를 리드하는 경우 셀 어레이에 인가되는 전압 레벨을 나타낸다.

도 2를 참조하면, 선택된 메모리 셀(M22)에 대응하는 선택된 로우 라인(ROW2)에는 접지전압(VSS)이 인가되고, 비선택된 로우 라인들(ROW1, ROW3)은 플로팅(floating, 이하 플로팅된 라인은 (f)로 표시함)된다. 또한, 선택된 메모리 셀(M22)에 대응하는 선택된 컬럼 라인(COL2)에는 리드 전압(Vr)이 인가되고, 비선택된 컬럼 라인들(COL1, COL3)은 플로팅된다.

선택된 메모리 셀(M22)의 양단에는 리드 전압(Vr)만큼의 전압이 인가되지만, 비선택된 메모리 셀들(M11, M12, M13, M21, M23, M31, M32, M33)의 양단은 플로팅(f)되기 때문에 선택된 메모리 셀(M22)을 통해 선택된 컬럼 라인(COL2)로부터 선택된 로우 라인(ROW2)으로 전류 경로(current path)가 형성되고, 선택된 컬럼 라인(COL2)을 통해 공급된 리드 전류(Ir)는 선택된 메모리 셀(M22)을 통해서 흐른다. 선택된 메모리 셀(M22)의 가변 저항 소자(R22)가 고저항 상태를 가지는 경우에는 리드 전류(Ir)의 전류량이 상대적으로 적고, 가변 저항 소자(R22)가 저저항 상태를 가지는 경우에는 리드 전류(Ir)의 전류량이 상대적으로 많다. 따라서 리드 전류(Ir)의 전류량을 센싱해 선택된 메모리 셀(M22)에 저장된 데이터를 리드할 수 있다.

도 3은 도 1의 메모리 셀(M22)에 저장된 데이터를 리드하는 경우 스니크 전류(sneak current)로 인해 발생할 수 있는 문제점을 설명하기 위한 도면이다.

메모리 셀(M22)에 저장된 데이터를 리드하는 경우 각 로우 라인(ROW1 - ROW3) 및 컬럼 라인(COL1 - COL3)에 인가되는 전압은 도 2의 설명에서 상술한 바와 동일하다. 도 2에서 설명한 바와 달리, 리드 동작시 선택된 컬럼 라인(COL2)에서 선택된 로우 라인(ROW2)을 통해 흐르는 전류(Ic) 외에 선택된 컬럼 라인(COL2)으로부터 선택되지 않은 컬럼(ROW1, ROW3)으로 흐르는 스니크 전류(I_S1, I_S2)가 존재할 수 있다. 스니크 전류(I_S1, I_S2)로 인해 리드 전류(Ir)의 전류량이 왜곡되어 리드 마진이 감소할 수 있다.

도 4는 스니크 전류가 존재하는 경우(401)와 스니크 전류가 존재하지 않는 경우(402) 저항성 메모리의 리드 마진 변화를 설명하기 위한 도면이다.

401은 스니크 전류가 존재하는 경우 저저항 상태의 분포(LRS)와 고저항 상태(HRS)의 분포를 나타낸 것이고, 402는 스니크 전류가 존재하지 않는 경우 저저항 상태의 분포(LRS)와 고저항 상태(HRS)의 분포를 나타낸 것이다. 여기서 저저항 상태의 최고점(H, H')과 고저항 상태의 최저점(L, L')의 차이가 리드 마진(X, X')일 수 있다.

도 4를 참조하면, 스니크 전류가 존재하는 경우 저저항 상태의 분포(LRS)와 고저항 상태(HRS)의 분포가 스니크 전류가 존재하지 않는 경우 저저항 상태의 분포(LRS)와 고저항 상태(HRS)의 분포보다 넓게 나타난다. 특히 저저항 상태(LRS)의 경우 이러한 경향이 두드러지는데 따라서 전자의 경우가 후자의 경우보다 리드 마진이 줄어들 수 있다.

도 5는 본 발명의 일 실시예에 따른 반도체 메모리(회로 또는 장치)의 구성도이다.

도 5를 참조하면, 반도체 메모리(회로 또는 장치)는 셀 어레이(510), 리드 회로(520), 로우 디코더 회로(530) 및 컬럼 디코더 회로(540)를 포함할 수 있다.

셀 어레이(510)는 다수의 컬럼 라인들(COL1 - COL3, 비트 라인이라고 하기도 함), 다수의 로우 라인들(ROW1 - ROW3, 워드 라인이라고 하기도 함) 및 컬럼 라인들(COL1 - COL3)과 로우 라인들(ROW1 - ROW3)의 교차점마다 형성되는 메모리 셀들(M11 - M33)을 포함할 수 있다. 설명의 편의상 셀 어레이(510)가 3로우 X 3컬럼으로 구성된 것을 예시하였으나, 셀 어레이(510)가 수십 수백개의 로우 X 수십 수백개의 컬럼으로 구성될 수 있다.

메모리 셀들(M11 - M33) 각각은 제1데이터(예, 0데이터)가 저장된 경우에 저저항 상태(셋(set) 상태라고도 함)를 가지고 제2데이터(예, 1데이터)가 저장된 경우에 고저항 상태(리셋(reset) 상태라고도 함)를 가지는 가변 저항 소자(R11 - R33)와 가변 저항 소자(R11 - R33)에 직렬로 연결된 선택 소자(S11 - S33)를 포함할 수 있다. 선택 소자(S11 - S33)로는 OTS (Ovonic Threshold Switch) 소자가 이용될 수 있다. 도 5에서는 메모리 셀들(M11 - M33)에서 컬럼 라인들(COL1 - COL3) 측에 가변 저항 소자들(R11 - R33)이 위치하고 로우 라인들(ROW1 - ROW3) 측에 선택 소자들(S11 - S33)이 위치하는 것을 예시하였으나, 이들의 위치는 서로 바뀔 수도 있다.

로우 디코더 회로(530)는 로우 라인들(ROW1 - ROW3) 중 로우 어드레스(R_ADD)에 의해 선택된 로우 라인과 선택되지 않은 로우 라인들을 구별해, 선택된 로우 라인에는 접지 전압을 인가하고, 선택되지 않은 로우 라인은 플로팅시킬 수 있다. 컬럼 디코더(540)는 컬럼 라인들(COL1 - COL3) 중 컬럼 어드레스(C_ADD)에 의해 선택된 컬럼 라인을 리드 회로(520)와 연결시키고, 선택되지 않은 컬럼 라인들은 플로팅시킬 수 있다.

리드 회로(520)는 메모리 셀들(M11 - M33) 중 선택된 메모리 셀, 즉 선택된 컬럼 라인과 선택된 로우 라인에 대응하는 메모리 셀, 의 데이터를 리드할 수 있다. 리드 회로(520)는 선택된 메모리 셀의 양단에 리드 전압(Vr)을 인가하고, 선택된 메모리 셀의 데이터를 리드하여, 출력(OUT)할 수 있다.

이때 리드 회로(520)는 도 3의 설명에서 상술한 스니크 전류를 보상하는 전류량을 갖는 바이어스 전류를 생성할 수 있다. 리드 회로(520)는 반도체 메모리의 제조시에 테스트를 통해 셀 어레이의 리드 마진이 최대가 되는 바이어스 전류의 전류량을 검출하고, 해당 전류량에 대응하는 정보를 저장할 수 있다. 리드 회로(520)는 리드 동작시 기저장된 정보를 이용하여, 이에 대응하는 전류량을 가지는 바이어스 전류를 생성할 수 있다. 리드 회로(520)의 구성 및 동작에 대해서는 도 6을 참조하여 자세히 알아보기로 한다.

도 6은 리드 동작시에 컬럼 라인들(COL1 - COL3) 및 로우 라인들(ROW1 - ROW3)에 인가되는 전압과 리드 회로(520)를 도시한 도면이다. 이하에서는, 컬럼 라인(COL2) 이 선택된 컬럼 라인이고, 로우 라인(ROW2)이 선택된 로우 라인이고, 메모리 셀(M22)이 선택된 메모리 셀이라고 가정하기로 한다.

도 6을 참조하면, 선택된 로우 라인(ROW2)에는 접지 전압이 인가되고, 선택되지 않은 로우 라인들(ROW1, ROW3)은 플로팅(f)될 수 있다. 로우 라인들(ROW1 - ROW3)에의 전압 인가는 로우 디코더 회로(530)에 의해 수행될 수 있다. 선택된 컬럼 라인(COL2)은 리드 회로(520)와 연결될 수 있다. 그리고, 선택되지 않은 컬럼 라인들(COL1, COL3)은 플로팅(f)될 수 있다. 선택된 컬럼 라인(COL2)과 리드 회로(520)의 연결 및 선택되지 않은 컬럼 라인들(COL1, COL3)에의 전압 인가는 컬럼 디코더(540)에 의해 수행될 수 있다.

리드 회로(520)는 선택된 컬럼(COL)에 리드 전압(Vr)을 인가하고, 셀 어레이(510)에 흐르는 전류(Ir)를 센싱 노드(Ns)를 통해 센싱함으로써 선택된 메모리 셀(M22)에 저장된 데이터를 리드할 수 있다. 리드 회로(520)는 기준 전류 생성부(610), 보상 전류 생성부(620), 데이터 센싱부(630) 및 리드 전압 구동부(640)를 포함할 수 있다.

기준 전류 생성부(610)는 기준 전류(Iref)를 생성하여 센싱 노드(Ns)로 공급할 수 있다. 기준 전류 생성부(610)는 전류원(611) 및 트랜지스터(P1, P2)를 포하할 수 있다. 전류원(611)은 기준 전류와 동일한 전류량을 가지는 전류(Isource)를 생성하고, 전류 미러 구조(current mirror)를 이용해 전류원(611)이 흘리는 전류(Isource)와 전류량이 동일한 기준전류(Iref)를 센싱 노드(Ns)로 공급할 수 있다.

보상 전류 생성부(620)는 스니크 전류를 보상하기 위한 보상 전류(Icom)를 생성하여 센싱 노드(Ns)로 공급할 수 있다. 보상 전류(Icom)의 전류량은 반도체 메모리 제조시 테스트를 통해 셀 어레이(510)에서 리드 마진이 최대가 되는 전류량으로 결정될 수 있다. 리드 마진이 최대가 되는 전류량이란 도 4를 참조하면, 저저항 상태 분포(LRS)의 최고점(H, H')과 고저항 상태 분포(HRS)의 최저점(L, L')의 차이가 최대가 되도록 하는 전류량을 나타낼 수 있다. 보상 전류 생성부(620)는 리드 동작시 기저장된 전류 정보에 대응하는 전류량을 갖는 보상 전류(Icom)를 즉시 센싱 노드(Ns)로 공급할 수 있다. 보상 전류 생성부(620)의 구성 및 동작에 대해서는 도 7의 설명에서 자세히 알아보기로 한다.

데이터 센싱부(630)는 센싱 노드(Ns)의 전압(Vs)과 기준전압(Vref)를 비교하여 선택된 메모리 셀(M22)의 데이터를 센싱할 수 있다. 데이터를 센싱할 때 전압(Ns)의 전압 레벨은 센싱 노드(Ns)로 공급되는 바이어스 전류(Iref와 Icom의 합)의 전류량과 센싱 노드(Ns)로부터 내부 노드(Ni)를 통해 선택된 컬럼으로 공급되는 전류(Ir)의 대소관계에 따라 결정될 수 있다.

리드 전압 구동부(640)는 선택된 컬럼 라인(COL2)에 리드 전압(Vr)을 인가하고, 선택된 컬럼(COL2)을 통해 흐르는 리드 전류(Ir)를 센싱 노드(Ns)로부터 공급받는다. 리드 전압 구동부(640)는 리드 동작시 선택된 컬럼(COL2)와 전기적으로 연결도는 내부 노드(Ni), 리드 전압(Vr)과 내부 노드(Ni)의 전압(Vi)을 비교하는 비교부(641) 및 센싱 노드(Ns)와 내부 노드(Ni) 사이에 연결되고, 비교부(641)의 비교 결과에 따라 온/오프되는 트랜지스터(N1)를 포함할 수 있다. 비교부(641)는 리드 전압(Vr)과 전압(Vi)을 비교하여 Vr > Vi이면 N1을 턴온시켜서 내부 노드(Ni)를 풀업 구동하고, Vr < Vi이면 N1을 턴오프시킴으로써 리드 동작시 전압(Vi)이 리드 전압(Vr)으로 일정하게 유지되도록 할 수 있다.

이하에서는 상술한 내용을 바탕으로 반도체 메모리의 리드 동작에 대해 설명한다.

데이터의 센싱이 수행되기 이전에 센싱 노드(Ns)는 일정시간 동안 프리차지 되어 전압(Vs)는 리드 동작을 수행하기에 적절한 전압 레벨(예를 들면, Vref와 비슷한 전압 레벨)을 가질 수 있다.

데이터의 센싱이 시작되면 SEN신호가 활성화되고, N2가 턴온된다. 기준 전류 생성부(610) 및 보상 전류 생성부(620)에서 생성된 바이어스 전류(Iref + Icom)가 센싱 노드(Ns)로 공급되고, 센싱 노드(Ns)로부터 선택된 컬럼(COL2)으로 리드 전류(Ir)가 공급된다.

여기서 리드 전류(Ir)의 전류량은 선택된 메모리 셀(M22)을 통해 흐르는 전류(Ic)와 선택되지 않은 로우(ROW1, ROW3)로 빠져나가는 스니크 전류(I_S1, I_S2)의 합이 된다. 일반적으로 각 로우로 빠져나가는 스니크 전류의 총합은 하나의 셀 어레이에서 일정한 값을 가질 수 있다. 예를 들어, COL1이 선택된 경우 COL2, COL3를 통해 빠져나가는 스니크 전류의 총합, COL2이 선택된 경우 COL1, COL3를 통해 빠져나가는 스니크 전류의 총합 및 COL3이 선택된 경우 COL1, COL2를 통해 빠져나가는 스니크 전류의 총합은 모두 비슷한 값을 가질 수 있다. 하나의 셀 어레이에서 발생하는 스니크 전류의 총합을 Is라 하면 Ir = Ic + Is이다. 이때 Ic의 값은 선택된 메모리 셀의 저항값에 따라 달라질 수 있다.

일반적으로 바이어스 전류의 전류량은 가변 저항 소자가 저저항 상태일 때의 Ir의 전류량(이하 제1전류량)과 가변 저항 소자가 고저항 상태일 때의 Ir의 전류량(이하 제2전류량)을 고려하여 제1전류량과 제2전류량의 사이값을 가지도록 설계될 수 있다. 즉, 제2전류량 < 바이어스 전류(Iref + Icom)의 전류량 < 제1전류량이 되도록 설계될 수 있다.

따라서 가변 저항 소자(R22)가 저저항 상태인 경우 Iref + Icom < Ir이고, 센싱 노드(Ns)는 점점 디스차징되어, Vs의 전압 레벨은 점점 하강하여 소정의 시간이 지난 후에 Vref의 전압 레벨보다 낮아진다. 또한 가변 저항 소자(R22)가 고저항 상태인 경우 Iref + Icom > Ir이고, 센싱 노드(Ns)는 점점 차징되어, Vs의 전압 레벨은 점점 상승하여 소정의 시간이 지난 후에 Vref의 전압 레벨보다 높아진다. 따라서 데이터 센싱부(630) Vs와 Vref의 크기를 비교하여 선택된 메모리 셀(M22)의 데이터를 센싱할 수 있다.

여기서 Vs의 전압 레벨이 하강 또는 상승하는 속도는 Iref + Icom과 Ir의 전류량 차이에 의해서 결정될 수 있다. 즉, Iref + Icom과 Ir의 전류량 차이가 큰 경우 Vs의 전압 레벨은 빠르게 하강 또는 상승하고, 반대의 경우 Vs의 전압 레벨은 느리게 하강 또는 상승할 수 있다. 데이터를 센싱하는 구간, 즉 센싱 노드(Ns)에 바이어스 전류가 공급되고, 센싱 노드(Ns)로부터 선택된 컬럼(COL2)으로 리드 전류(Ir)가 공급되는 구간은 정해져 있으므로 다수의 메모리 셀의 저저항 상태 분포와 고저항 상태 분포는 바이어스 전류의 전류량과 리드 전류의 전류량의 크기에 따라 달라질 수 있는 것이다.

바이어스 전류가 Iref로 일정한 경우 스니크 전류의 증가로 인해 Ir이 증가하면 Vs가 상승 또는 하강하는 속도가 바뀌게 된다. 따라서 Icom를 이용해 바이어스 전류를 보상함으로써 Vs가 상승 또는 하강하는 속도가 리드 마진을 최대로 하는 값을 가지도록 조절할 수 있다.

바이어스 전류의 전류량의 크기를 결정하는 전류 정보는 반도체 메모리 제조시 테스트를 통해 결정될 수 있다. 셀 어레이(510)에 포함된 다수의 메모리 셀을 바이어스 전류의 전류량을 변화시키면서 계속 리드 동작을 수행하여 리드 마진이 최대가 되는 바이어스 전류의 전류량을 검출하고, Iref + Icom의 전류량이 이러한 전류량에 대응하도록 전류 정보를 보상 전류 생성부(620)에 저장할 수 있다. 그 후 리드 동작시에는 보상 전류 생성부(620)에 저장된 정보를 이용해 즉시 생성하여 센싱 노드(Ns)로 공급할 수 있다. 따라서 리드 동작시 추가적인 동작이나 리드 동작의 지연 없이 리드 마진을 증가시킬 수 있다.

도 6에서는 바이어스 전류가 2개의 전류 생성부(610, 620)로부터 공급되고, 전류량은 보상 전류 생성부(620)를 통해 조절되는 실시예를 도시하였다. 그러나 바이어스 전류는 하나의 전류 생성부로부터 공급될 수 있으며, 반드시 기준 전류(Iref)와 보상 전류(Icom)의 형태로 나뉘어 전류량이 조절되어야 하는 것은 아니다. 즉, 테스트를 통해 리드 마진이 최대가 되는 바이어스 전류의 전류량을 검출하고, 해당 전류량의 전류를 공급하는 전류원(current source)을 연결하여 바이어스 전류를 공급할 수도 있다.

도 7은 보상 전류 생성부(620)의 구성도이다.

도 7을 참조하면, 보상 전류 생성부(620)는 저장부(710), 전압 생성부(720) 및 전류 생성부(730)를 포함할 수 있다.

저장부(710)는 테스트 결과 검출된 바이어스 전류의 전류량에 대응하는 전류 정보를 저장할 수 있다. 이러한 전류 정보는 전압 생성부(720)에서 생성되는 다수의 전압들(V1 - VN) 중 하나의 전압을 선택하도록 하는 스위칭 정보로 사용될 수 있다. 저장부(710)는 전류 정보를 저장하기 위해 다수의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 비휘발성 메모리 소자로는 퓨즈(fuse), 안티 퓨즈(anti-fuse), 가변 저항 소자, 플로팅 게이트 소자 등 다양한 소자가 사용될 수 있다. 저장부(710)는 전류 정보를 이용해 전압 생성부(720)에서 생성되는 다수의 전압들(V1 - VN) 중 하나의 전압을 선택하도록 하는 다수의 선택신호(SEL1 - SELN, N은 자연수)를 생성할 수 있다.

전압 생성부(720)는 전원전압(VDD)을 이용해 다양한 레벨을 갖는 전압들(V1 - VN)을 생성하고, 다수의 선택신호(SEL1 - SELN)에 응답하여 하나의 전압을 선택하여 보상 전압(Vcom)으로 출력할 수 있다. 전압 생성부(720)는 직렬로 연결된 다수의 저항(R) 및 다수의 패스 게이트(P1 - PN)을 포함할 수 있다. 각 저항이 연결된 노드에서 전압 분배 원칙에 따라 다양한 레벨을 갖는 전압들(V1 - VN)이 생성되고, 생성된 전압들 중 활성화된 선택신호에 대응하는 전압이 보상 전압(Vcom)으로 선택 및 출력될 수 있다. 선택신호(SEL1 - SELN)는 전류 정보를 이용해 생성된 신호이므로, 보상 전압(Vcom)의 전압 레벨은 전류 정보의 값에 대응하는 레벨을 가질 수 있다.

전류 생성부(730)는 보상 전압(Vcom)에 응답하여 보상 전압(Vcom)의 전압 레벨에 대응하는 전류량을 갖는 보상 전류(Icom)를 생성할 수 있다. 전류 생성부(730)는 보상 전압(Vcom)에 응답하여 전류를 구동하는 트랜지스터(P)를 포함할 수 있다. 도 7에 도시된 실시예에서, 보상 전압(Vcom)의 전압 레벨이 높아질수록 보상 전류(Icom)의 전류량은 적어지고, 보상 전압(Vcom)의 전압 레벨이 낮아질수록 보상 전류(Icom)의 전류량은 많아질 수 있다.

전류 생성부(730)에서 생성된 보상 전류(Icom)는 SEN신호가 활성화된 경우 턴온되는 패스 게이트(PS)를 거쳐 센싱 노드(Ns)로 공급될 수 있다.

도 7에 도시된 실시예에서, 테스트 결과 상대적으로 전류량이 큰 보상 전류를 생성해야 하는 경우 그에 알맞은 낮은 레벨의 전압이 보상 전압(Vcom)으로 선택되도록 전류 정보가 저장되고, 이러한 낮은 레벨의 보상 전압(Vcom)에 응답하여 전류량이 많은 보상 전류(Icom)가 생성될 수 있다. 반대로 테스트 결과 상대적으로 전류량이 적은 보상 전류를 생성해야 하는 경우 그에 알맞은 높은 레벨의 전압이 보상 전압(Vcom)으로 선택되도록 전류 정보가 저장되고, 이러한 높은 레벨의 보상 전압(Vcom)에 응답하여 전류량이 적은 보상 전류(Icom)가 생성될 수 있다.

도 7에 도시된 보상 전류 생성부(620)는 하나의 실시예 일뿐, 테스트 결과 보상 전류가 가져야 하는 전류량을 나타내는 정보(전류 정보)를 저장하고, 이러한 전류 정보에 따라 보상 전류(Icom)의 전류량을 조절하는 형태의 어떠한 회로라도 사용될 보상 전류 생성부(620)로 사용될 수 있다.

도 8은 본 발명의 일 실시예에 따른 반도체 메모리의 구성도이다.

도 8을 참조하면, 반도체 메모리는 다수의 셀 어레이(810_1 - 810_M, M은 자연수), 다수의 리드 회로(820_1 - 820_M), 다수의 로우 디코더 회로(830_1 - 830_N), 다수의 컬럼 디코더 회로(840_1 - 840_N) 및 셀 어레이 선택부(850)를 포함할 수 있다.

리드 동작시 어레이 어드레스(A_ADD)에 의해 선택된 셀 어레이 및 대응하는 구성들만 상술한 리드 동작을 수행할 수 있다. 셀 어레이 선택부(850)는 SEN신호가 활성화되면, 각 셀 어레이에 대응하는 SEN<1:M>신호 중 어레이 어드레스(A_ADD)에 의해 선택된 하나의 셀 어레이에 대응하는 신호만을 활성화할 수 있다.

이때 각 셀 어레이의 스니크 전류의 양은 각각 다르므로 리드 회로들(820_1 - 820_M)마다 저장된 전류 정보, 즉 테스트를 통해 리드 마진이 최대가 되도록 하는 바이어스 전류의 전류량에 대응하는 정보의 값은 다르고, 이에 따라 리드 동작시 생성되는 바이어스 전류의 전류량도 각각 다를 수 있다.

선택된 경우 셀 어레이들(810_1 - 810_M), 리드 회로들(820_1 - 820_M), 로우 디코더 회로들(830_1 - 830_N) 및 컬럼 디코더 회로들(840_1 - 840_N)의 동작은 도 5 내지 7에서 설명한 셀 어레이(510), 리드 회로(520), 로우 디코더 회로(530), 컬럼 디코더 회로(540)의 동작과 동일할 수 있다.

반도체 메모리는 각 셀 어레이마다 리드 마진이 최대가 되는 바이어스 전류를 이용하여 리드 동작을 수행함으로써 리드 특성을 개선할 수 있다. 또한 이러한 바이어스 전류를 생성할 때 미리 테스트를 통해 검출 및 저장된 정보를 이용하므로 리드 동작의 지연이 없다.

도 9는 본 발명의 일 실시예에 따른 전자장치의 동작방법을 설명하기 위한 순서도이다.

도 9를 참조하면, 전자장치의 동작방법은 테스트 단계(S910) 및 리드 단계(S920)를 포함할 수 있다. 테스트 단계(S910)는 셀 어레이에 대해 리드 동작을 테스트하고 검출된 정보를 저장하는 단계이고, 리드 단계(S920)는 반도체 메모리가 실제 리드 동작을 수행하는 단계일 수 있다.

테스트 단계(S910)는 검출 단계(S911), 저장 단계(S912)를 포함할 수 있다. 검출 단계(S911)에서는 바이어스 전류의 전류량을 변화시키면서 셀 어레이에 포함된 모든 메모리 셀을 차례로 선택하여 리드를 수행하고, 저저항 상태의 분포 및 고저항 상태의 분포를 고려하여 리드 마진이 최대가 되는 바이어스 전류량을 검출할 수 있다. 저장 단계(S912)에서는 이렇게 검출된 전류량을 이용해 실제 리드 동작을 수행할 수 있도록, 해당 전류량에 대응하는 전류 정보를 저장할 수 있다. 이때 전류 정보는 반도체 메모리에 전원이 공급되지 않아도 소실되지 않도록 비휘발성 메모리 소자들에 저장될 수 있다.

리드 단계(S920)는 바이어스 전류 생성 단계(S921), 리드 전류 공급 단계(S922) 및 센싱 단계(S923)를 포함할 수 있다. 바이어스 전류 생성 단계(S921)에서는 저장된 전류 정보에 대응하는 전류량을 갖는 바이어스 전류를 생성하여 센싱 노드(Ns)로 공급할 수 있다. 리드 전류 공급 단계(S922)에서는 선택된 컬럼에 리드 전압(Vr)을 인가하고, 가변 저항 소자의 상태에 따라 센싱 노드(Ns)로부터 선택된 컬럼으로 리드 전류(Ir)를 공급할 수 있다. 센싱 단계(S923)에서는 바이어스 전류와 리드 전류(Ir)의 차이에 따라 센싱 노드(Ns)에 전하를 차징 또는 디스차징하고, 소정의 시간이 지난 후 센싱 노드(Ns)의 전압(Vs)과 기준 전압(Vref)을 비교하여 선택된 메모리 셀의 데이터를 센싱할 수 있다. 도 9에는 S921, S922, S923이 차례대로 수행되는 것처럼 도시하였으나 실제로 S921, S922, S923는 동시에 수행되거나, 수행되는 구간이 겹칠 수 있다.

전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 10 내지 도 14는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.

도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.

도 10을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.

기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.

기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로를 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작의 지연 없이 리드 마진을 증가시킬 수 있다. 결과적으로, 마이크로 프로세서(1000)의 리드 동작 특성이 향상될 수 있다.

연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.

제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.

도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.

도 11을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.

본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.

기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 리도 동작의 지연 없이 리드 마진을 증가시킬 수 있다. 결과적으로, 프로세서(1100)의 리드 동작 특성을 향상시킬 수 있다.

도 11에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.

버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.

여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.

도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.

도 12를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.

주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 리드 동작의 지연 없이 리드 마진을 증가시킬 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성을 향상시킬 수 있다.

또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.

보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 리드 동작의 지연 없이 리드 마진이 증가할 수 있다. 결과적으로, 시스템(1200)의 리드 동작 특성을 향상시킬 수 있다.

또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.

인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.

도 13을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 리드 동작의 지연 없이 리드 마진을 증가시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 리드 동작 특성을 향상시킬 수 있다.

도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

도 14를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로를 포함할 수 있다. 이를 통해, 메모리(1410)의 리드 동작의 지연 없이 리드 마진을 증가시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성을 향상시킬 수 있다.

더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.

인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 리드 동작의 지연 없이 리드 마진을 증가시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 리드 동작 특성을 향상시킬 수 있다.

더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

도 10 내지 도 14의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims

반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 및
기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 리드 회로
를 포함하는 전자 장치.
제 1항에 있어서,
상기 다수의 저항성 메모리 셀 각각은
저장된 데이터의 논리값에 따라 고저항 상태 또는 저저항 상태를 가지는 가변 저항 소자; 및
상기 가변 저항 소자에 직렬로 연결된 선택 소자를 포함하는 전자 장치.
제 1항에 있어서,
상기 셀 어레이는 다수의 컬럼 라인과 다수의 로우 라인을 포함하고,
상기 다수의 저항성 메모리 셀들 각각은 상기 다수의 컬럼 라인 중 하나의 컬럼 라인과 상기 다수의 로우 라인 중 하나의 로우 라인에 연결되는
전자 장치.
제 1항에 있어서,
상기 리드 회로는
기준 전류를 생성하여 상기 센싱 노드로 공급하는 제1전류 생성부;
상기 전류 정보를 저장하고, 상기 전류 정보에 따라 보상 전류를 생성하여 상기 센싱 노드로 공급하는 제2전류 생성부;
상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 센싱부; 및
상기 선택된 컬럼에 리드 전압을 인가하고, 상기 리드 전류를 상기 센싱 노드로부터 공급받는 리드 전압 구동부를 포함하고,
상기 바이어스 전류는 상기 기준 전류와 상기 보상 전류를 합한 전류인 전자 장치.
제 4항에 있어서,
상기 제2전류 생성부는
상기 전류 정보를 저장하는 저장부;
상기 전류 정보에 대응하는 레벨을 갖는 보상 전압을 생성하는 전압 생성부; 및
상기 보상 전압의 레벨에 대응하는 전류량을 갖는 상기 보상 전류를 생성하는 전류 생성부
를 포함하는 전자 장치.
제 1항에 있어서,
상기 전류 정보는
상기 셀 어레이에서 리드 마진이 최대가 되는 상기 바이어스 전류의 전류량에 대응하는 정보인 전자 장치.
제 5항에 있어서,
상기 저장부는
상기 전류 정보를 저장할 수 있는 다수의 비휘발성 메모리 소자를 포함하는 전자 장치.
제 5항에 있어서,
상기 리드 전압 구동부는
리드 동작시 상기 선택된 컬럼과 연결되는 내부 노드;
상기 리드 전압과 상기 내부 노드의 전압을 비교하는 비교부; 및
상기 센싱 노드와 상기 내부 노드 사이에 연결되고, 상기 비교부의 비교 결과에 응답하여 온/오프되는 트랜지스터
를 포함하는 전자 장치.
제 1항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
제 1항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
제 1항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
제 1항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
제 1항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
각각 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 다수의 셀 어레이; 및
상기 다수의 셀 어레이 중 대응하는 셀 어레이가 선택된 경우 기저장된 전류 정보에 따라 전류량이 결정되는 바이어스 전류를 센싱 노드에 공급하고, 상기 센싱 노드로부터 상기 다수의 컬럼 중 선택된 컬럼으로 리드 전류를 공급하고, 상기 센싱 노드의 전압을 이용하여 상기 선택된 메모리 셀의 데이터를 센싱하는 다수의 리드 회로
를 포함하는 전자 장치.
제 14항에 있어서,
상기 다수의 저항성 메모리 셀 각각은
저장된 데이터의 논리값에 따라 고저항 상태 또는 저저항 상태를 가지는 가변 저항 소자; 및
상기 가변 저항 소자에 직렬로 연결된 선택 소자를 포함하는 전자 장치.
제 14항에 있어서,
상기 다수의 셀 어레이 각각은 다수의 컬럼 라인과 다수의 로우 라인을 포함하고,
상기 다수의 저항성 메모리 셀들 각각은 상기 다수의 컬럼 라인 중 하나의 컬럼 라인과 상기 다수의 로우 라인 중 하나의 로우 라인에 연결되는
전자 장치.
제 14항에 있어서,
상기 다수의 리드 회로 각각은
기준 전류를 생성하여 상기 센싱 노드로 공급하는 제1전류 생성부;
상기 전류 정보를 저장하고, 상기 전류 정보에 따라 보상 전류를 생성하여 상기 센싱 노드로 공급하는 제2전류 생성부;
상기 센싱 노드의 전압과 기준 전압을 비교하여 상기 선택된 메모리 셀의 데이터를 센싱하는 데이터 센싱부; 및
상기 선택된 컬럼에 리드 전압을 인가하고, 상기 리드 전류를 상기 센싱 노드로부터 공급받는 리드 전압 구동부
를 포함하는 전자 장치.
제 17항에 있어서,
상기 제2전류 생성부는
상기 전류 정보를 저장하는 저장부;
상기 전류 정보에 대응하는 레벨을 갖는 보상 전압을 생성하는 전압 생성부; 및
상기 보상 전압의 레벨에 대응하는 전류량을 갖는 상기 보상 전류를 생성하는 전류 생성부
를 포함하는 전자 장치.
제 14항에 있어서,
상기 전류 정보는
상기 다수의 셀 어레이 중 대응하는 셀 어레이에서 리드 마진이 최대가 되는 상기 바이어스 전류의 전류량에 대응하는 정보인 전자 장치.
제 14항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
제 14항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
제 14항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
제 14항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
제 14항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
반도체 메모리 - 상기 반도체 메모리는 다수의 컬럼과 다수의 로우로 배열된 다수의 저항성 메모리 셀을 포함하는 셀 어레이를 포함함 - 를 포함하는 전자 장치의 동작 방법에 있어서,
바이어스 전류의 전류량을 변경하면서, 리드 동작을 테스트하여 상기 셀 어레이에서 리드 마진이 최대가 되는 상기 바이어스의 전류량을 검출하는 단계;
상기 검출된 전류량에 대응하는 전류 정보를 저장하는 단계;
상기 기저장된 전류 정보를 이용하여 생성된 상기 바이어스 전류를 센싱 노드로 공급하는 단계;
상기 다수의 컬럼 중 선택된 컬럼에 리드 전압을 인가하고, 상기 센싱 노드로부터 상기 선택된 컬럼으로 리드 전류를 공급하는 단계; 및
상기 센싱 노드의 전압에 따라 상기 다수의 메모리 셀 중 선택된 메모리 셀의 데이터를 센싱하는 단계
를 포함하는 전자 장치의 동작 방법.
제 25항에 있어서,
상기 다수의 저항성 메모리 셀 각각은
저장된 데이터의 논리값에 따라 고저항 상태 또는 저저항 상태를 가지는 가변 저항 소자; 및
상기 가변 저항 소자에 직렬로 연결된 선택 소자를 포함하는 전자 장치의 동작 방법.
제 25항에 있어서,
상기 셀 어레이는 다수의 컬럼 라인과 다수의 로우 라인을 포함하고,
상기 다수의 저항성 메모리 셀들 각각은 상기 다수의 컬럼 라인 중 하나의 컬럼 라인과 상기 다수의 로우 라인 중 하나의 로우 라인에 연결되는
전자 장치의 동작 방법.