KR20190066271A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20190066271A
KR20190066271A KR1020170165843A KR20170165843A KR20190066271A KR 20190066271 A KR20190066271 A KR 20190066271A KR 1020170165843 A KR1020170165843 A KR 1020170165843A KR 20170165843 A KR20170165843 A KR 20170165843A KR 20190066271 A KR20190066271 A KR 20190066271A
Authority
KR
South Korea
Prior art keywords
memory
memory cell
read
memory cells
state
Prior art date
Application number
KR1020170165843A
Other languages
English (en)
Other versions
KR102401183B1 (ko
Inventor
임채욱
나태희
선우정
이용준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170165843A priority Critical patent/KR102401183B1/ko
Priority to US16/034,850 priority patent/US10580488B2/en
Priority to JP2018186436A priority patent/JP7097792B2/ja
Priority to DE102018128329.6A priority patent/DE102018128329A1/de
Priority to CN201811375197.1A priority patent/CN109872751A/zh
Publication of KR20190066271A publication Critical patent/KR20190066271A/ko
Application granted granted Critical
Publication of KR102401183B1 publication Critical patent/KR102401183B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0047—Read destroying or disturbing the data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀에 제1 읽기 전류를 입력하여 제1 읽기 전압을 검출하고, 상기 메모리 셀에 제2 읽기 전류를 입력하여 제2 읽기 전압을 검출하며, 상기 제1 읽기 전압을 이용하여 판단한 상기 메모리 셀의 제1 상태가 상기 제2 읽기 전압을 이용하여 판단한 상기 메모리 셀의 제2 상태와 서로 다르면, 상기 정보 저장 소자의 저항 값을 낮추는 보상 전류를 상기 메모리 셀에 입력하는 메모리 컨트롤러를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
낮은 전력을 소모하면서 높은 집적도를 갖는 메모리 장치에 대한 요구가 늘어남에 따라, 다양한 종류의 차세대 메모리 장치에 대한 연구가 활발히 진행되고 있다. 최근에는 상변화 특성을 갖는 정보 저장 소자의 저항을 조절하여 데이터를 저장하고 삭제할 수 있는 메모리 장치가 차세대 메모리 장치로서 활발히 연구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 셀이 상변화 특성을 갖는 정보 저장 소자를 포함하는 메모리 장치로서, 데이터를 읽어오는 읽기 동작에 의해 정보 저장 소자에서 발생하는 저항 변화를 효과적으로 보상할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 복수 개 포함하는 메모리 셀 어레이, 및 상기 메모리 셀에 제1 읽기 전류를 입력하여 제1 읽기 전압을 검출하고, 상기 메모리 셀에 제2 읽기 전류를 입력하여 제2 읽기 전압을 검출하며, 상기 제1 읽기 전압을 이용하여 판단한 상기 메모리 셀의 제1 상태가 상기 제2 읽기 전압을 이용하여 판단한 상기 메모리 셀의 제2 상태와 서로 다르면, 상기 정보 저장 소자의 저항 값을 낮추는 보상 전류를 상기 메모리 셀에 입력하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 복수 개 포함하는 메모리 셀 어레이, 및 상기 메모리 셀에 읽기 전류를 입력하여 제1 읽기 전압 및 제2 읽기 전압을 순서대로 검출하며, 상기 제1 읽기 전압에 기초하여 상기 메모리 셀이 셋(set) 상태로 판단되고, 상기 제2 읽기 전압에 기초하여 상기 메모리 셀이 리셋(reset) 상태로 판단되면, 상기 메모리 셀을 상기 셋 상태로 설정하는 보상 전류를 상기 메모리 셀에 입력하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 셋(set) 상태 및 리셋(reset) 상태 중 어느 하나의 상태를 갖는 복수의 메모리 셀들을 갖는 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 대한 읽기 동작을 수행하는 동안 상기 복수의 메모리 셀들 중에서 상기 셋 상태를 갖는 제1 메모리 셀들을 선택하고, 상기 제1 메모리 셀들 중에서 상기 리셋 상태로 전환된 제2 메모리 셀들을 선택하며, 상기 제2 메모리 셀들을 상기 셋 상태로 설정하는 보상 전류를 상기 제2 메모리 셀들에 입력하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 복수의 메모리 셀들 각각으로부터 제1 읽기 전압을 읽어오는 단계, 상기 제1 읽기 전압을 이용하여 상기 복수의 메모리 셀들 중에서 셋(set) 상태를 갖는 제1 메모리 셀들을 판단하는 단계, 상기 제1 메모리 셀들 각각으로부터 제2 읽기 전압을 읽어오는 단계, 상기 제2 읽기 전압을 이용하여 상기 제1 메모리 셀들 중에서 리셋(reset) 상태를 갖는 제2 메모리 셀들을 판단하는 단계, 및 상기 제2 메모리 셀들에, 상기 메모리 셀들의 상태를 셋 상태로 설정하는 셋 쓰기 전류를 입력하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 읽기 동작에 의해 메모리 셀에서 발생할 수 있는 저항 변화를 상쇄하기 위한 보상 전류를, 저항 변화가 발생한 메모리 셀에만 선택적으로 입력할 수 있다. 따라서, 읽기 동작 중에 발생한 정보 저장 소자의 저항 변화를 효과적으로 보상하여 센싱 마진을 확보하고, 그로부터 메모리 장치의 동작 특성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도들이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작에서 발생할 수 있는 메모리 셀의 저항 변화를 보상하는 방법을 설명하기 위해 제공되는 도면들이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다. 도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 컨트롤 로직(21), 로우 드라이버(22) 및 칼럼 드라이버(23) 등을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다.
일 실시예에서, 로우 드라이버(22)는 워드 라인(WL)을 통해 메모리 셀들(MC)과 연결될 수 있으며, 칼럼 드라이버(23)는 비트 라인(BL)을 통해 메모리 셀들(MC)과 연결될 수 있다. 일 실시예에서, 로우 드라이버(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택하기 위한 어드레스 디코더 회로를 포함할 수 있으며, 칼럼 드라이버(23)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어오는 읽기/쓰기 회로를 포함할 수 있다. 로우 드라이버(22)와 칼럼 드라이버(23)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)이 교차하는 지점에 마련될 수 있다. 즉, 메모리 셀들(MC) 각각은 하나의 워드 라인(WL)과 하나의 비트 라인(BL)에 연결될 수 있다.
메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시예에서, 정보 저장 소자(VR)는 칼코케나이드(Chalcogenide) 물질 및 초격자(Super-lattice) 중 어느 하나를 갖는 상변화 물질로 형성될 수 있다. 즉, 정보 저장 소자(VR)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상으로 상전이가 가능한 상변화 물질를 포함할 수 있다.
메모리 컨트롤러(20)는, 복수의 워드 라인(WL)과 복수의 비트 라인(BL)을 통해, 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상 또는 결정질상으로 상전이시킴으로써, 데이터를 기록하거나 소거할 수 있다. 일 실시예에서, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 증가시키고, 데이터를 기록할 수 있다. 반대로, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 결정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 감소시키고, 데이터를 소거할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀(100)은, 제1 워드 라인(101)과 비트 라인(103) 사이에 마련되는 제1 메모리 영역(LC) 및 제2 워드 라인(102)과 비트 라인(103) 사이에 마련되는 제2 메모리 영역(UC)을 포함할 수 있다. 제1 메모리 영역(MC1)과 제2 메모리 영역(MC2)은 각각 독립된 메모리 셀로서 동작할 수 있다.
제1 메모리 영역(MC1)은 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130) 등을 포함할 수 있다. 제1 스위치 소자(130)는 제1 스위치 전극(131)과 제2 스위치 전극(133) 및 그 사이에 배치되는 제1 선택층(133) 등을 포함할 수 있다. 일 실시예에서, 제1 선택층(133)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(131)과 제2 스위치 전극(133) 사이에 문턱 전압보다 큰 전압이 인가되면, 제1 선택층(133)을 통해 전류가 흐를 수 있다.
제1 정보 저장 소자(120)는 상변화 물질을 포함할 수 있으며, 일 실시예로 칼코게나이드 물질을 포함할 수 있다. 일례로, 제1 정보 저장 소자(120)는 Ge-Sb-Te(GST)를 포함할 수 있으며, 제1 정보 저장 소자(120)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(120)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 영역(MC2)은 제1 메모리 영역(MC1)과 유사한 구조를 가질 수 있다. 도 3을 참조하면, 제2 메모리 영역(MC2)은 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 등을 포함할 수 있다. 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 각각의 구조 및 특징은, 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)와 유사할 수 있다. 이하, 제1 메모리 영역(MC1)을 예시로 참조하여, 데이터를 기록하고 소거하는 방법을 설명하기로 한다.
제1 워드 라인(101)과 비트 라인(103)을 통해 전압이 공급되면, 제1 가열 전극(110)과 제1 정보 저장 소자(120) 사이의 계면에서 상기 전압에 따른 줄 열(Joule Heat)이 발생할 수 있다. 상기 줄 열에 의해 제1 정보 저장 소자(120)를 구성하는 상변화 물질이 비정질상에서 결정질상으로 변하거나, 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)는 비정질상에서 높은 저항을 가질 수 있으며, 결정질상에서 낮은 저항을 가질 수 있다. 제1 정보 저장 소자(120)의 저항 값에 따라 데이터 `0` 또는 `1`이 정의될 수 있으며, 일례로 제1 정보 저장 소자(120)가 비정질상으로 높은 저항 가질 때, 제1 메모리 영역(MC1)에 데이터 `1`이 저장된 것으로 정의될 수 있다.
제1 메모리 영역(MC1)에 데이터 `1`을 쓰기 위해, 제1 워드 라인(101)과 비트 라인(103)을 통해 리셋(reset) 전압을 공급할 수 있다. 상기 리셋 전압은 제1 스위치 소자(130)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크며, 따라서 제1 스위치 소자(130)를 통해 전류가 흐를 수 있다. 상기 리셋 전압에 의해 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상에서 비정질상으로 변할 수 있으며, 따라서 제1 메모리 영역(MC1)에 데이터 `1`을 저장할 수 있다. 일 실시예에서, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상을 갖는 경우를, 리셋 상태로 정의할 수 있다.
한편, 제1 메모리 영역(MC1)에 데이터 `0`을 저장하기 위해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질을 비정질상에서 결정질상으로 되돌릴 수 있다. 일례로, 제1 워드 라인(101)과 비트 라인(103)을 통해 소정의 셋(set) 전압을 공급할 수 있다. 상기 셋 전압에 의해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있다. 일례로, 상기 셋 전압의 최대값은 상기 리셋 전압의 최대값보다 작을 수 있으며, 상기 셋 전압이 공급되는 시간은 상기 리셋 전압이 공급되는 시간보다 짧을 수 있다. 일 실시예에서, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상을 갖는 경우를, 셋 상태로 정의할 수 있다. 또한, 다른 실시예들에서는, 제1 정보 저장 소자(120)가 갖는 저항 값을 변화시켜, 제1 정보 저장 소자(120)에 둘 이상의 비트로 표현되는 데이터를 저장할 수도 있다.
앞서 설명한 바와 같이, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 정보 저장 소자들(120, 150)의 저항 값이 바뀔 수 있으며, 메모리 컨트롤러는 정보 저장 소자들(120, 150)의 저항으로부터 메모리 영역들(MC1, MC2)에 저장된 데이터를 판단할 수 있다. 따라서, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 나타나는 정보 저장 소자들(120, 150)의 저항 차이가 클수록, 메모리 컨트롤러가 데이터를 정확히 기록하거나 판독할 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
본 발명의 일 실시예에 따른 메모리 장치는, 메모리 컨트롤러(220)가 메모리 셀(210)에 공급하는 전원에 의해 동작할 수 있다. 도 4를 참조하면, 메모리 컨트롤러(220)는 메모리 셀(210)에 전류 또는 전압 등을 입력하여 메모리 셀(210)에 데이터를 저장하거나 또는 메모리 셀(210)에 저장된 데이터를 읽어올 수 있다.
메모리 셀(210)은 하부 전극(211), 가열 전극(212), 정보 저장 소자(214), 스위치 소자(215) 및 상부 전극(216) 등을 포함할 수 있다. 도 4에는 도시되지 않았으나, 하부 전극(211)과 상부 전극(216)은 워드 라인 또는 비트 라인 등을 통해 메모리 셀(210)이 메모리 컨트롤러(220)로부터 전류 또는 전압을 공급받을 수 있다. 가열 전극(212)의 주변에는 절연층(213)이 마련될 수 있으며, 가열 전극(212)과 인접하는 정보 저장 소자(214)의 일부 영역(214a)에서 상변화가 발생하여 메모리 셀(210)의 저항이 변할 수 있다. 메모리 컨트롤러(220)는 정보 저장 소자(214)에서 발생하는 상변화를 이용하여 메모리 셀(210)의 저항을 증가 또는 감소시킴으로써, 메모리 셀(210)에 데이터를 저장할 수 있다.
일 실시예에서 메모리 컨트롤러(220)는 메모리 셀(210)의 저항 값을 읽어오기 위해 메모리 셀(210)에 소정의 읽기(read) 전류를 공급할 수 있다. 메모리 컨트롤러(220)는 상기 읽기 전류가 입력되는 동안 메모리 셀(210)로부터 읽기(read) 전압을 측정하고, 상기 읽기 전압을 소정의 기준 전압과 비교함으로써 메모리 셀(210)에 저장된 데이터를 판단할 수 있다.
도 5는 정보 저장 소자의 상태에 따른 메모리 셀(MC)의 전류-전압 특성을 나타낸 그래프이다. 도 5(a)는 메모리 셀(MC)에 포함된 스위치 소자가 다이오드로 구현된 일 실시예를 나타낸 그래프일 수 있다. 한편 도 5(b)는 메모리 셀(MC)에 포함된 스위치 소자가 오보닉 임계 스위치(OTS) 소자로 구현된 일 실시예를 나타낸 그래프일 수 있다. 도 5(a) 및 도 5(b)를 참조하여 설명하는 실시예들에서, 셋(set) 상태는 정보 저장 소자가 결정질 상태를 갖는 경우에 해당할 수 있으며, 리셋(reset) 상태는 정보 저장 소자가 비정질 상태를 갖는 경우에 해당할 수 있다.
먼저 도 5(a)를 참조하면, 스위치 소자로 다이오드를 포함하는 메모리 셀(MC)이 리셋 상태를 갖는 경우, 메모리 셀(MC)에 인가되는 전압이 정보 저장 소자의 임계 전압(VTH _ GST)보다 클 때, 스냅 백(snap back) 현상이 발생할 수 있다. 반면, 도 5(a)에 도시한 일 실시예에서, 메모리 셀(MC)이 셋 상태를 갖는 경우에는, 메모리 셀(MC)에 인가되는 전압 증가에 따른 스냅 백 현상이 나타나지 않을 수 있다.
다음으로 도 5(b)를 참조하면, 스위치 소자로 오보닉 임계 스위치(OTS) 소자를 포함하는 메모리 셀(MC)이 리셋 상태를 가질 때, 메모리 셀(MC)에 인가되는 전압이 정보 저장 소자의 임계 전압(VTH _ GST)보다 커지면 스냅 백 현상이 나타날 수 있다. 또한, 도 5(b)에 도시한 일 실시예에서는, 메모리 셀(MC)이 셋 상태를 갖는 경우에도 스냅 백 현상이 나타날 수 있다. 도 5(b)를 참조하면, 메모리 셀(MC)이 셋 상태를 가질 때의 스냅 백 현상은, 메모리 셀(MC)에 인가되는 전압이 스위치 소자의 임계 전압(VTH_OTS)보다 커지는 시점에서 발생할 수 있다.
따라서, 메모리 셀(MC)이 스위치 소자로서 오보닉 임계 스위치(OTS) 소자를 포함하는 경우, 셋 상태의 메모리 셀(MC)로부터 데이터를 읽어오는 읽기 동작에서 스냅 백 현상이 발생할 수 있다. 읽기 동작에서 발생하는 스냅 백 현상에 의해, 셋 상태의 메모리 셀(MC)에 포함된 정보 저장 소자에서 상변화가 발생할 수 있으며, 이는 정보 저장 소자의 저항 값 증가를 일으킬 수 있다. 즉, 읽기 동작에서 발생하는 스냅 백 현상에 의해, 셋 상태의 메모리 셀(MC)의 저항 값이 증가할 수 있으며, 이는 메모리 셀(MC)의 센싱 마진의 감소로 이어져 메모리 장치의 동작 특성을 저하시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다. 일 실시예에서, 도 6은 메모리 장치에 포함되는 메모리 셀들의 상태에 따른 읽기 전압의 산포를 나타낸 그래프들일 수 있다.
도 6은 일반적인 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 도면일 수 있다. 먼저 도 6(a)을 참조하면, 셋(set) 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 제1 셋 읽기 전압 산포(300)와, 리셋(reset) 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 리셋 읽기 전압 산포(310)가 도시되어 있다. 제1 셋 읽기 전압 산포(300)와 리셋 읽기 전압 산포(310) 사이에는 센싱 마진(SM)이 존재할 수 있으며, 센싱 마진(SM) 내에 기준 전압(VREF)이 정의될 수 있다. 메모리 컨트롤러의 읽기 회로는, 각 메모리 셀들로부터 읽어온 읽기 전압을, 기준 전압(VREF)과 비교함으로써 각 메모리 셀들의 상태를 셋 상태와 리셋 상태 중 하나로 판단할 수 있다.
메모리 컨트롤러가 메모리 셀들에 대해 읽기 동작을 수행하면, 셋 상태를 갖는 메모리 셀들 중 적어도 일부에서 스냅 백 현상이 발생할 수 있으며, 그에 따라 셋 상태를 갖는 메모리 셀들의 저항이 증가할 수 있다. 스냅 백 현상이 발생함에 따라 도 6(b)에 도시한 바와 같이, 제1 셋 읽기 전압 산포(300)의 중간값 및/또는 편차가 증가하여 셋(set) 상태를 갖는 메모리 셀들의 읽기 전압이 제2 셋 읽기 전압 산포(301)를 나타낼 수 있다.
셋 읽기 전압 산포가 제1 셋 읽기 전압 산포(300)에서 제2 셋 읽기 전압 산포(301)로 변하면서, 이후의 읽기 동작에서 적어도 일부의 메모리 셀들의 상태를 셋 상태와 리셋 상태 중 어느 하나로 정확히 판단할 수 없는 문제가 발생할 수 있다. 도 6(a)와 도 6(b)를 참조하면, 특정 메모리 셀의 읽기 전압(VRD)이 읽기 동작에 따른 스냅 백 현상에 의해 증가할 수 있으며, 따라서 해당 메모리 셀의 상태를 셋 상태와 리셋 상태 중 어느 하나로 정확히 판단하지 못할 수 있다.
본 발명에서는 상기와 같은 문제를 해결하기 위해, 읽기 동작에 의해 셋 상태로 판단된 메모리 셀들 중 적어도 일부에 대해서, 읽기 동작 이후 보상 전류를 입력할 수 있다. 상기 보상 전류는, 스냅 백 현상에 의해 셋 상태의 메모리 셀들에서 증가한 저항을 다시 감소시킬 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작에서, 메모리 컨트롤러가 메모리 셀들에 입력하는 읽기 신호와 보상 전류를 나타낸 타이밍 다이어그램일 수 있다. 먼저 도 7(a)를 참조하면, 메모리 컨트롤러는 제1 읽기 동작과 제2 읽기 동작을 수행하기 위해, 메모리 셀들에 읽기 신호를 순차적으로 두 번 입력할 수 있다. 일 실시예에서, 제1 읽기 동작을 위해 입력되는 읽기 신호와, 제2 읽기 동작을 위해 입력되는 읽기 신호는 서로 같거나 다를 수 있다.
메모리 컨트롤러는, 제2 읽기 동작이 종료된 직후, 즉 두 번째 읽기 신호의 입력이 종료된 직후에 바로 보상 전류를 메모리 셀들에 입력할 수 있다. 일 실시예에서, 보상 전류는 셋 상태의 메모리 셀들 중에서 읽기 신호에 의해 저항이 증가한 것으로 판단되는 일부의 메모리 셀들에만 입력될 수 있다.
일 실시예에서, 메모리 컨트롤러는 데이터를 읽어오고자 하는 메모리 셀들 각각에 첫 번째 읽기 신호를 입력하여 메모리 셀들 각각의 상태를 셋 상태와 리셋 상태 중 어느 하나로 판단할 수 있다. 이후, 메모리 컨트롤러는 셋 상태로 판단된 메모리 셀들에 대해서만 선택적으로 두 번째 읽기 신호를 입력하여 제2 읽기 동작을 수행할 수 있다. 메모리 컨트롤러는, 제2 읽기 동작에 의해 리셋 상태를 갖는 것으로 판단된 메모리 셀들에만 보상 전류를 입력할 수 있다.
본 발명의 일 실시예에서는, 메모리 컨트롤러가 메모리 셀들로부터 데이터를 읽어오는 읽기 동작 이후 보상 전류를 메모리 셀들에 입력하여 메모리 장치의 안정적인 동작을 확보할 수 있다. 또한, 셋 상태를 갖는 것으로 판단된 메모리 셀들 중에서, 읽기 동작에 의해 저항이 증가한 일부의 메모리 셀들에만 선택적으로 보상 전류를 입력함으로써, 메모리 장치의 소모 전력을 효율적으로 관리할 수 있다. 일 실시예에서 메모리 컨트롤러는, 제1 읽기 동작에서 셋 상태로 판단된 메모리 셀들에 대해서만 제2 읽기 동작을 진행하고, 제2 읽기 동작에서 리셋 상태로 판단된 메모리 셀들에만 보상 전류를 선택적으로 입력할 수 있다.
다음으로 도 7(b)를 참조하면, 메모리 컨트롤러는 메모리 셀들에 두 번에 걸쳐서 읽기 신호를 입력하여 제1 읽기 동작과 제2 읽기 동작을 순차적으로 진행할 수 있으며, 제2 읽기 동작이 종료되고 일정한 지연 시간(TD)이 흐른 뒤에 보상 전류를 메모리 셀들에 입력할 수 있다. 일 실시예에서 지연 시간(TD)은 메모리 장치의 리드 레이턴시(read latency)에 대응할 수 있다. 도 7(a)에 도시한 일 실시예와 마찬가지로, 보상 전류는 제1 읽기 동작에서 셋 상태로 판단되고, 제2 읽기 동작에서 리셋 상태로 판단된 일부의 메모리 셀들에만 입력될 수 있다.
또한, 도 7(b)에 도시한 일 실시예에서, 보상 전류는 메모리 셀들로부터 읽어온 데이터를 출력하는 시간 동안 입력될 수 있다. 일 실시예에서, 메모리 셀들로부터 읽어온 데이터를 출력하는 시간은, 메모리 셀들로부터 읽어온 데이터를 페이지 버퍼에 기록하는 시간일 수 있다. 도 7(b)에 도시한 일 실시예에서는, 읽기 동작 이후 보상 전류를 입력하는 동작과, 메모리 셀들로부터 읽어온 데이터를 출력하는 동작을 동시에 처리함으로써, 읽기 동작에 필요한 시간을 효율적으로 관리할 수 있다.
도 8은 메모리 장치에 포함되는 메모리 셀들의 상태에 따른 읽기 전압의 산포를 나타낸 그래프들일 수 있다. 먼저 도 8(a)는 제1 읽기 동작이 진행되기 전에 메모리 셀들이 갖는 셋 읽기 전압 산포(400)과 리셋 읽기 전압 산포(410)를 나타낸 그래프일 수 있다. 도 8(a)를 참조하면, 메모리 컨트롤러는 제1 읽기 동작을 진행하여 메모리 셀로부터 제1 읽기 전압(VRD1)을 읽어올 수 있다. 제1 읽기 전압(VRD1)은 센싱 마진(SM)에 속하는 기준 전압(VREF)보다 작으며, 따라서 메모리 컨트롤러는 상기 메모리 셀의 상태를 셋 상태로 판단할 수 있다.
도 8(b)는 제1 읽기 동작이 완료된 후, 셋 읽기 전압 산포(401)와 리셋 읽기 전압 산포(410)를 나타낸 그래프일 수 있다. 도 8(b)를 참조하면, 제1 읽기 동작에 의해 셋 상태를 갖는 메모리 셀들 중 적어도 일부의 저항이 증가하여, 셋 읽기 전압 산포(401)가 그래프의 우측으로 이동할 수 있다. 일 실시예에서, 상기 메모리 셀의 읽기 전압은, 제1 읽기 전압(VRD1)에서 제2 읽기 전압(VRD2)으로 증가할 수 있다.
본 발명의 일 실시예에서, 메모리 컨트롤러는 제1 읽기 동작에서 셋 상태로 판단된 메모리 셀들에 대해서 제2 읽기 동작을 진행할 수 있다. 상기 메모리 셀의 경우, 메모리 컨트롤러가 진행하는 제2 읽기 동작에서 리셋 상태로 판단될 수 있다. 즉, 메모리 컨트롤러는, 제1 읽기 동작에 의해 상기 메모리 셀의 저항이 증가한 것으로 판단할 수 있다.
메모리 컨트롤러는, 제2 읽기 동작에서 리셋 상태로 판단된 상기 메모리 셀에 대해, 제2 읽기 동작이 완료된 후 보상 전류를 입력할 수 있다. 도 8(c)를 참조하면, 보상 전류가 입력됨에 따라 상기 메모리 셀의 읽기 전압이, 제2 읽기 전압(VRD2)에서 제1 읽기 전압(VRD1)으로 감소할 수 있다. 도 8(c)에 도시된 바와 같이, 보상 전류에 의해 셋 상태 읽기 전압 산포(400)가 제1 읽기 동작 이전과 유사한 상태로 복원될 수 있으며, 따라서 셋 상태의 메모리 셀들과 리셋 상태의 메모리 셀들 사이에 센싱 마진(SM)을 충분히 확보할 수 있다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작에서, 메모리 컨트롤러가 메모리 셀들에 입력하는 읽기 신호와 보상 전류를 나타낸 타이밍 다이어그램일 수 있다. 도 9에 도시한 일 실시예에서, 메모리 컨트롤러는 한 번의 읽기 동작을 수행하는 동안, 메모리 셀들 각각으로부터 제1 읽기 전압과 제2 읽기 전압을 순차적으로 읽어올 수 있다.
먼저 도 9(a)를 참조하면, 메모리 컨트롤러는 메모리 셀들에 읽기 신호를 입력하고 제1 읽기 전압과 제2 읽기 전압 각각을 순서대로 진행할 수 있다. 즉, 도 9(a)에 도시한 일 실시예에서는, 한 번의 읽기 동작에서 제1 읽기 전압과 제2 읽기 전압을 모두 검출할 수 있다. 일 실시예에서, 메모리 장치가 실행하는 읽기 동작은, 메모리 셀에 연결된 비트 라인과 워드 라인 중 어느 하나에 전류 또는 전압을 공급하는 프리차지 구간, 및 프리차지 동작에서 공급된 전류와 전압을 이용하여 메모리 셀에 포함된 정보 저장 소자의 저항 값을 측정하는 디벨롭 구간을 포함할 수 있다. 읽기 동작에 의해 정보 저장 소자의 저항 값이 변하지 않는 이상적인 경우를 가정하면, 디벨롭 구간 동안 메모리 셀에서 검출되는 읽기 전압은 일정한 값을 가질 수 있다.
다만 앞서 설명한 바와 같이, 셋 상태의 메모리 셀로부터 읽기 전압을 읽어오는 경우, 읽기 신호에 의해 셋 상태의 메모리 셀에 포함된 정보 저장 소자의 저항이 증가할 수 있다. 따라서, 한 번의 읽기 동작에 포함되는 디벨롭 구간 동안, 셋 상태의 메모리 셀에서 검출되는 읽기 전압이 서로 다른 값을 가질 수 있다. 도 9(a)에 도시한 일 실시예에서는, 디벨롭 구간 동안 제1 읽기 전압과 제2 읽기 전압을 순차적으로 검출하고, 제1 읽기 전압과 제2 읽기 전압이 서로 다르거나, 또는 제1 읽기 전압과 제2 읽기 전압 각각에 의해 판단되는 메모리 셀의 상태가 서로 다를 경우, 해당 메모리 셀에 보상 전류를 입력할 수 있다. 도 9(a)에 도시한 일 실시예에서 보상 전류는, 읽기 동작이 완료된 직후에 바로 입력될 수 있다.
도 9(b)에 도시한 일 실시예의 동작은 도 9(a)에 도시한 일 실시예와 유사할 수 있다. 즉, 메모리 컨트롤러는 메모리 셀들 각각에 읽기 신호를 입력하여 한 번의 읽기 동작을 수행하는 동안, 제1 읽기 전압과 제2 읽기 전압을 순차적으로 읽어올 수 있다. 제1 읽기 전압과 제2 읽기 전압 각각에 의해 판단한 메모리 셀의 상태가 서로 다르면, 메모리 컨트롤러는 해당 메모리 셀에 보상 전류를 입력할 수 있다. 도 9(b)에 도시한 일 실시예에서는, 읽기 동작이 완료되고 소정의 지연 시간(TD)이 흐른 뒤에 보상 전류를 메모리 셀들에 입력할 수 있다.
도 9(b)에 도시한 일 실시예에서, 보상 전류는 메모리 셀들로부터 읽어온 데이터를 출력하는 시간 동안 입력될 수 있다. 일 실시예에서, 메모리 셀들로부터 읽어온 데이터를 출력하는 시간은, 메모리 셀들로부터 읽어온 데이터를 페이지 버퍼에 기록하는 시간일 수 있다. 도 9(b)에 도시한 일 실시예에서는, 읽기 동작 이후 보상 전류를 입력하는 동작과, 메모리 셀들로부터 읽어온 데이터를 출력하는 동작을 동시에 처리함으로써, 읽기 동작을 수행하고 메모리 셀들로부터 읽어온 데이터를 출력하는 데에 필요한 시간을 효율적으로 관리할 수 있다.
도 9(a) 및 도 9(b)를 참조하여 설명한 실시예들에서 메모리 컨트롤러는, 제1 읽기 전압에 의해 셋 상태로 판단된 메모리 셀들에 대해서만 제2 읽기 전압을 검출할 수 있다. 또한, 제1 읽기 전압과 제2 읽기 전압 각각에 의해 판단한 상태가 서로 다른 메모리 셀들에 대해서만 보상 전류를 입력할 수 있다. 일 실시예로, 메모리 컨트롤러는, 제1 읽기 전압에 의해 셋 상태로 판단되고 제2 읽기 전압에 의해 리셋 상태로 판단된 메모리 셀에 대해서만 보상 전류를 입력할 수 있다. 따라서, 메모리 장치의 동작 안정성을 확보함과 동시에, 소모 전력을 효율적으로 관리할 수 있다.
도 10은 메모리 장치에 포함되는 메모리 셀들의 상태에 따른 읽기 전압의 산포를 나타낸 그래프들일 수 있다. 먼저 도 10(a)는 읽기 동작이 진행되기 전에 메모리 셀들이 갖는 셋 읽기 전압 산포(500)과 리셋 읽기 전압 산포(510)를 나타낸 그래프일 수 있다. 도 10(a)를 참조하면, 메모리 컨트롤러는 디벨롭 구간의 제1 시점에 메모리 셀로부터 제1 읽기 전압(VRD1)을 읽어올 수 있다. 제1 읽기 전압(VRD1)은 기준 전압(VREF)보다 작으며, 따라서 메모리 컨트롤러는 상기 메모리 셀의 상태를 셋 상태로 판단할 수 있다.
도 10(b)는 읽기 동작에 의해 셋 상태의 메모리 셀들에서 상변화가 발생하는 경우, 셋 읽기 전압 산포(401)와 리셋 읽기 전압 산포(510)를 나타낸 그래프일 수 있다. 도 10(b)를 참조하면, 셋 상태를 갖는 메모리 셀들 중 적어도 일부의 저항이 증가하여, 셋 읽기 전압 산포(501)가 그래프의 우측으로 이동할 수 있다. 따라서 메모리 컨트롤러가 디벨롭 구간의 제2 시점에 메모리 셀로부터 읽어오는 읽기 전압은, 제1 읽기 전압(VRD1)보다 큰 제2 읽기 전압(VRD2)일 수 있다.
본 발명의 일 실시예에서, 메모리 컨트롤러는 제1 읽기 전압(VRD1)에 의해 셋 상태로 판단된 메모리 셀들로부터 제2 읽기 전압(VRD2)을 검출할 수 있다. 도 10(b)를 참조하면, 제1 읽기 전압(VRD1)에 의해 셋 상태로 판단된 메모리 셀들 중 적어도 일부는, 제2 읽기 전압(VRD2)에 의해 리셋 상태로 판단될 수 있다.
메모리 컨트롤러는, 제2 읽기 전압(VRD2)에 의해 리셋 상태로 판단된 메모리 셀들에 보상 전류를 입력할 수 있다. 도 10(c)를 참조하면, 보상 전류가 입력됨에 따라 메모리 셀들의 셋 상태 읽기 전압 산포(500)가 그래프의 좌측으로 이동할 수 있다. 즉, 보상 전류에 의해 셋 상태 읽기 전압 산포(500)가 읽기 동작 이전과 유사한 상태로 복원될 수 있으며, 따라서 셋 상태의 메모리 셀들과 리셋 상태의 메모리 셀들 사이에 센싱 마진(SM)이 충분히 확보될 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도들이다.
먼저 도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작은 메모리 컨트롤러가 메모리 셀로부터 제1 읽기 전압을 획득하여 메모리 셀의 제1 상태를 판단하는 것으로 시작할 수 있다(S10). 메모리 컨트롤러는, 메모리 컨트롤러가 메모리 셀들 각각의 저항 값을 나타내는 읽기 전압을 검출하여 소정의 기준 전압과 비교하고, 비교 결과에 따라 메모리 셀들이 셋(set) 상태인지 리셋(reset) 인지 여부를 판단할 수 있다. S10 단계에서 메모리 컨트롤러는, 제1 읽기 전압이 기준 전압보다 크면 제1 상태를 리셋 상태로 판단하고, 제1 읽기 전압이 기준 전압보다 작으면 제1 상태를 셋 상태로 판단할 수 있다.
한편 메모리 컨트롤러는, 메모리 셀로부터 제2 읽기 전압을 획득하여 메모리 셀의 제2 상태를 판단할 수 있다(S11). 일 실시예에서, 메모리 컨트롤러는 제1 읽기 전압과 제2 읽기 전압을 순차적으로 검출할 수 있다. S10 단계와 유사하게 메모리 컨트롤러는, 제2 읽기 전압이 기준 전압보다 크면 제2 상태를 리셋 상태로 판단하고, 제2 읽기 전압이 기준 전압보다 작으면 제2 상태를 셋 상태로 판단할 수 있다.
메모리 셀의 제1 상태와 제2 상태는, 서로 다른 읽기 동작에서 판단되거나, 또는 하나의 읽기 동작에서 판단될 수 있다. 일 실시예에서, 메모리 컨트롤러는 순차적으로 진행되는 제1 읽기 동작에서 제1 읽기 전압을 검출하여 메모리 셀의 제1 상태를 판단하고, 제1 읽기 동작 이후에 별개로 진행되는 제2 읽기 동작에서 제2 읽기 전압을 검출하여 메모리 셀의 제2 상태를 판단할 수 있다. 한편, 메모리 컨트롤러는 한 번의 읽기 동작에서 제1 읽기 전압과 제2 읽기 전압을 모두 검출할 수도 있다.
메모리 컨트롤러는 메모리 셀의 제1 상태와 제2 상태가 서로 같은 상태를 나타내는지 여부를 비교할 수 있다(S12). S12 단계의 판단 결과 제1 상태와 제2 상태가 서로 다른 상태이면, 메모리 컨트롤러는 해당 메모리 셀에 보상 전류를 입력할 수 있다(S13). S12 단계의 판단 결과 제1 상태와 제2 상태가 서로 다른 상태이면, 메모리 컨트롤러는 읽기 동작에 의해 해당 메모리 셀의 정보 저장 소자에서 상변화가 발생한 것으로 판단할 수 있다. 보상 전류는, 해당 메모리 셀의 정보 저장 소자에서 발생한 상변화를 다시 되돌리기 위한 전류일 수 있다. 보상 전류 입력이 완료되면, 메모리 컨트롤러는 메모리 셀로부터 읽어온 데이터를 출력할 수 있다(S14). 한편, S12 단계의 판단 결과 제1 상태와 제2 상태가 서로 같은 상태이면, 메모리 컨트롤러는 해당 메모리 셀에 대한 보상 전류 입력 없이 데이터를 출력할 수 있다(S14). 한편, S14 단계에서 메모리 컨트롤러가 출력하는 데이터는, 제1 읽기 전압에 기초하여 결정될 수 있다.
다음으로 도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작은 메모리 컨트롤러가 복수의 메모리 셀들로부터 제1 읽기 전압을 획득하는 것으로 시작할 수 있다(S20). 메모리 컨트롤러는 S20 단계에서 획득한 제1 읽기 전압을 소정의 기준 전압과 비교하여, 제1 읽기 전압이 기준 전압보다 작은 셋(set) 상태를 갖는 제1 메모리 셀들이 상기 복수의 메모리 셀들 중에 존재하는지 여부를 판단할 수 있다(S21). S21 단계의 판단 결과 제1 메모리 셀들이 존재하지 않으면, 메모리 컨트롤러는 복수의 메모리 셀들로부터 읽어온 데이터를 출력할 수 있다.
한편 S21 단계의 판단 결과 제1 메모리 셀들이 존재하면, 메모리 컨트롤러는 제1 메모리 셀들로부터 제2 읽기 전압을 획득할 수 있다(S22). 즉 메모리 컨트롤러는, 제1 읽기 전압에 의해 셋 상태를 갖는 것으로 판단된 제1 메모리 셀들에서만 제2 읽기 전압을 획득할 수 있다. 따라서, 제1 읽기 전압에 의해 리셋 상태를 갖는 것으로 판단된 메모리 셀들에서도 제2 읽기 전압을 획득하는 동작을 생략할 수 있으며, 소모 전력을 줄일 수 있다. 제1 읽기 전압과 제2 읽기 전압은 서로 다른 읽기 동작에서 검출되거나, 또는 한 번의 읽기 동작에서 순차적으로 검출될 수 있다.
메모리 컨트롤러는 제2 읽기 전압을 기준 전압과 비교하여, 제1 메모리 셀들 중에서 제2 메모리 셀들이 존재하는지 여부를 판단할 수 있다(S23). S23 단계에서 제2 메모리 셀들은, 제1 메모리 셀들 중에서 상태가 리셋 상태로 변경된 메모리 셀들일 수 있다. 일 실시예에서 메모리 컨트롤러는, 제1 메모리 셀들 중에서 제2 읽기 전압이 기준 전압보다 큰 적어도 일부의 메모리 셀들을, 제2 메모리 셀들로 판단할 수 있다.
S23 단계의 판단 결과 제2 메모리 셀들이 존재하지 않으면, 메모리 컨트롤러는 메모리 셀들로부터 읽어온 데이터를 출력할 수 있다(S25). 한편 S23 단계의 판단 결과 제2 메모리 셀들이 존재하면, 메모리 컨트롤러는 제2 메모리 셀들에 보상 전류를 입력할 수 있다(S24). 보상 전류는, 읽기 동작에 의해 제2 메모리 셀들의 정보 저장 소자에서 발생한 상변화를 다시 되돌리기 위한 전류일 수 있다. 보상 전류 입력이 완료되면, 메모리 컨트롤러는 메모리 셀로부터 읽어온 데이터를 출력할 수 있다(S25). S25 단계에서 메모리 컨트롤러가 출력하는 데이터는, 제1 읽기 전압에 기초하여 결정될 수 있다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작에서 발생할 수 있는 메모리 셀의 저항 변화를 보상하는 방법을 설명하기 위해 제공되는 도면들이다.
도 13 내지 도 15에 도시한 일 실시예에서, 메모리 장치(600)는 4개의 워드 라인들(WL1-WL4)과 4개의 비트 라인들(BL1-BL4)이 교차하는 지점에 배치되는 16개의 메모리 셀들(S1-S8, R1-R8)을 포함할 수 있다. 다만, 워드 라인들(WL1-WL4)과 비트 라인들(BL1-BL4)의 개수 및 메모리 셀들(S1-S8, R1-R8)의 개수는 설명의 편의를 위한 것일 뿐이며, 다양하게 변형될 수 있다.
도 13을 참조하면, 메모리 셀들(S1-S8, R1-R8) 각각은 셋(set) 상태와 리셋(reset) 상태 중 어느 하나의 상태를 가질 수 있다. 메모리 컨트롤러는 소정의 읽기 신호를 메모리 셀들(S1-S8, R1-R8) 각각에 입력하고, 메모리 셀들(S1-S8, R1-R8) 각각으로부터 제1 읽기 전압을 검출할 수 있다. 메모리 컨트롤러는 제1 읽기 전압을 소정의 기준 전압과 비교하고, 메모리 셀들(S1-S8, R1-R8) 각각의 상태를 판단할 수 있다. 일 실시예에서, 메모리 셀들(S1-S8, R1-R8) 각각의 상태는 읽기 전압이 기준 전압보다 크면 리셋 상태, 읽기 전압이 기준 전압보다 작으면 셋 상태로 판단될 수 있다.
메모리 컨트롤러는 메모리 셀들(S1-S8, R1-R8) 중에서, 셋 상태로 판단된 제1 메모리 셀들(S1-S8)을 선택할 수 있다. 도 14를 참조하면 제1 읽기 전압을 읽어오는 읽기 동작에 의해, 셋 상태를 갖는 제1 메모리 셀들(S1-S8) 중 적어도 일부에서 상변화가 발생하고 저항 값이 증가할 수 있다. 제1 메모리 셀들(S1-S8) 중에서 제1 읽기 전압을 읽어오는 읽기 동작에 의해 상변화가 발생한 일부의 메모리 셀들은, 제2 메모리 셀들(S4-S7)로 정의될 수 있다.
메모리 컨트롤러는, 제1 메모리 셀들(S1-S8) 중에서 제2 메모리 셀들(S4-S7)을 찾기 위해, 제1 메모리 셀들(S1-S8)로부터 제2 읽기 전압을 읽어올 수 있다. 제2 읽기 전압은 제1 읽기 전압과 같은 읽기 동작에서 검출되거나, 또는 제1 읽기 전압과는 별개의 읽기 동작에서 검출될 수도 있다. 제2 메모리 셀들(S4-S7)로부터 검출되는 제2 읽기 전압은, 다른 제1 메모리 셀들(S1-S3, S8)로부터 검출된 제2 읽기 전압보다 상대적으로 큰 값을 가질 수 있다. 이는, 제1 읽기 전압을 읽어오는 읽기 동작에 의해, 제2 메모리 셀들(S4-S7)의 정보 저장 소자에서 상변화가 발생하였기 때문일 수 있다.
도 15를 참조하면, 메모리 컨트롤러는 제2 메모리 셀들(S4-S7)에 보상 전류를 입력할 수 있다. 상기 보상 전류에 의해, 제2 메모리 셀들(S4-S7) 각각의 정보 저장 소자에서 발생한 상변화가 복구되고 저항 값이 감소될 수 있다. 따라서, 도 15에 도시한 바와 같이, 읽기 동작이 완료된 후 메모리 셀들(S1-S8, R1-R8)의 상태가, 읽기 동작 이전의 메모리 셀들(S1-S8, R1-R8)의 상태와 동일할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 16에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 통신부(1020), 메모리 장치(1030), 프로세서(1040), 및 입출력부(1050) 등을 포함할 수 있다. 디스플레이(1010), 통신부(1020), 메모리 장치(1030), 프로세서(1040), 및 입출력부(1050) 등의 구성 요소들은 버스(1060)를 통해 서로 통신할 수 있다. 상기 도시한 구성 요소들 외에, 전자 기기(1000)는 전원 장치, 포트 등을 더 포함할 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU), 마이크로프로세서 유닛(MCU), 또는 애플리케이션 프로세서(AP) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 메모리(1020), 이벤트 감지 장치(1030), 포트(1040) 등의 다른 구성 요소들과 통신할 수 있다.
도 16에 도시한 전자 기기(1000)가 포함하는 메모리 장치(1030)는, 본 발명의 다양한 실시예들에 따른 메모리 장치일 수 있다. 일례로, 메모리 장치(1030)는 메모리 컨트롤러(1031)와 메모리 셀 어레이(1032)를 포함할 수 있으며, 도 1 내지 도 15를 참조하여 설명한 다양한 실시예들에 따라 동작할 수 있다. 메모리 장치(1030)는 프로세서(1040)에서 전달하는 명령에 응답하여 데이터를 저장하거나 출력하거나, 삭제할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 메모리 장치
20, 220: 메모리 컨트롤러
30: 메모리 셀 어레이
100, 210: 메모리 셀
230: 읽기 회로

Claims (20)

  1. 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀에 제1 읽기 전류를 입력하여 제1 읽기 전압을 검출하고, 상기 메모리 셀에 제2 읽기 전류를 입력하여 제2 읽기 전압을 검출하며, 상기 제1 읽기 전압을 이용하여 판단한 상기 메모리 셀의 제1 상태가 상기 제2 읽기 전압을 이용하여 판단한 상기 메모리 셀의 제2 상태와 서로 다르면, 상기 정보 저장 소자의 저항 값을 낮추는 보상 전류를 상기 메모리 셀에 입력하는 메모리 컨트롤러; 를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 상태가 셋(set) 상태이고 상기 제2 상태가 리셋(reset) 상태이면, 상기 보상 전류를 상기 메모리 셀에 입력하는 메모리 장치.
  3. 제2항에 있어서,
    상기 메모리 컨트롤러는, 상기 메모리 셀의 상태를 상기 셋 상태로 판단하는 메모리 장치.
  4. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제2 읽기 전류의 입력이 종료되면, 상기 보상 전류를 상기 메모리 셀에 입력하는 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 메모리 셀에 기록된 데이터를 페이지 버퍼에 저장하는 동안 상기 보상 전류를 상기 메모리 셀에 입력하는 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압과 상기 제2 읽기 전압의 차이에 기초하여 상기 보상 전류의 크기 및 상기 보상 전류의 입력 시간 중 적어도 하나를 조절하는 메모리 장치.
  7. 제6항에 있어서,
    상기 보상 전류의 입력 시간은, 상기 제1 읽기 전류 및 상기 제2 읽기 전류 각각의 입력 시간보다 긴 메모리 장치.
  8. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 상태와 상기 제2 상태가 같고 상기 제2 읽기 전압과 상기 제1 읽기 전압의 차이가 소정의 기준값보다 크면, 상기 보상 전류를 상기 메모리 셀에 입력하는 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 입력 전류와 상기 제2 입력 전류는 서로 같은 메모리 장치.
  10. 제1항에 있어서,
    상기 스위치 소자는 오보닉 문턱 스위치(Ovonic Threshold Switch, OTS) 소자를 포함하는 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 입력 전류는 상기 메모리 셀 내에서 상기 스위치 소자로부터 상기 정보 저장 소자로 흐르는 메모리 장치.
  12. 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀에 읽기 전류를 입력하여 제1 읽기 전압 및 제2 읽기 전압을 순서대로 검출하며, 상기 제1 읽기 전압에 기초하여 상기 메모리 셀이 셋(set) 상태로 판단되고, 상기 제2 읽기 전압에 기초하여 상기 메모리 셀이 리셋(reset) 상태로 판단되면, 상기 메모리 셀을 상기 셋 상태로 설정하는 보상 전류를 상기 메모리 셀에 입력하는 메모리 컨트롤러; 를 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 메모리 컨트롤러는, 상기 보상 전류를 입력하여 상기 정보 저장 소자의 저항 값을 낮추는 메모리 장치.
  14. 제12항에 있어서,
    상기 메모리 컨트롤러는, 상기 읽기 전류의 입력이 종료되면, 상기 보상 전류를 상기 메모리 셀에 입력하는 메모리 장치.
  15. 제12항에 있어서,
    상기 메모리 컨트롤러는, 상기 메모리 셀에 기록된 데이터를 페이지 버퍼에 저장하는 동안 상기 보상 전류를 상기 메모리 셀에 입력하는 메모리 장치.
  16. 제12항에 있어서,
    상기 읽기 전류는 상기 정보 저장 소자에서 상변화를 발생시켜 상기 정보 저장 소자의 저항 값을 증가시키는 메모리 장치.
  17. 셋(set) 상태 및 리셋(reset) 상태 중 어느 하나의 상태를 갖는 복수의 메모리 셀들을 갖는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 대한 읽기 동작을 수행하는 동안 상기 복수의 메모리 셀들 중에서 상기 셋 상태를 갖는 제1 메모리 셀들을 선택하고, 상기 제1 메모리 셀들 중에서 상기 리셋 상태로 전환된 제2 메모리 셀들을 선택하며, 상기 제2 메모리 셀들을 상기 셋 상태로 변경하는 보상 전류를 상기 제2 메모리 셀들에 입력하는 메모리 컨트롤러; 를 포함하는 메모리 장치.
  18. 제17항에 있어서,
    상기 메모리 컨트롤러는 상기 읽기 동작을 수행하는 동안, 상기 복수의 메모리 셀들에 제1 읽기 전류를 입력하여 상기 제1 메모리 셀들을 선택하고, 상기 제1 메모리 셀들에 제2 읽기 전류를 입력하여 상기 제2 메모리 셀들을 선택하는 메모리 장치.
  19. 제17항에 있어서,
    상기 메모리 컨트롤러는, 상기 복수의 메모리 셀에 읽기 전류가 입력되는 동안 상기 제1 메모리 셀들을 선택하기 위한 1차 센싱과 상기 제2 메모리 셀들을 선택하기 위한 2차 센싱을 순서대로 진행하는 메모리 장치.
  20. 제19항에 있어서,
    상기 메모리 컨트롤러는 상기 입력 전류의 디벨롭 구간 동안 상기 1차 센싱 및 상기 2차 센싱을 순서대로 진행하는 메모리 장치.


KR1020170165843A 2017-12-05 2017-12-05 메모리 장치 및 그 동작 방법 KR102401183B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020170165843A KR102401183B1 (ko) 2017-12-05 2017-12-05 메모리 장치 및 그 동작 방법
US16/034,850 US10580488B2 (en) 2017-12-05 2018-07-13 Memory device for generating a compensation current based on a difference between a first read voltage and a second read voltage and a method of operating the same
JP2018186436A JP7097792B2 (ja) 2017-12-05 2018-10-01 メモリ装置及びその動作方法
DE102018128329.6A DE102018128329A1 (de) 2017-12-05 2018-11-13 Speichervorrichtung und Verfahren zum Betreiben derselben
CN201811375197.1A CN109872751A (zh) 2017-12-05 2018-11-19 存储器装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170165843A KR102401183B1 (ko) 2017-12-05 2017-12-05 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20190066271A true KR20190066271A (ko) 2019-06-13
KR102401183B1 KR102401183B1 (ko) 2022-05-24

Family

ID=66548389

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170165843A KR102401183B1 (ko) 2017-12-05 2017-12-05 메모리 장치 및 그 동작 방법

Country Status (5)

Country Link
US (1) US10580488B2 (ko)
JP (1) JP7097792B2 (ko)
KR (1) KR102401183B1 (ko)
CN (1) CN109872751A (ko)
DE (1) DE102018128329A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867671B1 (en) 2019-07-02 2020-12-15 Micron Technology, Inc. Techniques for applying multiple voltage pulses to select a memory cell

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102427895B1 (ko) * 2018-02-08 2022-08-02 에스케이하이닉스 주식회사 저항 메모리 소자의 읽기 방법
KR20200104603A (ko) * 2019-02-27 2020-09-04 에스케이하이닉스 주식회사 효율적인 리드 동작을 수행하는 비휘발성 메모리 장치 및 이를 이용하는 시스템
US10942655B2 (en) * 2019-07-09 2021-03-09 Seagate Technology Llc Mitigating data errors in a storage device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060022009A (ko) * 2004-09-06 2006-03-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR20090126587A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
KR20140054714A (ko) * 2012-10-29 2014-05-09 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR20140090879A (ko) * 2013-01-10 2014-07-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20160074238A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
US9401203B1 (en) * 2015-04-16 2016-07-26 Ningbo Advanced Memory Technology Corporation Memory driving circuit

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768665B2 (en) 2002-08-05 2004-07-27 Intel Corporation Refreshing memory cells of a phase change material memory device
JP4189395B2 (ja) * 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
US7193898B2 (en) * 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
US7679980B2 (en) 2006-11-21 2010-03-16 Qimonda North America Corp. Resistive memory including selective refresh operation
US7990761B2 (en) 2008-03-31 2011-08-02 Ovonyx, Inc. Immunity of phase change material to disturb in the amorphous phase
US8406033B2 (en) 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
KR20110107190A (ko) 2010-03-24 2011-09-30 삼성전자주식회사 저항성 메모리의 마모 셀 관리 방법 및 장치
US8467237B2 (en) * 2010-10-15 2013-06-18 Micron Technology, Inc. Read distribution management for phase change memory
US20130336047A1 (en) 2012-04-24 2013-12-19 Being Advanced Memory Corporation Cell Refresh in Phase Change Memory
US8885388B2 (en) 2012-10-24 2014-11-11 Marvell World Trade Ltd. Apparatus and method for reforming resistive memory cells
US9165683B2 (en) 2013-09-23 2015-10-20 Sandisk Technologies Inc. Multi-word line erratic programming detection
US9257175B2 (en) 2013-09-26 2016-02-09 Intel Corporation Refresh of data stored in a cross-point non-volatile memory
US9286975B2 (en) 2014-03-11 2016-03-15 Intel Corporation Mitigating read disturb in a cross-point memory
US9275730B2 (en) 2014-04-11 2016-03-01 Micron Technology, Inc. Apparatuses and methods of reading memory cells based on response to a test pulse
WO2016084497A1 (ja) * 2014-11-26 2016-06-02 ソニー株式会社 メモリシステム、記憶装置、および、メモリシステムの制御方法
US9613691B2 (en) 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory
US9437293B1 (en) 2015-03-27 2016-09-06 Intel Corporation Integrated setback read with reduced snapback disturb
US10482960B2 (en) 2016-02-17 2019-11-19 Intel Corporation Dual demarcation voltage sensing before writes
US9721657B1 (en) * 2016-04-02 2017-08-01 Intel Corporation Managing threshold voltage shift in nonvolatile memory
KR102657562B1 (ko) * 2016-12-02 2024-04-17 에스케이하이닉스 주식회사 비휘발성 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060022009A (ko) * 2004-09-06 2006-03-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR20090126587A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
KR20140054714A (ko) * 2012-10-29 2014-05-09 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR20140090879A (ko) * 2013-01-10 2014-07-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20160074238A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
US9401203B1 (en) * 2015-04-16 2016-07-26 Ningbo Advanced Memory Technology Corporation Memory driving circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867671B1 (en) 2019-07-02 2020-12-15 Micron Technology, Inc. Techniques for applying multiple voltage pulses to select a memory cell
WO2021003017A1 (en) * 2019-07-02 2021-01-07 Micron Technology, Inc. Memory cell selection
US11367483B2 (en) 2019-07-02 2022-06-21 Micron Technology Inc. Techniques for applying multiple voltage pulses to select a memory cell

Also Published As

Publication number Publication date
US20190172531A1 (en) 2019-06-06
CN109872751A (zh) 2019-06-11
KR102401183B1 (ko) 2022-05-24
US10580488B2 (en) 2020-03-03
DE102018128329A1 (de) 2019-06-06
JP7097792B2 (ja) 2022-07-08
JP2019102117A (ja) 2019-06-24

Similar Documents

Publication Publication Date Title
US9472275B2 (en) Method of operating memory device using different read conditions
KR102131324B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
KR20190061198A (ko) 메모리 장치 및 그 동작 방법
JP7097792B2 (ja) メモリ装置及びその動作方法
KR102238647B1 (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR102251814B1 (ko) 메모리 장치, 그것의 동작 및 제어 방법
KR20160049872A (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR20110027939A (ko) 상변화 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 프로그램 방법
KR102550416B1 (ko) 메모리 장치
KR20150144177A (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
US11238927B2 (en) Memory device having program current adjustible based on detected holding voltage
KR20150116270A (ko) 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
US10998038B2 (en) Memory device and method of operating the same
KR20180043431A (ko) 저항성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102656527B1 (ko) 메모리 장치
CN109754835B (zh) 存储装置
KR20180108302A (ko) 메모리 장치의 동작 방법
JP7130523B2 (ja) メモリー装置
US20210193223A1 (en) Resistive memory device and operating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant