KR20060022009A - 리키지 전류 보상 가능한 반도체 메모리 장치 - Google Patents

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KR20060022009A KR1020040070758A KR20040070758A KR20060022009A KR 20060022009 A KR20060022009 A KR 20060022009A KR 1020040070758 A KR1020040070758 A KR 1020040070758A KR 20040070758 A KR20040070758 A KR 20040070758A KR 20060022009 A KR20060022009 A KR 20060022009A
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Abstract

리키지 전류를 보상해 주는 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는, 워드라인과 비트라인의 교차점에 위치하는 복수개의 메모리 셀들; 더미 비트라인에 연결된 복수개의 더미 셀들; 상기 더미 비트라인에 연결되고 리키지 보상 전류를 상기 비트라인으로 출력하는 리키지 보상회로; 제 1 제어신호에 응답하여 리드 동작시 필요한 리드전류를 상기 비트라인으로 출력하는 리드전류 공급회로를 구비한다. 상기 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다. 본 발명에 따른 반도체 메모리 장치는 리드 동작시 리키지 전류를 보상하여 선택된 비트라인에 공급함으로써 리키지 전류에 따른 오동작 발생을 억제할 수 있는 장점이 있다.

Description

리키지 전류 보상 가능한 반도체 메모리 장치 {Semiconductor memory device capable of compensating for a leakage current}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1A는 셋 상태에 따른 메모리 셀을 설명하는 도면이다.
도 1B는 리셋 상태에 따른 메모리 셀을 설명하는 도면이다.
도 2는 상변화도 1의 메모리 셀의 전기적 회로구성을 설명하는 도면이다.
도 3은 상 변화 물질을 구비하는 메모리 셀의 프로그래밍을 설명하는 도면이다.
도 4는 상 변화 물질의 전류- 전압 곡선을 설명하는 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 레이아웃 구조를 설명하는 도면이다.
도 6A는 도5의 메모리 매트의 구조를 설명하는 도면이다.
도 6B는 도6A의 메모리 블록의 구조를 설명하는 도면이다.
도 7은 도6B의 메모리 서브 블록을 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 리드 동작시 리키지(Leakage) 전류를 보상해 주는 상 변화 메모리 장치에 관한 것이다.
PRAM( Phase Change Random Access Memory)은 가열되었다가 냉각되면 두 가지 상태 중 하나의 상태로 유지되며 가열 및 냉각에 의하여 또다시 상태가 변할 수 있는 캘코제나이드 합금(chalcogenide alloy)과 같은 상 변화 물질로 구성된다. 여기서 두 가지 상태란 결정(crystalline) 상태와 비 정질(amorphous) 상태를 의미한다. PRAM에 관해서는 미국 특허 번호 US 6,487,113 및 US 6,480438에서 설명된 바 있다.
PRAM은 결정 상태에서의 저항은 낮고 비 정질 상태에서의 저항은 높다. PRAM은 저항 값에 따라 논리 값이 0 또는 1로 결정된다. 결정 상태는 셋(set) 또는 논리 0에 대응되고 비 정질 상태는 리셋(reset) 또는 논리 1에 대응된다.
PRAM의 상 변화 물질이 비 정질 상태가 되기 위해서 저항 열에 의하여 상 변화 물질의 녹는점 이상으로 가열된다. 그리고 빠른 속도로 냉각된다. 상 변화 물질을 결정 상태로 만들기 위하여 상 변화 물질은 일정 시간동안 녹는점 이하의 온도로 가열된다.
상 변화 메모리의 핵심은 캘코제나이드(chalcogenide)와 같은 상 변화 물질이다. 상 변화 물질은 일반적으로 GST 합금이라고 불리는 게르마늄 (germanium(Ge)), 안티모니(antimony(Sb)) 및 텔루리움(tellurium(Te))을 포함한다. GST 합금은 가열 및 냉각에 의하여 비 정질 상태(리셋 또는 1)와 결정 상태(셋 또는 0) 사이로 빠르게 변화될 수 있는 성질 때문에 메모리 장치에 유용하게 사용될 수 있다.
비 정질 상태에서 상 변화 물질은 높은 저항을 가지고 결정상태에서 상 변화 물질은 낮은 저항을 가진다.
상변화 캘코제나이드 물질로 만들어진 메모리 셀은 상부 전극, 캘코제나이드 층, 하부전극콘택, 하부전극 및 억세스 트랜지스터를 구비한다. 프로그래밍 된 셀을 독출하는 동작은 캘코제나이드 물질의 저항을 측정함에 의하여 수행된다. 여기서 프로그래밍 또는 라이트 동작이란 메모리 셀을 리셋 상태 또는 셋 상태 중 하나의 상태로 만들어 일정한 논리 값을 가지도록 하는 동작이다.
메모리 셀에 데이터를 쓰는 동작은, 캘코제나이드를 녹는점 이상으로 가열시킨 후 빠르게 냉각시켜 비 정질 상태가 되도록 하거나 또는 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
도 1A 및 1B는 두가지 상태에 따른 메모리 셀을 각각 설명하는 도면이다.
메모리 셀(100)은 상 변화 물질(14)위에 형성되는 전도성의 상부 전극(12)을 구비한다. 전도성의 하부 전극 콘택(BEC)(16)은 상부 전극(12) 및 상 변화 물질(14)을 전도성의 하부 전극(18)과 연결시킨다.
도 1A를 참조하면, 메모리 셀(100)은 셋 상태 또는 0 상태에 있다. 이 상태 에서 상 변화 물질(14)은 결정 상태이다. 도 1B를 참조하면, 메모리 셀(100)은 리셋 상태 또는 1 상태에 있다. 이 상태에서 상 변화 물질(14)은 비 정질 상태이다.
도 1A 및 도 1B는 모두 메모리 셀(100)을 통하여 흐르는 전류를 제어하는 억세스 트랜지스터(N20)를 구비개시한다. 메모리 셀(100)에 전류가 흐르면 하부 전극 콘택(16)은 상 변화 물질(14)을 가열시켜 상태를 변화시키는 히터로서 동작한다.
도 2는 도 1의 메모리 셀의 전기적 회로구성을 설명하는 도면이다.
도 2에서 워드 라인(WL)은 메모리 셀의 활성화를 제어한다. 셀을 통하여 흐르는 전류(ICELL)와 비트라인(BL)은 메모리 셀을 프로그램 하거나 리드(Read)하는데 이용된다.
도 3은 상 변화 물질을 구비하는 메모리 셀의 프로그래밍을 설명하는 도면이다.
도 3은 종래의 프로그래밍 방법에 따라 상 변화 물질을 셋 상태 또는 리셋 상태로 프로그래밍 하는 프로그래밍 펄스의 시간과 온도와의 관계를 설명한다.
곡선(35)은 리셋 펄스의 시간-온도 관계를 설명하는 도면이고 곡선(36)은 셋 펄스의 시간-온도 관계를 설명하는 도면이다.
도 3의 곡선(35)을 참조하면, 상 변화 물질을 리셋 상태로 만들기 위하여 상 변화 물질은 녹는점(Tm)이상으로 가열된다. 열은 짧은 시간동안만 상 변화 물질로 인가된다. 그리고 상 변화 물질은 빠른 속도로 냉각된다. 도 3의 곡선(36)을 참조하면, 상 변화 물질을 셋 상태로 만들기 위하여 상 변화 물질은 녹는점(Tm) 이하의 온도로 가열된다. 온도는 녹는 점(Tm)과 결정화 온도(Tx) 사이의 셋 윈도우 사이의 온도이다. 온도는 일정한 시간동안 유지된 후 상 변화 물질은 냉각된다.
도 4는 상 변화 물질의 전류- 전압 곡선을 설명하는 도면이다.
도 4를 참조하면, 리드 동작을 위한 리셋상태(①) 및 셋 상태(③)와 셋 상태로 프로그래밍 하기 위한 ②의 구간으로 나뉜다. 우선 메모리 셀의 리드 동작을 하기 위해 상 변화 물질에 인가되는 전압이 상 변화 물질의 문턱 전압(Vth)보다 작아야 한다. 예를 들면 0.4Vth ~ 0.6Vth 범위 내에서 상 변화 물질에 리드 동작을 위한 전압을 인가한다. 이를 위해 리드 전류(Iread)가를 메모리 셀의 비트라인에로 인가된한다.
그런데, 동일 비트라인에 연결된 메모리 셀들중 선택되지않은 메모리 셀들로 리키지 전류가 빠져나가면 리드 동작시 필요한 리드 전류가 선택된 메모리 셀로 충분히 공급되지 못하며, 이는 리드 오 동작을 유발시킨다. 이러한 오 동작의 가능성은 메모리 장치의 집적도가 높아지고 소비전력이 낮아질수록 커진다
따라서, 리드 동작시 리키지 전류를 보상할 수 있다면 반도체 메모리 장치의 집적도가 높아지고 소비전력이 낮아져도 리키지 전류에 따른 오 동작을 방지할 수 있을 것이다.
본 발명이 이루고자 하는 기술적 과제는 리키지 전류를 고려하여 상 변화 물질로 인가되는 리드 전류의 양을 제어하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적 저 소비전력에 적합한 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상변화 메모리 장치에서의 리키지 전류에 따른 리드 오동작을 최소화 또는 방지할 수 있는 상변화 메모리 장치 및 리드 동작시 리드 전류 인가방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 워드라인과 비트라인의 교차점에 위치하는 복수개의 메모리 셀들, 더미 비트라인에 연결된 복수개의 더미 셀들, 상기 더미 비트라인에 연결되고 리키지 보상 전류를 상기 비트라인으로 출력하는 리키지 보상회로, 제 1 제어신호에 응답하여 리드 동작시 필요한 리드전류를 상기 비트라인으로 출력하는 리드전류 공급회로를 구비한다.
상기 메모리 장치를 구성하는 메모리 셀은 게이트가 상기 워드라인에 연결되고 소스가 접지전압에 연결되고 드레인이 상변화 물질로 이루어진 저항체에 연결된 트랜지스터와 상기 저항체의 다른 단자가 상기 비트라인에 연결된 상변화 메모리 셀로 이루어져 있다
상기 메모리 장치를 구성하는 더미 셀은 게이트와 소스가 접지전압에 연결되고 드레인이 상변화 물질로 이루어진 저항체에 연결된 트랜지스터와 상기 저항체의 다른 단자가 상기 더미 비트라인에 연결된다.
상기 메모리 장치는 제 3 제어신호에 응답하여 상기 더미 비트라인을 상기 리키지 보상회로에 연결하는 모드 선택회로를 더 포함한다.
상기 더미 비트라인은 I/O 라인에 대응하여 1개씩 구성된다.
상기 제 1 제어신호는 리드 동작 정보를 포함한다.
상기 메모리 장치는 컬럼 선택 신호에 응답하여 선택된 비트라인을 상기 리키지 보상회로와 상기 리드전류 공급회로에 연결하는 컬럼 선택 회로를 더 포함한다.
상기 메모리 장치는 게이트가 전원전압에 연결되고 소스가 상기 더미 비트라인에 연결되고 드레인이 상기 리키지 보상회로에 연결된 더미 컬럼 선택 트랜지스터를 더 포함한다.
상기 메모리 장치는 제 2 제어신호에 응답하여 리드 동작시 상기 비트라인의 전압을 정해진 레벨로 클램핑하는 클램핑 회로를 더 포함한다.
상기 메모리 장치는 상기 제 2 제어신호에 응답하여 리드 동작시 상기 더미 비트라인의 전압을 정해진 레벨로 클램핑하는 더미 클램핑 회로를 더 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 메모리 어레이를 구비한다. 상기 메모리 어레이는 복수개의 메모리 매트를 구비한다. 상기 메모리 매트는 복수개의 메모리 블록을 구비한다. 상기 메모리 블록은, 워드라인과 비트라인의 교차점에 위치하는 복수개의 메모리 셀들, 상기 메모리 블록의 끝단에 위치하는 더미 비트라인에 연결된 복수개의 더미 셀들, 상기 더미 비트라인에 연결되고 리키지 보상 전류를 상기 비트라인으로 출력하는 리키지 보상회로, 제 1 제어신호에 응답하여 리드 동작시 필요한 리드전류를 상기 비트라인으로 출력하는 리드전류 공급회로를 구비한다.
상기 메모리 장치는 더미 비트라인이 복수개의 I/O 라인에 대응하여 1개씩 구성된다.
상기 메모리 장치는 메모리 블록의 다른 끝단에 더미 비트라인을 더 포함한다.
상기 메모리 장치는 제 3 제어신호에 응답하여 상기 더미 비트라인을 상기
리키지 보상회로에 연결하는 모드 선택회로를 더 포함한다.
상기 메모리 셀은 게이트가 상기 워드라인에 연결되고 소스가 접지전압에 연결되고 드레인이 상변화 물질로 이루어진 저항체에 연결된 트랜지스터와 상기 저항체의 다른 단자가 상기 비트라인에 연결된 상변화 메모리 셀이고, 상기 더미 셀은 게이트와 소스가 접지전압에 연결되고 드레인이 상변화 물질로 이루어진 저항체에 연결된 트랜지스터와 상기 저항체의 다른 단자가 상기 더미 비트라인에 연결된다.
상기 메모리 장치는 컬럼 선택 신호에 응답하여 선택된 비트라인을 상기 리키지 보상회로와 상기 리드전류 공급회로에 연결하는 컬럼 선택 회로를 더 포함한다.
상기 메모리 장치는 제 2 제어신호에 응답하여 리드 동작시 상기 비트라인과 더미 비트라인의 전압을 정해진 레벨로 클램핑하는 클램핑 회로를 더 포함한다.
상기 메모리 장치는 상 변화 물질을 구비하는 상 변화 메모리 장치이다. 본 발명의 반도체 메모리 장치는 리드 동작시 리키지 전류를 보상하여 선택된 비트라인에 공급함으로써 리키지 전류에 따른 오동작 발생을 억제할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 레이아웃 구조를 설명하는 도면이다.
도 6A는 도5의 메모리 매트의 구조를 설명하는 도면이다.
도 6B는 도6A의 메모리 블록의 구조를 설명하는 도면이다.
도 7은 도6B의 서브 메모리 블록을 설명하는 도면이다.
이하, 도 5 내지 도 7을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 구성 및 동작이 설명된다. 여기서, 메모리 장치는 상 변화 물질로 된 메모리 셀을 복수로 을 구비하는 상 변화 메모리 장치이다
도 5를 참조하면, 반도체 메모리 장치(1000)는 복수개의 메모리 어레이(1~4),메인 로우 디코더(5~6) 및 주변회로(PERI)로 구성된다. 상기 메모리 어레이(1~4)는 복수개의 메모리 매트(MAT0~MAT3)로 각기 구성된다. 상기 메모리 어레이 각각은에는 컬럼 디코더(Column Decoder), 서브 워드라인 디코더 등을 포함한다(미도시). 상기 주변회로(PERI)는 입출력 버퍼(I/O Buffer), 어드레스 버퍼(Address Buffer), 컨트롤 버퍼(Control Buffer)등을 포함한다(미도시).
도 6A를 참조하면, 상기 메모리 매트(MAT0~MAT3)는 복수개의 메모리 블록(BLK0~BLK7)으로 각기 구성된다. 도 6B를 참조하면, 상기 메모리 블록(BLK0~BLK7)은 복수개의 서브 메모리 블록(SBLK0~SBLK7)으로 각기 구성된다. 예를 들어, 본 발명의 실시예에 따른 반도체 메모리 장치(1000)의 저장 용량이 64Mbit라 가정하면, 상기 메모리 어레이(1~4) 각각의 저장용량은 16Mbit이고, 상기 메모리 매트(MAT0~MAT3) 각각의 저장용량은 4Mbit이고, 상기 메모리 블록(BLK0~BLK7) 각각의 저장용량은 512Kbit이고, 상기 서브 메모리 블록(SBLK0~SBLK7) 각각의 저장용량은 64Kbit로 구성된다.
도 7을 참조하면, 도 6B 내에서 보여지는 하나의 상기 서브 메모리 블록(40)에 대한 구체적 회로가 보여진다. 상기 서브 메모리 블록(40)은 복수개의 메모리 셀(100)과 복수개의 더미 셀(200), 리키지 보상회로(300), 리드 전류 공급회로(400), 컬럼 선택회로(500), 더미 컬럼 선택회로(600), 클램핑회로(700), 더미 클램핑회로(800), 모드 선택 회로(900) 및 센스앰프(Sense Amplifier)를 포함구비한한다.
메모리 셀(100)은 게이트가 워드라인(WL1)에 연결되고 한단이 접지전압에 연결되고 다른 한단이 상변화 물질로 이루어진 저항체에 연결된 억세스 트랜지스터와 다른 한단이 상기 비트라인에 연결된 상기 저항체를 구비한다. 본 발명의 실시 예에서는 억세스 트랜지스터와 저항으로 이루어진 상변화 메모리 셀을 설명하고 있으나, 다이오드와 저항으로 이루어지는 상변화 메모리 셀(미도시) 및 상변화 물질의 한단이 접지전압에 연결되고 억세스 트랜지스터의 게이트가 워드라인에 연결되고 한단이 상변화 물질의 다른 한단에 연결되고 다른 한단이 비트라인에 연결되는 상변화 메모리 셀(미도시)에도 적용이 가능하다.
더미 셀(200)은 게이트와 한단이 접지전압에 연결되고 다른 한단이 상변화 물질로 이루어진 저항체의 한 단자에 연결된 억세스 트랜지스터와 다른 한 단자가 상기 더미 비트라인에 연결된 상기 저항체를 구비한다. 상기 더미 셀의 구조는 상기 메모리 셀의 구조와 동일한 것을 기본으로 한다. 다만, 상기 더미 셀(200)을 구성하는 억세스 트랜지스터의 게이트는 접지전압에 연결되어 항상 턴 오프(Turn Off) 상태임을 주목해야 한다. 본 발명에 따른 더미 셀(200)의 구조는 상기 저항체가 없이 게이트와 한단이 접지전압에 연결되고 다른 한단이 더미 비트라인에 연결된 억세스 트랜지스터만으로 구현되는 변형 실시가 가능하다(미도시). 또한, 바람직하기로는 상기 메모리 셀(100)과 상기 더미 셀(200)은 동일한 사이즈로 구성된다.
리키지 보상회로(300)는 게이트가 제 3 피모스 트랜지스터(P3)의 게이트에 연결되고 한단이 비트라인에 연결되고 다른 한단이 내부 전원전압(VDD)에 연결된 제 2 피모스 트랜지스터(P2)와 게이트와 한단이 상기 더미 비트라인에 연결되고 다른 한단이 내부 전원전압(VDD)에 연결된 제 3 피모스 트랜지스터(P3)를 구비한다. 상기 리키지 보상회로(300)는 상기 더미 비트라인(DBL)으로 흐르는 리키지 전류를 감지하여 상기 비트라인으로 보상된 리키지 전류(ILEAK)를 공급한다.
리드전류 공급회로(400)는 게이트가 제 1 제어신호(CTRL1)를 입력 받고 한단이 상기 리키지 보상회로(300)의 제 2 피모스 트랜지스터(P2)의 한단에 연결되고 다른 한단이 내부 전원전압(VDD)에 연결된 제 1 피모스 트랜지스터(P1)로 구성된다. 를 구비한다. 상기 제 1 제어신호(CTRL1)는 리드동작 정보를 포함한 신호이거나 정해진 레벨을 갖는 DC 신호이다. 상기 리드전류 공급회로(400)는 리드 동작시 필요한 전류(IREAD)를 선택된 비트라인으로 공급한다.
컬럼 선택회로(500)는 컬럼 선택 신호(Y1~Y63)에 응답하여 선택된 비트라인을 상기 리키지 보상회로(300)와 상기 리드전류 공급회로(400)에 연결한다.
더미 컬럼 선택회로(600)는 게이트가 내부 전원전압(VDD)에 연결되고 한단이 더미 비트라인에 연결되고 다른 한단이 상기 리키지 보상회로에 연결된 제 1 엔모스 트랜지스터(N1)로 구성된다. 상기 제 1 엔모스 트랜지스터(N1)의 게이트가 내부 전원전압(VDD)에 연결되어 항상 턴 온(Turn On) 상태임을 주목해야 한다.
클램핑회로(700)는 게이트가 제 2 제어신호(CTRL2)에 연결되고 한단이 상기 컬럼 선택회로(500)에 연결되고 다른 한단이 상기 리키지 보상회로(300) 및 상기 리드전류 공급회로(400)에 연결된 제 3 엔모스 트랜지스터(N3)로 구성된다. 상기 제 2 제어신호(CTRL2)는 리드 동작시 상기 컬럼 선택회로(500)에 의하여 선택된 비트라인을 정해진 전압 레벨로 클램핑한다. 도 4를 참조하면 Vread 전압 레벨이 여기에 해당한다. 상기 제 2 제어신호(CTRL2)는 바람직하기로는 상기 제 3 엔모스 트랜지스터(N3)의 문턱전압을 Vth3라 할 때 Vread + Vth3의 레벨을 갖는다.
더미 클램핑회로(800)는 게이트가 상기 제 2 제어신호(CTRL2)에 연결되고 한단이 상기 더미 컬럼 선택회로(600)에 연결되고 다른 한단이 상기 리키지 보상회로(300)에 연결된 제 2 엔모스 트랜지스터(N2)로 구성된다.
모드 선택 회로(900)는 게이트가 제 3 제어신호(CTRL3)에 연결되고 한단이 상기 더미 클램핑회로(800)에 연결되고 다른 한단이 상기 리키지 보상회로(300)에 연결된 제 4 엔모스 트랜지스터(N4)로 구성된다. 상기 제 3 제어신호(CTRL3)는 리드 동작시 리키지 전류를 보상하는 경우 내부 전원전압(VDD)의 레벨을 갖고 리키지 전류를 보상하지 않을 경우 접지전압(GND) 레벨을 갖는다. 이를 구현하기 위해 퓨즈 회로를 사용할 수 있으며, 또한 퓨즈로는 일렉트리컬 퓨즈 또는 레이져 퓨즈 등이 사용 가능하다(미도시). 본 실시 예에서 상기 모드 선택 회로(900)는 엔모스 트랜지스터(N4)로 구성되나, 피모스 트랜지스터로 구현 가능함은 자명하다.
이하, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작이 구체적으로 설명된다.
도 4를 참조하면 본 발명의 실시예에 따른 상변화 메모리 장치의 리드 동작을 위하여 선택된 메모리 셀에는로 제품 설계 시 정해지는 리드전류(Iread)가를 공급하게 된다. 그러나, 도7에서 보이는 바와 같이 선택되지않은 메모리 셀로 리키지 전류가 빠져 나가게 되는 경우 리드 동작에 필요한 리드 전류(IREAD)가 충분히 선택된 메모리 셀로 공급되지 못하게 된다. 상기 상변화 메모리 장치의 리키지 전류가 무시할 정도라면 문제가 없으나, 리키지 전류를 무시 못할 경우 이를 보상하여 주지않으면 리드 동작시 에러가 발생하게 된다. 즉 센스 앰프에서 오동작을 유발하게 되고 이는 센스 앰프의 출력에 연결된 I/O 라인(미도시)을 통하여 에러를 출력하게 된다.
이를 해결하기 위하여, 본 발명에서는 복수개의 더미 셀을 구비한다. 도 7을 참조하면 서브 메모리 블록(40)마다 1개의 더미 비트라인을 구성하고, 상기 더미 비트라인으로 흐르는 리키지 전류를 감지하여 보상된 리키지 전류(ILEAK)를 상기 메모리 셀의 선택된 비트라인으로 공급함으로써 상기 문제점을 해결한다. 본 실시 예에서는 서브 메모리 블록마다 1개의 더미 비트라인을 구성하였으나, 메모리 장치의 집적도를 고려하여 도 6A에서 보이는 바와 같이 메모리 블록(BLK0~BLK7)마다 1개의 더미 비트라인을 설치하거나 상기 메모리 블록(BLK0~BLK7)마다 좌우로 각각 1개의 더미 비트라인을 설치 가능하다(미도시).
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 리드 동작시 필요에 따라 리키지 전류를 보상하여 선택된 비트라인에 공급함으로써 리키지 전류에 따른 오동작 발생을 억제할 수 킬 수 있는 장점이 있다.

Claims (25)

  1. 워드라인과 비트라인의 교차점에 위치하는 복수개의 메모리 셀들;
    더미 비트라인에 연결된 복수개의 더미 셀들;
    상기 더미 비트라인에 연결되고 리키지 보상 전류를 상기 비트라인으로 출력하는 리키지 보상회로; 및
    제 1 제어신호에 응답하여 리드 동작시 필요한 리드전류를 상기 비트라인으로 출력하는 리드전류 공급회로로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 메모리 셀은, 게이트가 상기 워드라인에 연결되고 소스가 접지전압에 연결되고 드레인이 상변화 물질로 이루어진 저항체에 연결된 트랜지스터와 상기 저항체의 다른 단자가 상기 비트라인에 연결된 상변화 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 더미 셀은 게이트와 소스가 접지전압에 연결되고 드레인이 상변화 물질로 이루어진 저항체에 연결된 트랜지스터와 상기 저항체의 다른 단자가 상기 더미 비트라인에 연결된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서, 제 3 제어신호에 응답하여 상기 더미 비트라인을 상기 리키지 보상회로에 연결하는 모드 선택회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 제 3 제어신호는 퓨즈 회로를 통하여 전압 레벨이 정해지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2항에 있어서, 상기 더미 비트라인은 I/O 라인에 대응하여 1개씩 구성된 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2항에 있어서, 상기 더미 셀은 게이트와 소스가 접지전압에 연결되고 드레인이 상기 더미 비트라인에 연결된 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 2 항에 있어서, 상기 제 1 제어신호는 리드 동작 정보를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 2 항에 있어서, 상기 제 1 제어신호는 DC 신호인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 2항에 있어서, 컬럼 선택 신호에 응답하여 선택된 비트라인을 상기 리키지 보상회로와 상기 리드전류 공급회로에 연결하는 컬럼 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 게이트가 전원전압에 연결되고 소스가 상기 더미 비트라인에 연결되고 드레인이 상기 리키지 보상회로에 연결된 더미 컬럼 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서, 제 2 제어신호에 응답하여 리드 동작시 상기 비트라인의 전압을 정해진 레벨로 클램핑하는 클램핑 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제 2 제어신호에 응답하여 리드 동작시 상기 더미 비트라인의 전압을 정해진 레벨로 클램핑하는 더미 클램핑 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 복수개의 메모리 어레이로 구성된 반도체 메모리 장치에 있어서,
    상기 메모리 어레이를 구성하는 복수개의 메모리 매트들;
    상기 메모리 매트를 구성하는 복수개의 메모리 블록들로 구성되며, 상기 메모리 블록은,
    워드라인과 비트라인의 교차점에 위치하는 복수개의 메모리 셀들;
    상기 메모리 블록의 끝단에 위치하는 더미 비트라인에 연결된 복수개의 더미 셀들;
    상기 더미 비트라인에 연결되고 리키지 보상 전류를 상기 비트라인으로 출력하는 리키지 보상회로;
    제 1 제어신호에 응답하여 리드 동작시 필요한 리드전류를 상기 비트라인으로 출력하는 리드전류 공급회로로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 더미 비트라인은 복수개의 I/O 라인에 대응하여 1개 씩 구성된 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14항에 있어서, 상기 메모리 블록의 다른 끝단에 더미 비트라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 14항에 있어서, 제 3 제어신호에 응답하여 상기 더미 비트라인을 상기
    리키지 보상회로에 연결하는 모드 선택회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 14항에 있어서, 상기 메모리 셀은 게이트가 상기 워드라인에 연결되고 소스가 접지전압에 연결되고 드레인이 상변화 물질로 이루어진 저항체에 연결된 트랜지스터와 상기 저항체의 다른 단자가 상기 비트라인에 연결된 상변화 메모리 셀이고, 상기 더미 셀은 게이트와 소스가 접지전압에 연결되고 드레인이 상변화 물질로 이루어진 저항체에 연결된 트랜지스터와 상기 저항체의 다른 단자가 상기 더미 비트라인에 연결된 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 컬럼 선택 신호에 응답하여 선택된 비트라인을 상기 리키지 보상회로와 상기 리드전류 공급회로에 연결하는 컬럼 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서, 제 2 제어신호에 응답하여 리드 동작시 상기 비트라인과 더미 비트라인의 전압을 정해진 레벨로 클램핑하는 클램핑 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 워드라인과 비트라인의 교차점에 위치하는 복수개의 메모리 셀들;
    리드 동작시 설정된 리드전류를 상기 비트라인과 연결된 센싱노드로 공급하는 리드전류 공급회로;
    동일 비트라인에 연결된 상기 메모리 셀들중에서 선택되지 않은 메모리 셀들로 흐르는 리키지 전류량에 따른 리키지 보상 전류를 생성하여 상기 센싱노드로 인가하는 리키지 보상회로; 및
    상기 리키지 보상 전류가 인가된 상기 센싱노드의 전압을 센싱 기준전압과 비교하여 선택된 메모리 셀에 대한 데이터 리드동작을 행하는 센스앰프회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 리키지 보상회로는, 선택되지 않은 셀 블록의 노말 셀들을 통해 흐르는 리키지 전류를 감지함에 의해 상기 리키지 보상 전류를 생성함을 특징으로 하는 반도체 메모리 장치.
  23. 제21항에 있어서, 상기 리키지 보상회로는, 상기 메모리 셀들과 인접하여 배치된 더미 셀들을 통해 흐르는 리키지 전류를 감지함에 의해 상기 리키지 보상 전류를 생성함을 특징으로 하는 반도체 메모리 장치.
  24. 제21항에 있어서, 상기 리키지 보상회로는, 커런트 미러 타입으로 구성되며,상기 메모리 셀들과는 별도로 주변회로에 배치된 더미 셀들을 통해 흐르는 리키지 전류를 감지함에 의해 상기 리키지 보상 전류를 생성함을 특징으로 하는 반도체 메모리 장치.
  25. 워드라인과 비트라인의 교차점에 연결된 상변화 메모리 셀을 복수로 구비한 상변화 메모리 장치에서의 리드 동작방법에 있어서:
    선택된 메모리 셀의 비트라인에 리드전류를 인가하는 단계;
    상기 비트라인에 연결된 메모리 셀들중 선택되지 아니한 메모리 셀들에 대한 리키지 전류를 감지하는 단계;
    상기 리키지 전류량에 상응하는 리키지 보상전류를 생성하고 센싱노드로 인가하는 단계;
    상기 리키지 보상 전류가 인가된 상기 센싱노드의 전압을 센싱 기준전압과 비교하여 상기 선택된 메모리 셀에 저장된 데이터를 리드아웃하는 단계를 가짐을 특징으로 하는 상변화 메모리 장치에서의 리드 동작방법.
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