JP4364260B2 - 半導体記憶装置 - Google Patents
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Description
図1は、本発明の半導体記憶装置の第1の実施形態に係るN型ROM回路の一部の構成を示す回路図である。このN型ROM回路10は、Nチャネル型トランジスタ(NMOSFET)で構成されるN型メモリセル11が行列状に配列されたセルアレイ11aと、このセルアレイ11aの各行に対応して形成された複数のワード線WLi(i=0,1,2,…)と、セルアレイ11aの各列に対応して形成され、前記メモリセル11を成すNMOSFETの出力ノードに接続された複数のビット線BLi(i=0,1,2,…,m)と、各ビット線BLiに対応して設けられ、それぞれの一端ノードが対応するビット線へ接続された複数のスイッチング回路(カラムセレクト回路)SWi(i=0,1,2,…,m)と、スイッチング回路SWi(i=0,1,2,…,m)の他端ノードが共通接続されたビット線DBLに出力ノードが接続されたリーク電流補償回路12とを有する。
図3は、第1の実施形態の変形例1に係るP型ROM回路の一部の構成を示す回路図である。このP型ROM回路20は、前述した第1の実施形態のN型ROM回路10と比べて、NMOSFETがPMOSFETに変更されている。
図4は、第2の実施形態に係るN型ROM回路の一部の構成を示す回路図である。このN型ROM回路30は、前述した第1の実施形態のN型ROM回路10と比べて、リーク電流補償回路32の構成が異なる。このリーク電流補償回路32は、メモリセル11内のNMOSFETの中で出力ノードがビット線に接続されているビット線リーク要因のNMOSFETとは異なる極性の複数のPMOSFETが並列接続されてなる。そして、リーク電流補償回路32の各PMOSFETは、ゲート電極およびソース電極にVDDノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。これにより、リーク電流補償回路32のリーク電流によってセルアレイ11a内の選択列のビット線リークが補償される。
図5は、第2の実施形態の変形例1に係るP型ROM回路の一部の構成を示す回路図である。このP型ROM回路40は、前述した第2の実施形態のN型ROM回路30と比べて、第1の実施形態の変形例1に係るP型ROM回路20と同様に各MOSFETの極性が逆になっている。この場合、リーク電流補償回路42は、メモリセル21内のMOSFETの中で出力ノードがビット線に接続されているビット線リーク要因のPMOSFETとは異なる極性の複数のNMOSFETが並列接続されてなる。そして、リーク電流補償回路42の各NMOSFETは、ゲート電極およびソース電極にGNDノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。これにより、リーク電流補償回路42のリーク電流によってセルアレイ21a内の選択列のビット線リークが補償される。
図6は、第3の実施形態に係るSRAMの一部の構成を示す回路図であり、第1の実施形態の応用例である。このSRAM50は、一般的な6トランジスタで構成されるタイプのSRAMセル51が行列状に配列されたセルアレイ51aと、このセルアレイ51aの各行に対応して形成された複数のワード線WLi(i=0,1,2,…)と、セルアレイの各列に対応して形成され、SRAMセル51の一方の入出力ノードに接続された複数のビット線BLi(i=0,1,2,…,m)およびSRAMセル51の他方の入出力ノードに接続された複数のビットバー線(ビット反転信号線)BLBi(i=0,1,2, …,m)と、各ビット線BLiおよび各ビットバー線BLBiに対応して設けられ、それぞれの一端ノードが対応するビット線へ接続され、セルアレイ51a内の選択された列に対応するビット線に接続されたもののみが導通状態となるように制御される複数のスイッチング回路SWi(i=0,1,2,…,m)およびSWBi(i=0,1,2, …,m)と、1つまたは複数のNMOSFETによって構成され、出力ノードがスイッチング回路SWiの他端ノードに共通に接続された第1のリーク電流補償回路521と、1つまたは複数のNMOSFETによって構成され、出力ノードがスイッチング回路SWBiの他端ノードに共通に接続された第2のリーク電流補償回路522とを有する。
図8は、第3の実施形態の変形例1に係るSRAMの一部の構成を示す回路図であり、第2の実施形態の応用例である。このSRAM60は、前述した第3の実施形態のSRAM50と比べて、第1のリーク電流補償回路621および第2のリーク電流補償回路622のMOSFETの極性が異なる。すなわち、各リーク電流補償回路621、622は、SRAMセル51内のMOSFETの中で出力ノードがビット線に接続されているビット線リーク要因のNMOSFETとは異なる極性の複数のPMOSFETが並列接続されてなる。そして、リーク電流補償回路621、622の各PMOSFETは、ゲート電極およびソース電極がVDDノードに接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。これにより、リーク電流補償回路621、622のリーク電流によってセルアレイ内の選択列のビット線リークが補償される。
図9は、第4の実施形態に係るSRAMの一部の構成を示す回路図であり、第3の実施形態の応用例である。このSRAM70は、前述した第3の実施形態のSRAM50と比べてリーク電流補償回路72の構成が異なる。このリーク電流補償回路72では、SRAMセル51内の駆動(Driver)/負荷(Load)/転送(Transfer)用の各種MOSFETと全く同一の構成、ディメンジョンを持つMOSFETを備えたダミー用のSRAMセルが行列状に配置されている。そして、その内のDriver用のNMOSFETと同一ディメンジョンのNMOSFETだけをリーク電流補償に使用しており、その他のLoad/Transfer用のMOSFETと同一ディメンジョンのMOSFETはリーク電流補償に使用していない。リーク電流補償に使用しているNMOSFETは、ゲート電極がGNDノードに接続され、ソース電極がVDDノードに接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。
図10は、第4の実施形態の変形例1に係るSRAMの一部の構成を示す回路図であり、第3の実施形態の応用例である。このSRAM80は、前述した第4の実施形態のSRAM70と比べて、リーク電流補償回路82の構成が異なる。すなわち、このリーク電流補償回路82では、SRAMセル51のMOSFET(Driver/Load/Transfer用の各種MOSFET)と全く同一の構成、ディメンジョンを持つMOSFETを備えたダミー用のSRAMセルが行列状に配置されている。そして、その内のLoad用のPMOSFETと同一ディメンジョンのPMOSFETだけをリーク電流補償に使用しており、その他のDriver/Transfer 用のMOSFETと同一ディメンジョンのMOSFETはリーク電流補償に使用していない。リーク電流補償に使用しているPMOSFETは、ゲート電極およびソース電極がGNDノードに接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。
図11は、第5の実施形態に係るN型ROMの一部の構成を示す回路図であり、第1の実施形態の応用例である。このN型ROM90は、前述した第1の実施形態のN型ROM10と比べて、各ビット線BLiがそれぞれスイッチ回路SWiを介して一括接続されているデータビット線DBLと複数のリーク電流補償回路12との間に複数のフューズ素子(FUSE)93が設けられている点が異なる。すなわち、このN型ROM90は、複数のリーク電流補償回路12を有し、かつ、個々のリーク電流補償回路12とスイッチング回路SWiの間にそれぞれフューズ素子93が接続されている。ウェハ(Wafer)作製後の仕上り具合に応じて、複数のフューズ素子93の内で実際に使用する1つあるいは複数個のフューズ素子を残し、他の1つあるいは複数個のフューズ素子が切断される。
Claims (5)
- メモリセルが行列状に配列されたセルアレイと、
前記セルアレイの各行に対応して形成された複数のワード線と、
前記セルアレイの各列に対応して形成され、前記メモリセルに接続された複数のビット線と、
前記各ビット線に対応して設けられ、それぞれの一端ノードが対応するビット線へ接続され、前記セルアレイ内の選択列のビット線に接続されたもののみが導通状態となるように制御される複数のスイッチング回路と、
前記スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路とを具備し、
前記リーク電流補償回路は、前記メモリセルにおいて前記ビット線に直接に出力ノードが接続されているMOSFETの導電型と同じ導電型のMOSFETを用いて構成され、当該MOSFETのゲート電極に第1の電圧ノードが接続され、ソース電極に第2の電圧ノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされており、
前記リーク電流補償回路のリーク電流によって前記セルアレイ内の選択列のビット線リークを補償することを特徴とする半導体記憶装置。 - メモリセルが行列状に配列されたセルアレイと、
前記セルアレイの各行に対応して形成された複数のワード線と、
前記セルアレイの各列に対応して形成され、前記メモリセルに接続された複数のビット線と、
前記各ビット線に対応して設けられ、それぞれの一端ノードが対応するビット線へ接続され、前記セルアレイ内の選択列のビット線に接続されたもののみが導通状態となるように制御される複数のスイッチング回路と、
前記スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路とを具備し、
前記リーク電流補償回路は、前記メモリセルにおいて前記ビット線に直接に出力ノードが接続されているMOSFETの導電型と異なる導電型のMOSFETを用いて構成され、当該MOSFETのゲート電極およびソース電極に第1の電圧ノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされており、
前記リーク電流補償回路のリーク電流によって前記セルアレイ内の選択列のビット線リークを補償することを特徴とする半導体記憶装置。 - 前記リーク電流補償回路は複数のMOSFETによって構成されており、当該MOSFETの拡散パターン/ゲートパターンの形状が、前記メモリセルのMOSFETの一部または全ての拡散パターン/ゲートパターンの形状と同一であり、かつ、前記リーク電流補償回路のMOSFETは前記セルアレイと同様に行列状に均等に配置されていることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記セルアレイの内部または周辺にダミービットセルの列または行を備えており、前記ダミービットセルの拡散パターンおよびゲートパターンの形状は、前記メモリセルの一部または全ての拡散パターンおよびゲートパターンの形状と同一であり、さらに、前記リーク電流補償回路のMOS トランジスタが前記ダミービットセルの拡散領域およびゲート領域の一部または全てを用いて構成されていることを特徴とする請求項1乃至3のいずれか1項に記載の半導体記憶装置。
- 前記リーク電流補償回路を複数備え、かつ、個々のリーク電流補償回路と前記スイッチング回路の間にそれぞれフューズ素子が接続されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体記憶装置。
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