KR20030031435A - 반도체 집적 회로, 및 이것을 이용한 반도체 메모리 장치 - Google Patents

Abstract

본 발명의 목적은 어드레스 버퍼의 제어 신호 φ1과 디코더의 제어 신호 φ 2 중, 디코더의 제어 신호 φ2가 불필요한 회로 구성으로 하고, 디코드 회로를 고속화하는 데 있다. 상기 목적은 어드레스 버퍼와 디코더를 융합하고, 디코드 출력의 출력 전류 경로를 형성함으로써가 어드레스 버퍼와 디코더를 구성하는 트랜지스터의 출력 전류 경로를 서로 직렬로 접속하여 달성된다. 본 발명에 의해, 디코드 회로의 고속화, 저소비 전력화, 고사이클화를 도모할 수 있다. 또한, 본 디코드 회로가 반도체 메모리 장치에 이용되는 경우, 액세스 시간의 단축화, 저소비 전력화, 고사이클화가 가능해진다.

Description

반도체 집적 회로, 및 이것을 이용한 반도체 메모리 장치{SEMICONDUCTOR DEVICE USING SCL CIRCUIT}

본 발명은 고속화·저소비 전력화에 적합한 반도체 집적 회로(디코드 회로), 및 이것을 이용한 반도체 메모리 장치에 관한 것이다.

디코드 회로의 종래예로서, 반도체 메모리 장치에 이용되고 있는 디코드 회로가 도 12의 (a)에 도시된다. 본 디코드 회로는 특개평10-150358에 개시되어 있다. 도 12의 (a)에서 XB0, XB1은 어드레스 버퍼, A0, A1은 어드레스 입력, N1∼N4는 인버터, VB0∼/VB1은 버퍼 출력(또는 버퍼 출력선), XDE0∼XDE3은 디코더, OUT0∼OUT3은 디코드 출력(또는 디코드 출력선), φ1은 어드레스 버퍼의 제어 신호, φ2는 디코더의 제어 신호이다. 도 12의 (a)에는 디코드 출력선이 4개 규모의 회로 구성이 예시되어 있다. 본 디코드 회로에서는 어드레스 버퍼 및 디코더에 소스·커플 논리 회로(Source-Coupled-Logic: 이하에서는 SCL 회로라고 함)가 사용되고 있으며, 다음의 특징을 갖고 있다. 첫째, 버퍼 출력 신호(OR, NOR)의 지연 시간이 거의 같고, 디코더의 입력으로서 적합하다는 점. 둘째, 디코더의 입력 수가 많은 경우라도, 입력 트랜지스터(MN1, MN2)가 병렬 접속 구성이므로, 출력부를 풀다운하는 n형 트랜지스터의 종속 적층 단 수(the number of stacked stages)가 2단 이상으로 증가하지 않는다는 점이다. 이상에 의해 본 디코드 회로는 고속 디코드 회로로 되어 있다.

그러나, 도 1의 (b)의 타이밍도에 도시한 바와 같이 버퍼 출력 VB0∼/VB1과 디코더의 제어 신호 φ2 사이에는 타이밍 마진 ts2가 필요하다. 이 타이밍 마진 ts2가 보다 더한 고속화에 대한 저해 요인으로 되어 있다.

본 발명의 목적은 디코더의 제어 신호 φ2가 불필요한 회로 구성으로 하여, 디코드 회로를 고속화하는 데 있다.

도 1은 제1 실시예를 도시하는 회로도와 타이밍도.

도 2는 제2 실시예를 도시하는 회로도.

도 3은 제3 실시예를 도시하는 회로도.

도 4는 제4 실시예를 도시하는 회로도.

도 5는 제5 실시예를 도시하는 회로도.

도 6은 제6 실시예를 도시하는 회로도.

도 7은 제7 실시예를 도시하는 회로도와 타이밍도.

도 8은 제8 실시예를 도시하는 회로도와 타이밍도.

도 9는 종래의 반도체 메모리 장치의 블록도.

도 10은 제9 실시예를 도시하는 반도체 메모리 장치의 블록도.

도 11은 종래 회로와 본 발명 회로의 성능을 도시하는 도면.

도 12는 종래예를 도시하는 회로도.

본 발명의 대표적인 예에 따르면, 어드레스 버퍼와 디코더를 융합하고, 어드레스 버퍼와 디코더를 구성하는 트랜지스터의 출력 전류 경로를 서로 직렬로 접속하여 디코드 출력의 출력 전류 경로를 형성한다.

〈실시예〉

도 1의 (a)에는 본 발명의 제1 실시예가 도시된다. DV1은 활성화 회로, SW1은 스위치 회로, UP1은 프리차지 회로이고, 이들 DV1, SW1, UP1에 의해 제1단째의 SCL 회로 SCL1이 구성되어 있다(SCL 회로는 도 12의 종래 회로의 어드레스 버퍼 참조). 또한, SCL 회로 SCL1의 한쪽의 출력 노드 O1에는 제2단째의 SCL 회로 SCL2b가 접속되고, 또한 다른 쪽의 출력 노드 O2에는 제2단째의 다른 SCL 회로 SCL2a가 접속되어 있다(단, SCL2b와 SCL2a에는 DV1과 같은 활성화 회로는 없음. SCL1이 활성화 회로의 역할을 하고 있음). 이와 같이 SCL 회로가 종속 적층의 구성(직렬 게이트 구성)으로 되어 있다. 그리고, φ가 제어 신호이고, SCL1에는 어드레스 신호 A0이 입력되고, SCL2a와 SCL2b에는 어드레스 신호 A1이 입력되어 있다. OUT0∼3은 디코드 출력이다. 본 실시예는 어드레스 신호 2개(A0, A1)로 4출력(OUT0∼3)을 디코드하는 경우의 구성이다.

도 1의 (a), (b)의 타이밍도를 이용하여 디코드 동작을 설명한다. 제어 신호 φ가 저전위(Low:VSS)일 때에는 활성화 회로 DV1의 n형 트랜지스터 MND가 비도통 상태이고, 프리차지 회로 UP1, UP2a, UP2b의 p형 트랜지스터 MP1, MP2가 도통 상태로 되므로, SCL1의 출력 노드 O1, O2 및 디코드 출력 OUT0∼3은 전부 고전위(High:VDD)로 된다. 다음에, 이 상태에서 제어 신호 φ가 저전위로부터 고전위로 전환되었을 때의 동작을 설명한다. 우선, 어드레스 신호 A0, A1이 모두 저전위인 경우를 이하 (1)∼(3)에 설명한다.

(1) 프리차지 회로 UP1, UP2a, UP2b의 p형 트랜지스터 MP1, MP2가 비도통 상태로 된다.

(2) 활성화 회로 DV1의 n형 트랜지스터 MND가 도통 상태로 된다. 출력 노드 O1의 전위가 어드레스 신호 A0보다 고전위이므로, 스위치 회로 SW1의 트랜지스터 MNB가 도통 상태로 된다. 디코드 출력 OUT1이 어드레스 신호 A1보다 고전위이므로, 스위치 회로 SW2a의 트랜지스터 MNB가 도통 상태로 된다.

(3) 즉, 상기 도통 트랜지스터에 의해 출력 전류 경로가 형성되고, 그 외에는 출력 전류 경로가 형성되지 않는다. 이 결과, 디코드 출력 OUT0만이 고전위로부터 저전위로 전환된다.

한편, 어드레스 신호 A0, A1이 모두 고전위인 경우의 동작을, 이하 (4)∼(8)에 설명한다.

(4) 프리차지 회로 UP1, UP2a, UP2b의 p형 트랜지스터 MP1, MP2가 비도통 상태로 된다.

(5) 활성화 회로 DV1의 n형 트랜지스터 MND가 도통 상태로 된다.

(6) 출력 노드 O1의 전위는 초기 시점에서는 고전위(또한, 초기는 스위치 회로 SW1의 트랜지스터 MN1, MNB가 모두 도통 상태임)이지만, 트랜지스터 MN1이 도통 상태이므로 출력 노드 O1의 전위는 계속 강하하고, 최종적으로 스위치 회로 SW1의 트랜지스터 MNB가 비도통 상태로, 트랜지스터 MN1이 도통 상태로 된다.

(7) 디코드 출력 OUT3은 초기 시점에서는 고전위(또한, 초기는 스위치 회로 SW2b의 트랜지스터 MN1, MNB가 모두 도통 상태임)이지만, 트랜지스터 MN1이 도통 상태이므로, 디코드 출력 OUT3의 전위는 계속 강하함으로써, 최종적으로 스위치 회로 SW2b의 트랜지스터 MNB가 비도통 상태로, 트랜지스터 MN1이 도통 상태로 된다.

(8) 즉, 상기 도통 트랜지스터에 의해 출력 전류 경로가 형성되고, 그 외에는 출력 전류 경로가 형성되지 않는다. 이 결과, 디코드 출력 OUT3만이 고전위로부터 저전위로 전환된다.

이상, 출력 전류 경로가 하나 형성되어 디코드 동작이 완료한다. 또, 어드레스 신호 A0, A1이 다른 전위인 경우도 상기한 어느 하나와 마찬가지의 동작이므로, 설명을 생략한다.

다음으로, 지연 시간에 대하여 설명한다. 본 실시예에서의 제어 신호 φ로부터 디코드 출력까지의 지연 시간은 도 1의 (b)의 타이밍도에 tpd11로 나타내고 있다. 한편, 종래 회로에서의 마찬가지의 지연 시간은, 도 12의 (b)의 타이밍도에 tpd3으로 나타내고 있다. tpd3은 이하 (1)∼(3)의 합계이다.

(1) 제어 신호 φ1로부터 버퍼 출력까지의 지연 시간(tpd1)

(2) 버퍼 출력과 디코더의 제어 신호 φ2 사이에 필요한 타이밍 마진(ts2)

(3) 제어 신호 φ2로부터 디코드 출력까지의 지연 시간(tpd2)

상기 양자의 비교 결과(필자 등의 해석 결과)에서는 tpd1<tpd11<tpd3으로 된다. 즉, 본 실시예와 같이 버퍼와 디코더가 융합된 구성으로 함으로써, 지연 시간은 종래 회로의 ts2와 tpd2가 생략되어, 종래 회로의 tpd1보다 조금 큰 정도로 단축화된다.

도 2에는 본 발명의 제2 실시예가 도시된다. 본 실시예는 제1 실시예에 비하여, 제2단째의 SCL 회로 상에 다시 제3단째의 SCL 회로 SCL3a∼d가 설치되고, 이들 SCL 회로에 어드레스 신호 A2가 입력되어 있다는 점이 다르다. 본 실시예는 어드레스 신호 3개(A0∼2)로 8개의 출력(OUT0∼7)을 디코드하는 경우의 구성이다. 디코드 동작은 상기 제1 실시예의 동작과 마찬가지이고, 출력 전류 경로가 하나 형성되어 디코드 동작이 완료한다. 또한, 마찬가지로 이것을 발전시켜 제3 단째의 SCL 회로 상에 다시 제4 단째의 SCL 회로가 설치되고, 이들 SCL 회로에 어드레스 신호 A3이 입력되는 구성으로 하면, 어드레스 신호 4개(A0∼3)로 16개의 출력을 디코드하는 경우의 구성이 얻어진다. 이와 같이 본 디코드 회로에서는 SCL 회로가 n단 종속 적층 접속되어 2의 n승의 디코드 수가 얻어진다.

도 3에는 본 발명의 제3 실시예가 도시된다. 본 실시예에서는 상기 제1 실시예의 디코드 회로가 2개(DEC0, DEC1) 설치되고, 어드레스 신호(A0, A1)가 각각의 디코드 회로에 입력된다. 또한, 제어 신호(/φ2, φ2)가 어드레스 신호 A2를 입력으로 하는 버퍼 회로로부터 공급되어 있다. 버퍼 회로는 SCL 회로이고, 제어 신호(/φ2, φ2)는 지연 시간이 거의 같은 상보 신호가 된다. 이 구성은 종래 회로의 구성과 동등하고, 지연 시간의 단축화보다는 저면적화에 적합하다. 또한, 디코드 회로의 제어 신호(/φ2, φ2)가 상보 신호이므로, 한쪽의 디코드 회로가 활성화되어 있을 때, 다른 쪽은 비활성이므로, 저소비 전력화에 적합하다.

도 4의 (a), (b)에는 본 발명의 제4 실시예로서, 다른 프리차지 회로가 도시된다. 도 4의 (a)에는 예를 들면 제1 실시예에 나타내는 프리차지 회로에, 출력 OUT0의 전위 레벨을 보상하는 트랜지스터 MP4가 추가되는 구성이 도시되어 있다. 상술한 디코드 동작의 (6)에서 트랜지스터 MNB가 도통 상태로부터 비도통 상태로 전환되는 것으로 설명했지만, 그 단시간에 출력 OUT0의 전위 레벨이 전원 전위 VDD보다 다소 내려가고, 그 전위 상태인 채로 된다(부유 상태). 이 문제를 대책하기 위해서 트랜지스터 MP4가 추가되어 있다. 최종적으로 출력 OUT1이 저전위가 되므로, 트랜지스터 MP4가 도통이 되어 출력 OUT0이 전원 전위 VDD까지 충전된다(부유 방지). 도 4의 (b)에는 출력 OUT1의 전위 레벨을 보상하는 트랜지스터 MP3이 더 추가되는 구성이 도시된다. 본 구성에 의해, 상기와는 반대로 출력 OUT0이 저전위가 되는 경우에, 트랜지스터 MP3이 도통이 되어 출력 OUT1의 부유 상태가 방지된다.

도 5에는 본 발명의 제5 실시예가 도시된다. 본 실시예도 출력 노드의 부유 방지에 적합하다. 출력 OUT0에 인버터 N0이 접속되고, 인버터 N0의 출력이 p형 트랜지스터 MPX0의 게이트에 접속되고, 이 트랜지스터 MPX0으로 출력 OUT0의 부유가 방지되는 구성이다(출력 OUT1측도 마찬가지의 구성). 이것은 도 1에 도시한 제1 실시예에서 출력 OUT3이 디코드되는 경우, 출력 OUT0, OUT1에는 출력 전류가 흐르지 않고 고전위인 채 부유 상태가 된다. 그러나, 이와 같은 경우라도 본 실시예의구성에서는 인버터 N0, N1의 출력이 저전위이고 트랜지스터 MPX0, MPX1이 도통 상태로 되므로, 출력 OUT0, OUT1의 부유가 방지된다.

도 6의 (a), (b)에는 본 발명의 제6 실시예가 도시된다. 도 6의 (a)는 활성화 회로 DV1a가 인버터로 구성된다. 그 입력은 제어 신호 φ에 접속되고, 그 출력은 스위치 회로 SW1에 접속된다. 인버터의 p형 트랜지스터에 의해, 출력 노드의 프리차지 시간이 단축된다(특개평10-150358 참조). 도 6의 (b)는 활성화 회로 DV1b가 복수 입력의 NAND 회로로 이루어진다. 이 구성에서는 제어 신호 φ가 활성화의 상태(고전위)로 된 경우라도, 다른 입력이 전부 고전위일 때에만 활성화되고, 그 외에는 비활성으로 제어할 수 있어, 소비 전력이 저감된다. 상기 인버터, NAND 회로 이외의 다입력 논리 회로도 활성화 회로로서 이용 가능한 것은 분명하다.

도 7에는 본 발명의 제7 실시예가 도시된다. 본 실시예는 상기 디코드 회로의 출력(예를 들면 OUT0)을 입력으로 하는 인버터 N1의 출력 펄스 폭을 단축하여, 고속 사이클 동작을 가능하게 하기 위한 실시예이다. 해당 인버터 N1은 지연 시간의 단축화를 위해 판정 동작이 고속이고 반대로 프리차지 동작이 저속이도록 설계되어 있는 것으로 가정한다. 이 조건에서 인버터 N1만의 경우, 그 출력 S3은 도 7의 파선으로 도시되는 바와 같이 하강 시간이 커져 펄스 폭이 커진다. 이 때문에, 동작 사이클 시간의 단축화가 곤란하게 된다. 이 대책을 위해, 본 실시예에서는 도면에 도시된 바와 같이, NAND 회로 N2, 지연 회로 N3, N4, 및 제2 프리차지 회로 N5가 추가되어 구성된다(제1 프리차지 소자는 인버터 N1의 n형 트랜지스터). 도 7의 (b)의 타이밍도에 도시된 바와 같이, 본 실시예에 따르면 NAND 회로 N2에 의해입력 IN1과, 입력 IN1이 지연 회로 N3을 경유한 후의 입력 IN2로 신호 S1이 발생된다. 신호 S1은 입력 IN1의 후의 에지(back end edge)의 타이밍에서 발생되고, 펄스 폭이 비교적 좁은 신호일 수 있다. 그리고, 지연 회로 N4에 의해 극성 반전되어 얻어지는 신호 S2로 제2 프리차지 회로 N5의 n형 트랜지스터 MN이 활성화된다. 이 때문에, 인버터 N1의 출력 S3은 하강 시간이 작아져 펄스 폭이 작아진다. 그 결과, 동작 사이클 시간의 단축화가 달성된다.

도 8에는 본 발명의 제8 실시예가 도시된다. 본 실시예는 상기 제7 실시예에서 인버터 N1의 입력 신호의 극성이 반대인 경우의 구성이 도시된다. 이 때문에, NAND 회로가 NOR 회로로, 제2 프리차지 회로 N5의 n형 트랜지스터 MN이 p형 트랜지스터 MP로 치환되는 구성으로 되어 있다. 본 실시예에서도 상기 제7 실시예와 마찬가지의 동작(단, 신호 극성은 반대)에 의해, 인버터 N1의 출력 S3은 상승 시간이 작아져 펄스 폭이 작아진다. 그 결과, 동작 사이클 시간의 단축화가 달성된다.

다음으로, 상기 디코드 회로가 반도체 메모리 장치에 이용되는 실시예에 대하여 설명한다. 우선, 도 9를 이용하여 종래의 구성을 설명한다. 반도체 메모리 장치(1)는 메모리 셀 어레이(2), 로우 디코더(3), 로우 어드레스 버퍼(4), 감지 회로(5), 컬럼 디코더(6), 컬럼 어드레스 버퍼(7), 판독 기입 제어 회로(8), 출력 버퍼(9)를 갖는다.

메모리 셀 어레이(2)는 복수의 SRAM 메모리 셀로 이루어지는 어레이로 구성되고, 메모리 셀 선택 단자가 워드선에 접속되고, 데이터 출력 단자가 비트선에 접속되는 다수의 메모리 셀을 갖고, 이들 메모리 셀은 매트릭스 형상으로 배치되어있다. 메모리 셀은 한 쌍의 CMOS 인버터의 입력과 출력이 상호 접속되어 구성되는 플립플롭(제1과 제2 P 채널형 부하 MOS 트랜지스터, 제1과 제2 N 채널형 구동 MOS 트랜지스터로 구성됨)과, 상기 플립플롭의 두 개의 기억 노드와 비트선(BL, /BL) 사이에 접속된 제1과 제2 N 채널형 전송 MOS 트랜지스터로 구성된다. N 채널형 전송 MOS 트랜지스터의 게이트 전극에는 워드선 WL이 접속된다. 로우 어드레스 버퍼(4)는 로우 어드레스 신호(10)를 내부 상보 어드레스 신호로 변환하고, 이것을 로우 디코더(3)가 해독하고, 그에 의해 선택되는 워드선을 선택 레벨로 구동한다. 컬럼 어드레스 버퍼(7)는 컬럼 어드레스 신호(11)를 내부 상보 어드레스 신호로 변환하고, 이것을 컬럼 디코더(6)로 해독한다. 비트선은 컬럼 디코더(6)에 의한 해독 결과에 따라 선택된다. 이와 같이 하여, 로우 어드레스 신호 및 컬럼 어드레스 신호로 지정되는 메모리 셀이 선택되게 된다.

다음으로, 본 실시예의 구성을 제9 실시예로서 도 10을 이용하여 설명한다. 본 실시예는 도 9에 도시한 종래의 구성에 비하여 이하의 (1)∼(3)이 다르다.

(1) 종래의 로우 디코더(3)와 로우 어드레스 버퍼(4)가 본 발명에 의한 디코드 회로(3B)로 치환되어 있다.

(2) 종래의 컬럼 디코더(6)와 컬럼 어드레스 버퍼(7)가 본 발명에 의한 디코드 회로(6B)로 치환되어 있다.

(3) 도 10에는 로우, 및 컬럼의 디코더의 양방이 본 발명에 의한 디코드 회로로 치환되어 있는 구성이 도시되어 있지만, 어느 한쪽만이 치환되는 구성이어도 된다.

이상에 의해 반도체 메모리 장치의 액세스 시간의 단축화, 저소비 전력화, 고사이클화가 가능해진다.

상기 실시예에서의 n형 디바이스를 p형 디바이스로, 그리고 p형 디바이스를 n형 디바이스로 치환한 변형은 그 분야의 전문가에게는 용이하게 추고할 수 있는 범위이다. 또한, MOS 트랜지스터는 다른 전계 효과 트랜지스터라도 된다. 또한, 버퍼, 디코더 등에 이용되고 있는 인버터의 단 수는 출력의 극성을 고려하면 특별히 제한은 없다.

이상, 종래의 일반적인 당업자에게는 본 실시예(예를 들면 제1, 제2 실시예)에 설명되는 바와 같은 트랜지스터 종속 적층 회로는 지연 시간의 전원 전압 의존성이 커, 저전압·고속 LSI에 부적당하다고 생각되고 있었다. 그러나, 본 발명자 등은 버퍼 회로와 디코드 회로를 종속 적층으로 한 본 회로를 채용하면, 지연 시간이 종래의 일반 기술과 비교하여 대략 반감할 수 있는 것으로 추정하였다. 또한, 저전압화에 의한 지연 시간의 증대 최종값은 종래 일반 기술에서의 지연 시간보다 작아져 고속화되는 것으로 추정하였다. 그리고, 컴퓨터 시뮬레이션을 실시한 바 상기 추정이 옳은 것이 확인되었다(도 11 참조).

상기한 바와 같이, 본 발명자 등에 의한 고유의 추정과, 이 추정에 기초하는 컴퓨터 시뮬레이션없이 다른 당업자가 본 회로를 고안하는 것은 도저히 불가능한 것이라고 생각된다.

본 발명에 따르면, 디코드 회로의 고속화, 저소비 전력화, 고사이클화를 도모할 수 있다. 또한, 본 디코드 회로가 반도체 메모리 장치에 이용되는 경우, 액세스 시간의 단축화, 저소비 전력화, 고사이클화가 가능해진다.

Claims (18)

1. 데이터 버퍼와 디코더를 포함하는 반도체 집적 회로에 있어서,

   상기 데이터 버퍼를 구성하는 트랜지스터와 상기 디코더를 구성하는 트랜지스터의 출력 전류 경로가 서로 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
2. 제1항에 있어서,

   활성화 회로와 복수의 프리차지 회로를 더 포함하며,

   상기 데이터 버퍼와 상기 디코더가 융합된 회로는, 입력용 트랜지스터의 드레인과 참조용 트랜지스터의 게이트가 접속되어 형성되는 제1 접속점을 갖고, 상기 참조용 트랜지스터의 드레인에 의해 제공되는 제2 접속점을 갖고, 상기 입력용 트랜지스터의 소스와 상기 참조용 트랜지스터의 소스가 접속되어 형성되는 제3 접속점을 갖는 스위치 회로가 n단 종속 적층 접속되고, 그 각단의 상기 스위치 회로 수가 2^(n-1)개로 구성되고, 제n단째(최상단)의 복수의 상기 스위치 회로의 각각의 제3 접속점이, 제(n-1)단째의 스위치 회로의 제1 접속점, 또는 제2 접속점의 각각에 접속되고, 제1단째(최하단)의 1개의 스위치 회로의 제3 접속점에는 한쪽의 단자가 제1 전원 전위에 접속되는 상기 활성화 회로의 다른 쪽의 단자가 접속되며, 상기 제1∼n단째의 각각의 스위치 회로의 제1 접속점, 및 제2 접속점의 각각에는 상기제1, 2 접속점들을 제2 전원 전위로 프리차지하는 상기 프리차지 회로가 각각 접속되고, 상기 제1∼n단째의 각 스위치 회로의 입력용 트랜지스터의 게이트에는 제1∼n의 입력 신호가 각각 입력되며, 상기 활성화 회로와 해당 프리차지 회로에는 제어 신호가 입력되는 것을 특징으로 하는 반도체 집적 회로.
3. 제2항에 있어서,

   상기 프리차지 회로 각각은, 1개의 트랜지스터를 포함하며, 그 각각의 트랜지스터의 게이트에는 상기 제어 신호가 입력되고, 그 각각의 트랜지스터의 소스에는 상기 제2 전원 전위가 접속되며, 그 각각의 트랜지스터의 드레인은 상기 제1∼n 단째의 각각의 스위치 회로의 제1 접속점 및 제2 접속점의 각각에 접속되는 반도체 집적 회로.
4. 제2항에 있어서,

   상기 각 스위치 회로는, 게이트가 스위치 회로의 제1 접속점에 접속되고, 드레인이 스위치 회로의 제2 접속점에 접속되며, 소스가 상기 제2 전원 전위에 접속되는 레벨 보상용 트랜지스터를 포함하는 반도체 집적 회로.
5. 제2항에 있어서,

   적어도 상기 최상단의 각 스위치 회로는, 게이트가 상기 스위치 회로의 제1 접속점에 접속되고, 드레인이 상기 스위치 회로의 제2 접속점에 접속되며, 소스가상기 제2 전원 전위에 접속되는 레벨 보상용 트랜지스터를 포함하는 반도체 집적 회로.
6. 제2항에 있어서,

   상기 각 스위치 회로는, 게이트가 스위치 회로의 제1 접속점에 접속되고, 드레인이 스위치 회로의 제2 접속점에 접속되며, 소스가 상기 제2 전원 전위에 접속되는 제1 레벨 보상용 트랜지스터와, 게이트가 스위치 회로의 제2 접속점에 접속되고, 드레인이 스위치 회로의 제1 접속점에 접속되며, 소스가 상기 제2 전원 전위에 접속되는 제2 레벨 보상용 트랜지스터를 포함하는 반도체 집적 회로.
7. 제2항에 있어서,

   적어도 상기 최상단의 각 스위치 회로는, 게이트가 상기 스위치 회로의 제1 접속점에 접속되고, 드레인이 상기 스위치 회로의 제2 접속점에 접속되며, 소스가 상기 제2 전원 전위에 접속되는 제1 레벨 보상용 트랜지스터와, 게이트가 상기 스위치 회로의 제2 접속점에 접속되고, 드레인이 상기 스위치 회로의 제1 접속점에 접속되며, 소스가 상기 제2 전원 전위에 접속되는 제2 레벨 보상용 트랜지스터를 포함하는 반도체 집적 회로.
8. 제2항에 있어서,

   상기 최상단의 각 스위치 회로의 제1 접속점에 제1 논리 회로와 제1 레벨 유지 회로가 접속되고, 제2 접속점에 제2 논리 회로와 제2 레벨 유지 회로가 접속되며, 상기 제1, 제2 레벨 유지 회로가 상기 제1, 제2 논리 회로의 출력 신호에 의해 각각 제어되고, 상기 제1 레벨 유지 회로가 상기 스위치 회로의 제1 접속점을 상기 제2 전원 전위로 유지하며, 및 상기 제2 레벨 유지 회로가 상기 스위치 회로의 제2 접속점을 상기 제2 전원 전위로 유지하는 반도체 집적 회로.
9. 제8항에 있어서,

   상기 논리 회로 각각은 인버터를 포함하며, 상기 레벨 유지 회로 각각은 게이트가 상기 인버터의 출력 단자에 접속되고, 드레인이 상기 인버터의 입력 단자에 접속되고, 소스가 상기 제2 전원 전위에 접속되는 레벨 유지용 트랜지스터를 포함하는 반도체 집적 회로.
10. 제2항에 있어서,

    상기 활성화 회로는, 소스·드레인 경로가 상기 활성화 회로의 한쪽의 단자와 다른 쪽의 단자 사이에 형성되고, 게이트가 상기 제어 신호에 접속되는 1개의 판정용 트랜지스터를 포함하는 반도체 집적 회로.
11. 제2항에 있어서,

    상기 활성화 회로는, 그 입력 단자가 상기 제어 신호에 접속되고, 그 출력 단자가 상기 제1단째(최하단)의 스위치 회로의 제3 접속점에 접속되는 인버터를 포함하는 반도체 집적 회로.
12. 제2항에 있어서,

    상기 활성화 회로는, 그의 복수 입력 중 어느 하나가 상기 제어 신호이고, 그 출력 단자가 상기 제1단째(최하단)의 스위치 회로의 제3 접속점에 접속되는 복수 입력의 논리 회로를 포함한 반도체 집적 회로.
13. 제2항에 있어서,

    상기 제어 신호가 제(n+1)의 입력 신호에 기초하는 신호인 반도체 집적 회로.
14. 제1항에 있어서,

    상기 반도체 집적 회로가 전원 전압 2V 이하로 동작하는 반도체 집적 회로.
15. 어드레스 버퍼와, 디코더와, 워드선과 비트선과의 교점에 배치된 복수의 메모리 셀을 포함하며,

    상기 어드레스 버퍼를 구성하는 트랜지스터와 상기 디코더를 구성하는 트랜지스터의 출력 전류 경로가 서로 직렬로 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치.
16. 제15항에 있어서,

    상기 어드레스 버퍼와 디코더로 이루어지는, 로우 디코더 및 컬럼 디코더의 양방을 포함하고, 상기 어드레스 버퍼와 디코더를 구성하는 트랜지스터의 출력 전류 경로가 상기 양방의 디코더와 서로 직렬로 접속되어 있는 반도체 메모리 장치.
17. 제15항에 있어서,

    적어도 상기 어드레스 버퍼와 디코더가 전원 전압 2V 이하로 동작하는 반도체 메모리 장치.
18. 제1 펄스 신호를 입력으로 하는 제1 논리 회로와, 상기 제1 논리 회로의 출력에 접속되는 프리차지 회로와, 상기 제1 펄스 신호에 기초하여 제2 펄스 신호를 발생하는 제2 논리 회로를 포함하고, 상기 제2 펄스 신호에 의해 상기 프리차지 회로가 활성화되며, 상기 제2 펄스 신호 폭이 상기 제1 펄스 신호 폭보다 좁고, 또한 상기 제1 펄스 신호의 후의 에지(back end edge)보다 이후의 타이밍에서 발생되는 것을 특징으로 하는 반도체 집적 회로.