JP2000149570A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 入力数が多い場合でも出力ノードをプルダウ
ンするｎ形トランジスタの縦積み段数が２段（或いは３
段）以上に増加せず、ほぼ同じ遅延時間で真及びその相
補信号が得られる論理回路を提供しデコーダ回路を高速
化する。 【解決手段】 同期型論理回路（４）に入力される制御
信号の極性によりプリチャージ及び判定動作が行われ、
且つ、上記同期型論理回路に入力される入力信号に基づ
き、真及びその相補信号が出力され該出力のいずれか一
方の電位が、上記入力信号に対する参照電位とされる構
成の同期型論理回路（４）を用いる。 【効果】 例えば半導体メモリのワード線およびビット
線を選択するために用いられるデコーダ回路が高速化さ
れ、半導体メモリのアクセス時間を短縮できる。
ンするｎ形トランジスタの縦積み段数が２段（或いは３
段）以上に増加せず、ほぼ同じ遅延時間で真及びその相
補信号が得られる論理回路を提供しデコーダ回路を高速
化する。 【解決手段】 同期型論理回路（４）に入力される制御
信号の極性によりプリチャージ及び判定動作が行われ、
且つ、上記同期型論理回路に入力される入力信号に基づ
き、真及びその相補信号が出力され該出力のいずれか一
方の電位が、上記入力信号に対する参照電位とされる構
成の同期型論理回路（４）を用いる。 【効果】 例えば半導体メモリのワード線およびビット
線を選択するために用いられるデコーダ回路が高速化さ
れ、半導体メモリのアクセス時間を短縮できる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
り、例えばメモリ等のデコーダ回路を高速化するのに好
適な回路に関する。
り、例えばメモリ等のデコーダ回路を高速化するのに好
適な回路に関する。
【０００２】
【従来の技術】半導体集積回路の一例である半導体メモ
リでは、従来から図１６に示されるデコーダ回路が用い
られている。同図においてＢＵはアドレスバッファ、Ｐ
Ｄはプリデコーダ、ＤＤはデコーダドライバ、Ａ１０〜
Ａ３２はアドレス入力、ＸＢ１〜ＸＢ３はバッファ出力
（或いはバッファ出力線）、ＸＰＤ１〜ＸＰＤ３はプリ
デコーダ出力（或いはプリデコーダ出力線）、Ｗ１〜Ｗ
５１２はワード線、１はインバータ、２はスタティック
ＮＡＮＤ論理回路、３はダイナミックＮＡＮＤ論理回
路、φは内部クロックである。同図にはワード線が５１
２本規模の回路構成が例示されている。また、１〜３は
図１７に示される相補形電界効果トランジスタ（ｎ形ト
ランジスタ、ｐ形トランジスタ）から成る一般的なイン
バータ及びＮＡＮＤ論理回路である。
リでは、従来から図１６に示されるデコーダ回路が用い
られている。同図においてＢＵはアドレスバッファ、Ｐ
Ｄはプリデコーダ、ＤＤはデコーダドライバ、Ａ１０〜
Ａ３２はアドレス入力、ＸＢ１〜ＸＢ３はバッファ出力
（或いはバッファ出力線）、ＸＰＤ１〜ＸＰＤ３はプリ
デコーダ出力（或いはプリデコーダ出力線）、Ｗ１〜Ｗ
５１２はワード線、１はインバータ、２はスタティック
ＮＡＮＤ論理回路、３はダイナミックＮＡＮＤ論理回
路、φは内部クロックである。同図にはワード線が５１
２本規模の回路構成が例示されている。また、１〜３は
図１７に示される相補形電界効果トランジスタ（ｎ形ト
ランジスタ、ｐ形トランジスタ）から成る一般的なイン
バータ及びＮＡＮＤ論理回路である。
【０００３】図１６においてバッファ出力線ＸＢ１は、
アドレス入力Ａ１０〜Ａ１２の電位レベル（以下、高電
位=‘Ｈ’,低電位=‘Ｌ’とする）に基づいて‘Ｈ’及
び‘Ｌ’にされる。そして、バッファ出力ＸＢ１より少
し遅れたタイミングで内部クロックφがプリデコーダＰ
Ｄ内のＮＡＮＤ論理回路３に入力される。ここで内部ク
ロックφが‘Ｌ’の期間はプリチャージ期間、‘Ｈ’の
期間は判定期間とされる。このため内部クロックφが
‘Ｌ’から‘Ｈ’に切り変わり判定期間にされる時、
‘Ｈ’のバッファ出力線のみを入力とするＮＡＮＤ論理
回路３の出力が‘Ｈ’から‘Ｌ’になり（１個）、イン
バータを介してプリデコーダ出力線ＸＰＤ１の内の１本
が‘Ｌ’から‘Ｈ’になり選択される。
アドレス入力Ａ１０〜Ａ１２の電位レベル（以下、高電
位=‘Ｈ’,低電位=‘Ｌ’とする）に基づいて‘Ｈ’及
び‘Ｌ’にされる。そして、バッファ出力ＸＢ１より少
し遅れたタイミングで内部クロックφがプリデコーダＰ
Ｄ内のＮＡＮＤ論理回路３に入力される。ここで内部ク
ロックφが‘Ｌ’の期間はプリチャージ期間、‘Ｈ’の
期間は判定期間とされる。このため内部クロックφが
‘Ｌ’から‘Ｈ’に切り変わり判定期間にされる時、
‘Ｈ’のバッファ出力線のみを入力とするＮＡＮＤ論理
回路３の出力が‘Ｈ’から‘Ｌ’になり（１個）、イン
バータを介してプリデコーダ出力線ＸＰＤ１の内の１本
が‘Ｌ’から‘Ｈ’になり選択される。
【０００４】バッファ出力線ＸＢ２は、アドレス入力Ａ
２０〜Ａ２２の電位レベルに基づいて‘Ｈ’及び‘Ｌ’
にされる。そして、‘Ｈ’のバッファ出力線のみを入力
とするＮＡＮＤ論理回路２の出力が‘Ｌ’になり（１
個）、インバータを介してプリデコーダ出力線ＸＰＤ２
の内の１本が‘Ｈ’になり選択される。同様にアドレス
入力Ａ３０〜Ａ３２の電位レベルに基づいてプリデコー
ダ出力線ＸＰＤ３の内の１本が‘Ｈ’になり選択され
る。そして、‘Ｈ’のプリデコーダ出力線のみを入力と
するデコーダドライバのＮＡＮＤ論理回路３の出力が
‘Ｌ’になり（１個）、インバータを介してワード線Ｗ
１〜Ｗ５１２の内の１本が‘Ｈ’になり選択される。
２０〜Ａ２２の電位レベルに基づいて‘Ｈ’及び‘Ｌ’
にされる。そして、‘Ｈ’のバッファ出力線のみを入力
とするＮＡＮＤ論理回路２の出力が‘Ｌ’になり（１
個）、インバータを介してプリデコーダ出力線ＸＰＤ２
の内の１本が‘Ｈ’になり選択される。同様にアドレス
入力Ａ３０〜Ａ３２の電位レベルに基づいてプリデコー
ダ出力線ＸＰＤ３の内の１本が‘Ｈ’になり選択され
る。そして、‘Ｈ’のプリデコーダ出力線のみを入力と
するデコーダドライバのＮＡＮＤ論理回路３の出力が
‘Ｌ’になり（１個）、インバータを介してワード線Ｗ
１〜Ｗ５１２の内の１本が‘Ｈ’になり選択される。
【０００５】
【発明が解決しようとする課題】この従来回路では、バ
ッファ出力線にアドレス入力の真及びその相補信号を得
るために少なくとも２段のインバータが必要とされる。
図１６には、アドレスバッファＢＵにインバータが４段
示されている。３段目および４段目はバッファ出力線に
真及びその相補信号を得るためのドライバ用、２段目は
そのインバータの駆動用で、また入力整形用が初段に設
けられている。一方、図中のＮＡＮＤ論理回路２及び３
は、図１７に示されるように入力数が多い程、その出力
をプルダウンするｎ形トランジスタＭＮ１〜ＭＮｎの縦
積み段数が多くなり（オン抵抗が大きくなり）、回路動
作の高速化が阻害される。
ッファ出力線にアドレス入力の真及びその相補信号を得
るために少なくとも２段のインバータが必要とされる。
図１６には、アドレスバッファＢＵにインバータが４段
示されている。３段目および４段目はバッファ出力線に
真及びその相補信号を得るためのドライバ用、２段目は
そのインバータの駆動用で、また入力整形用が初段に設
けられている。一方、図中のＮＡＮＤ論理回路２及び３
は、図１７に示されるように入力数が多い程、その出力
をプルダウンするｎ形トランジスタＭＮ１〜ＭＮｎの縦
積み段数が多くなり（オン抵抗が大きくなり）、回路動
作の高速化が阻害される。
【０００６】本発明の目的は、入力数が多い場合でも出
力をプルダウンするｎ形トランジスタの縦積み段数が２
段（或いは３段）以上に増加せず、且つ、ほぼ同じ遅延
時間で真及びその相補出力が得られる論理回路を提供
し、デコーダ回路を高速化することにある。
力をプルダウンするｎ形トランジスタの縦積み段数が２
段（或いは３段）以上に増加せず、且つ、ほぼ同じ遅延
時間で真及びその相補出力が得られる論理回路を提供
し、デコーダ回路を高速化することにある。
【０００７】
【課題を解決するための手段】上記目的は、同期型論理
回路に入力される制御信号の極性によりプリチャージ及
び判定動作が行われ、且つ、上記同期型論理回路に入力
される入力信号に基づき、真及びその相補信号が出力さ
れ、該出力のいずれか一方の電位が上記入力信号に対す
る参照電位とされる構成の同期型論理回路を用いること
により達成される。
回路に入力される制御信号の極性によりプリチャージ及
び判定動作が行われ、且つ、上記同期型論理回路に入力
される入力信号に基づき、真及びその相補信号が出力さ
れ、該出力のいずれか一方の電位が上記入力信号に対す
る参照電位とされる構成の同期型論理回路を用いること
により達成される。
【０００８】
【発明の実施の形態】図１５には本発明に係る半導体集
積回路の一例である半導体メモリが全体的に示される。
同図に示される半導体メモリ１は、メモリセルアレイ
２、ロウデコーダ及びワードドライバ３、ロウプリデコ
ーダ４、ロウアドレスバッファ５、センス回路６、カラ
ムデコーダ及びドライバ７、カラムプリデコーダ８、カ
ラムアドレスバッファ９、読み出し書き込み制御回路１
０、出力バッファ１１を有する。メモリセルアレイ２
は、メモリセル選択端子がワード線に接続され、データ
出力端子がビット線に接続された多数のメモリセルを有
し、それらメモリセルはマトリクス状に配置されてい
る。ロウアドレスバッファ５はロウアドレス信号を内部
相補アドレス信号に変換し、これをロウプリデコーダ４
が解読し、さらにそれをロウデコーダ及びワードドライ
バ３が解読し、それによって選ばれるワード線を選択レ
ベルに駆動する。カラムアドレスバッファ９はカラムア
ドレス信号を内部相補アドレス信号に変換し、これをカ
ラムプリデコーダ８が解読し、さらにそれをカラムデコ
ーダ及びドライバ７で解読する。ビット線は、カラムデ
コーダ及びドライバ７による解読結果にしたがって選択
される。この様にして、ロウアドレス信号およびカラム
アドレス信号で指定されるメモリセルが選択されること
になる。
積回路の一例である半導体メモリが全体的に示される。
同図に示される半導体メモリ１は、メモリセルアレイ
２、ロウデコーダ及びワードドライバ３、ロウプリデコ
ーダ４、ロウアドレスバッファ５、センス回路６、カラ
ムデコーダ及びドライバ７、カラムプリデコーダ８、カ
ラムアドレスバッファ９、読み出し書き込み制御回路１
０、出力バッファ１１を有する。メモリセルアレイ２
は、メモリセル選択端子がワード線に接続され、データ
出力端子がビット線に接続された多数のメモリセルを有
し、それらメモリセルはマトリクス状に配置されてい
る。ロウアドレスバッファ５はロウアドレス信号を内部
相補アドレス信号に変換し、これをロウプリデコーダ４
が解読し、さらにそれをロウデコーダ及びワードドライ
バ３が解読し、それによって選ばれるワード線を選択レ
ベルに駆動する。カラムアドレスバッファ９はカラムア
ドレス信号を内部相補アドレス信号に変換し、これをカ
ラムプリデコーダ８が解読し、さらにそれをカラムデコ
ーダ及びドライバ７で解読する。ビット線は、カラムデ
コーダ及びドライバ７による解読結果にしたがって選択
される。この様にして、ロウアドレス信号およびカラム
アドレス信号で指定されるメモリセルが選択されること
になる。
【０００９】図１には本発明の第１の実施例として、図
１５の半導体メモリにおけるデコーダ回路（３,４,５或
いは７,８,９）の詳細な一例が示される。図１において
４はソース・カップル論理回路（Source-Coupled-Logic:
以下では、ＳＣＬ回路と呼ぶ）、５はダイナミックＮＯ
Ｒ論理回路、φ１〜φ３は制御信号（または、クロック
信号）、その他は前記図１６の従来回路と同様である。
また、ＳＣＬ回路４及びダイナミックＮＯＲ論理回路５
の詳細な回路図が図１３に示される。
１５の半導体メモリにおけるデコーダ回路（３,４,５或
いは７,８,９）の詳細な一例が示される。図１において
４はソース・カップル論理回路（Source-Coupled-Logic:
以下では、ＳＣＬ回路と呼ぶ）、５はダイナミックＮＯ
Ｒ論理回路、φ１〜φ３は制御信号（または、クロック
信号）、その他は前記図１６の従来回路と同様である。
また、ＳＣＬ回路４及びダイナミックＮＯＲ論理回路５
の詳細な回路図が図１３に示される。
【００１０】同図でＳＣＬ回路４の（ａ）は入力用ｎ形
トランジスタＭＮ１〜ＭＮｎと参照用ｎ形トランジスタ
ＭＮＢのソースが接続されて、駆動用ｎ形トランジスタ
ＭＮ１１のドレインに接続されている。ＭＮ１〜ＭＮｎ
のドレインはプルアップ用ｐ形トランジスタＭＰ１と帰
還用ｐ形トランジスタＭＰ２のドレインに接続されてい
る。同様にＭＮＢのドレインはプルアップ用ｐ形トラン
ジスタＭＰ３と帰還用ｐ形トランジスタＭＰ４のドレイ
ンに接続されている。そして、ＭＮ１１,ＭＰ１,ＭＰ３
の各ゲートには制御信号φが入力される。出力部はＯＲ
及びＮＯＲで示され、ほぼ同じ遅延時間でＯＲ出力及び
ＮＯＲ出力が得られる。上記ＭＮＢのゲートはＮＯＲ出
力に接続されている。図からＳＣＬ回路４の（ａ）は入
力数が多い場合でも、出力部をプルダウンするためのｎ
形トランジスタの縦積み段数が２段であることは明らか
である。
トランジスタＭＮ１〜ＭＮｎと参照用ｎ形トランジスタ
ＭＮＢのソースが接続されて、駆動用ｎ形トランジスタ
ＭＮ１１のドレインに接続されている。ＭＮ１〜ＭＮｎ
のドレインはプルアップ用ｐ形トランジスタＭＰ１と帰
還用ｐ形トランジスタＭＰ２のドレインに接続されてい
る。同様にＭＮＢのドレインはプルアップ用ｐ形トラン
ジスタＭＰ３と帰還用ｐ形トランジスタＭＰ４のドレイ
ンに接続されている。そして、ＭＮ１１,ＭＰ１,ＭＰ３
の各ゲートには制御信号φが入力される。出力部はＯＲ
及びＮＯＲで示され、ほぼ同じ遅延時間でＯＲ出力及び
ＮＯＲ出力が得られる。上記ＭＮＢのゲートはＮＯＲ出
力に接続されている。図からＳＣＬ回路４の（ａ）は入
力数が多い場合でも、出力部をプルダウンするためのｎ
形トランジスタの縦積み段数が２段であることは明らか
である。
【００１１】一方、ＳＣＬ回路４の（ｂ）は（ａ）の構
成に比べ、上記出力部ＮＯＲと上記ＭＮ１〜ＭＮｎのド
レインとの間にそのソース・ドレイン経路が形成され、
そのゲートが上記出力部ＯＲと接続されるｎ形トランジ
スタＭＮＦ１が追加され、上記出力部ＯＲと上記ＭＮＢ
のドレインとの間にそのソース・ドレイン経路が形成さ
れ、そのゲートが上記出力部ＮＯＲと接続されるｎ形ト
ランジスタＭＮＦ２が追加されている。この構成では、
評価期間中の出力データがラッチされること、及び低電
位が高電位から約０.２〜０.３Ｖ以上低い電位で低電位
に弁別される点が特徴である。従って、入力信号の振幅
がフル振幅でなく低振幅でも動作が可能であり、入力信
号の伝送時間の短縮が図られる。但しこの場合は、出力
をプルダウンするｎ形トランジスタの縦積み段数が３段
になる。
成に比べ、上記出力部ＮＯＲと上記ＭＮ１〜ＭＮｎのド
レインとの間にそのソース・ドレイン経路が形成され、
そのゲートが上記出力部ＯＲと接続されるｎ形トランジ
スタＭＮＦ１が追加され、上記出力部ＯＲと上記ＭＮＢ
のドレインとの間にそのソース・ドレイン経路が形成さ
れ、そのゲートが上記出力部ＮＯＲと接続されるｎ形ト
ランジスタＭＮＦ２が追加されている。この構成では、
評価期間中の出力データがラッチされること、及び低電
位が高電位から約０.２〜０.３Ｖ以上低い電位で低電位
に弁別される点が特徴である。従って、入力信号の振幅
がフル振幅でなく低振幅でも動作が可能であり、入力信
号の伝送時間の短縮が図られる。但しこの場合は、出力
をプルダウンするｎ形トランジスタの縦積み段数が３段
になる。
【００１２】また、ダイナミックＮＯＲ論理回路５は従
来から知られている回路であり、入力用ｎ形トランジス
タＭＮ１〜ＭＮｎのドレインがプルアップ用ｐ形トラン
ジスタＭＰ１のドレインに接続され、ＭＮ１〜ＭＮｎの
ソースが判定用ｎ形トランジスタＭＮ１１のドレインに
接続される。ＭＰ１とＭＮ１１のゲートには制御信号φ
が入力される。
来から知られている回路であり、入力用ｎ形トランジス
タＭＮ１〜ＭＮｎのドレインがプルアップ用ｐ形トラン
ジスタＭＰ１のドレインに接続され、ＭＮ１〜ＭＮｎの
ソースが判定用ｎ形トランジスタＭＮ１１のドレインに
接続される。ＭＰ１とＭＮ１１のゲートには制御信号φ
が入力される。
【００１３】次に、図１に示されるデコーダ回路の動作
を説明する。内部クロックφ１〜φ３が‘Ｌ’の期間は
プリチャージ期間で、‘Ｈ’の期間は判定期間とされ
る。プリチャージ期間中、ＳＣＬ回路４及びダイナミッ
クＮＯＲ論理回路５の出力は‘Ｈ’にプリチャージされ
る。内部クロックφ１が‘Ｌ’から‘Ｈ’に切り変わり
判定期間にされると、アドレス入力Ａ１０〜Ａ１２を受
けるアドレスバッファＢＵ内のＳＣＬ回路４の両出力
は、アドレス入力Ａ１０〜Ａ１２の電位レベルに基づい
て‘Ｈ’から‘Ｌ’及び‘Ｈ’から‘Ｈ’にされ、イン
バータを介してバッファ出力線ＸＢ１が‘Ｌ’から
‘Ｈ’及び‘Ｌ’から‘Ｌ’にされる。そして、バッフ
ァ出力ＸＢ１より少し遅れたタイミングで内部クロック
φ２がプリデコーダＰＤ内のダイナミックＮＯＲ論理回
路５に入力され判定期間にされる。この時、‘Ｌ’のバ
ッファ出力線のみを入力とするダイナミックＮＯＲ論理
回路５の出力は‘Ｈ’に保持され（１個）、インバータ
を介してプリデコーダ出力線ＸＰＤ１の内の１本は
‘Ｌ’に保持され選択される。その他のダイナミックＮ
ＯＲ論理回路の出力は‘Ｈ’から‘Ｌ’にされ（７
個）、インバータを介してプリデコーダ出力線ＸＰＤ１
の内の７本が‘Ｌ’から‘Ｈ’になり非選択にされる。
を説明する。内部クロックφ１〜φ３が‘Ｌ’の期間は
プリチャージ期間で、‘Ｈ’の期間は判定期間とされ
る。プリチャージ期間中、ＳＣＬ回路４及びダイナミッ
クＮＯＲ論理回路５の出力は‘Ｈ’にプリチャージされ
る。内部クロックφ１が‘Ｌ’から‘Ｈ’に切り変わり
判定期間にされると、アドレス入力Ａ１０〜Ａ１２を受
けるアドレスバッファＢＵ内のＳＣＬ回路４の両出力
は、アドレス入力Ａ１０〜Ａ１２の電位レベルに基づい
て‘Ｈ’から‘Ｌ’及び‘Ｈ’から‘Ｈ’にされ、イン
バータを介してバッファ出力線ＸＢ１が‘Ｌ’から
‘Ｈ’及び‘Ｌ’から‘Ｌ’にされる。そして、バッフ
ァ出力ＸＢ１より少し遅れたタイミングで内部クロック
φ２がプリデコーダＰＤ内のダイナミックＮＯＲ論理回
路５に入力され判定期間にされる。この時、‘Ｌ’のバ
ッファ出力線のみを入力とするダイナミックＮＯＲ論理
回路５の出力は‘Ｈ’に保持され（１個）、インバータ
を介してプリデコーダ出力線ＸＰＤ１の内の１本は
‘Ｌ’に保持され選択される。その他のダイナミックＮ
ＯＲ論理回路の出力は‘Ｈ’から‘Ｌ’にされ（７
個）、インバータを介してプリデコーダ出力線ＸＰＤ１
の内の７本が‘Ｌ’から‘Ｈ’になり非選択にされる。
【００１４】同様にアドレス入力Ａ２０〜Ａ２２の電位
レベルに基づいてプリデコーダ出力線ＸＰＤ２の内の１
本が‘Ｌ’に保持され選択される。また、アドレス入力
Ａ３０〜Ａ３２の電位レベルに基づいてプリデコーダ出
力線ＸＰＤ３の内の１本が‘Ｌ’に保持され選択され
る。そして、プリデコーダ出力線ＸＰＤ１〜ＸＰＤ３よ
り少し遅れたタイミングで内部クロックφ３がデコーダ
ドライバＤＤ内のＳＣＬ回路４に入力され判定期間にさ
れる。この時、‘Ｌ’のプリデコーダ出力線のみを入力
とするＳＣＬ回路４のＯＲ出力が‘Ｈ’から‘Ｌ’にさ
れ（１個）、インバータを介してワード線Ｗ１〜Ｗ５１
２の内の１本が‘Ｌ’から‘Ｈ’となり選択される。
レベルに基づいてプリデコーダ出力線ＸＰＤ２の内の１
本が‘Ｌ’に保持され選択される。また、アドレス入力
Ａ３０〜Ａ３２の電位レベルに基づいてプリデコーダ出
力線ＸＰＤ３の内の１本が‘Ｌ’に保持され選択され
る。そして、プリデコーダ出力線ＸＰＤ１〜ＸＰＤ３よ
り少し遅れたタイミングで内部クロックφ３がデコーダ
ドライバＤＤ内のＳＣＬ回路４に入力され判定期間にさ
れる。この時、‘Ｌ’のプリデコーダ出力線のみを入力
とするＳＣＬ回路４のＯＲ出力が‘Ｈ’から‘Ｌ’にさ
れ（１個）、インバータを介してワード線Ｗ１〜Ｗ５１
２の内の１本が‘Ｌ’から‘Ｈ’となり選択される。
【００１５】以上、前記従来回路の場合、アドレスバッ
ファＢＵが４段のゲートが縦続接続で構成されているの
に対し、本実施例の場合は１段少ない３段のゲートで構
成される。また、前記従来回路のプリデコーダＰＤ及び
デコーダドライバＤＤ内のＮＡＮＤ論理回路２及び３
が、出力をプルダウンするｎ形トランジスタの縦積み段
数が３段及び４段のＮＡＮＤ論理回路で構成されるのに
対し、本実施例の場合は上記縦積み段数が２段（或いは
３段）のダイナミックＮＯＲ論理回路およびＳＣＬ回路
で構成される。以上によりデコーダ回路の高速化が達成
される。尚、本実施例では内部クロックφ２が‘Ｌ’か
ら‘Ｈ’に切り変わり判定期間にされると、ダイナミッ
クＮＯＲ論理回路５の出力は選択の１個のみが‘Ｈ’に
保持され、非選択の７個は‘Ｈ’から‘Ｌ’にされる。
このため、非選択のダイナミックＮＯＲ論理回路５及び
その次段のインバータが動作し電力が消費される。プリ
デコーダ全体では３セットあるため２１個のダイナミッ
クＮＯＲ論理回路５及びその次段のインバータが動作し
電力が消費される（プリチャージ状態に戻る場合もこの
２１個が動作する）。また、内部クロックφ３が‘Ｌ’
から‘Ｈ’に切り変わり判定期間にされると、ＳＣＬ回
路４のＯＲ出力（次段回路へ接続されている側の出力）
は選択の１個が‘Ｈ’から‘Ｌ’にされ電力が消費され
る。また同時に非選択の５１１個のＳＣＬ回路４のＮＯ
Ｒ出力（次段回路へ接続されていない側の出力）が
‘Ｈ’から‘Ｌ’にされ電力が消費される。すなわち、
５１２個全てのＳＣＬ回路が動作せられ（プリチャージ
状態に戻る場合も５１２個全てが動作する）、電力が消
費される。この様に本実施例は、従来回路の様にＮＡＮ
Ｄ論理回路で構成されておらず消費電力は増加する。以
下では本実施例より消費電力が低減される実施例につい
て説明する。
ファＢＵが４段のゲートが縦続接続で構成されているの
に対し、本実施例の場合は１段少ない３段のゲートで構
成される。また、前記従来回路のプリデコーダＰＤ及び
デコーダドライバＤＤ内のＮＡＮＤ論理回路２及び３
が、出力をプルダウンするｎ形トランジスタの縦積み段
数が３段及び４段のＮＡＮＤ論理回路で構成されるのに
対し、本実施例の場合は上記縦積み段数が２段（或いは
３段）のダイナミックＮＯＲ論理回路およびＳＣＬ回路
で構成される。以上によりデコーダ回路の高速化が達成
される。尚、本実施例では内部クロックφ２が‘Ｌ’か
ら‘Ｈ’に切り変わり判定期間にされると、ダイナミッ
クＮＯＲ論理回路５の出力は選択の１個のみが‘Ｈ’に
保持され、非選択の７個は‘Ｈ’から‘Ｌ’にされる。
このため、非選択のダイナミックＮＯＲ論理回路５及び
その次段のインバータが動作し電力が消費される。プリ
デコーダ全体では３セットあるため２１個のダイナミッ
クＮＯＲ論理回路５及びその次段のインバータが動作し
電力が消費される（プリチャージ状態に戻る場合もこの
２１個が動作する）。また、内部クロックφ３が‘Ｌ’
から‘Ｈ’に切り変わり判定期間にされると、ＳＣＬ回
路４のＯＲ出力（次段回路へ接続されている側の出力）
は選択の１個が‘Ｈ’から‘Ｌ’にされ電力が消費され
る。また同時に非選択の５１１個のＳＣＬ回路４のＮＯ
Ｒ出力（次段回路へ接続されていない側の出力）が
‘Ｈ’から‘Ｌ’にされ電力が消費される。すなわち、
５１２個全てのＳＣＬ回路が動作せられ（プリチャージ
状態に戻る場合も５１２個全てが動作する）、電力が消
費される。この様に本実施例は、従来回路の様にＮＡＮ
Ｄ論理回路で構成されておらず消費電力は増加する。以
下では本実施例より消費電力が低減される実施例につい
て説明する。
【００１６】図２には本発明の第２の実施例が示され
る。本実施例は第１の実施例に比べ、プリデコーダＰＤ
がＳＣＬ回路４と、縦続接続された２段のインバータ１
とで構成される点が相違する。前述の第１の実施例で
は、内部クロックφ２が‘Ｌ’から‘Ｈ’に切り変わり
判定期間にされると、全２４個の内の２１個のダイナミ
ックＮＯＲ論理回路５及びその次段のインバータが動作
し電力が消費される。これに対し本実施例では、‘Ｌ’
のバッファ出力線のみを入力とするＳＣＬ回路４のＯＲ
出力（次段回路へ接続されている側の出力）が‘Ｈ’か
ら‘Ｌ’にされ選択になる（１個）。一方、非選択のＳ
ＣＬ回路のＮＯＲ出力（次段回路へ接続されていない側
の出力）が‘Ｈ’から‘Ｌ’にされる（７個）が、ＯＲ
出力は‘Ｈ’に保持され次段のインバータが動作しな
い。以上の結果、プリデコーダ全体では全２４個のＳＣ
Ｌ回路と６個のインバータが動作するにとどまり、消費
電力が低減される。但し第１の実施例に比べ、インバー
タ１段分の遅延時間が増加される。
る。本実施例は第１の実施例に比べ、プリデコーダＰＤ
がＳＣＬ回路４と、縦続接続された２段のインバータ１
とで構成される点が相違する。前述の第１の実施例で
は、内部クロックφ２が‘Ｌ’から‘Ｈ’に切り変わり
判定期間にされると、全２４個の内の２１個のダイナミ
ックＮＯＲ論理回路５及びその次段のインバータが動作
し電力が消費される。これに対し本実施例では、‘Ｌ’
のバッファ出力線のみを入力とするＳＣＬ回路４のＯＲ
出力（次段回路へ接続されている側の出力）が‘Ｈ’か
ら‘Ｌ’にされ選択になる（１個）。一方、非選択のＳ
ＣＬ回路のＮＯＲ出力（次段回路へ接続されていない側
の出力）が‘Ｈ’から‘Ｌ’にされる（７個）が、ＯＲ
出力は‘Ｈ’に保持され次段のインバータが動作しな
い。以上の結果、プリデコーダ全体では全２４個のＳＣ
Ｌ回路と６個のインバータが動作するにとどまり、消費
電力が低減される。但し第１の実施例に比べ、インバー
タ１段分の遅延時間が増加される。
【００１７】図３には本発明の第３の実施例が示され
る。本実施例は第１の実施例に比べ、内部クロックφ３
の代わりにプリデコーダ出力ＸＰＤ３を利用する点が相
違する。前述の第１の実施例では、内部クロックφ３が
‘Ｌ’から‘Ｈ’に切り変わり判定期間にされると、５
１２個全てのＳＣＬ回路４が動作せられる（プリチャー
ジ状態に戻る場合も５１２個全てが動作する）。これに
対し本実施例では、プリデコーダ出力ＸＰＤ３（８本中
１本が選択され‘Ｌ’から‘Ｈ’に切り変わり判定期間
が生じる）を利用するため、動作せられるＳＣＬ回路が
１／８に低減され（５１２／８＝６４個）、消費電力が
低減される。尚、プリデコーダ出力ＸＰＤ１及びＸＰＤ
２は非選択時は‘Ｌ’から‘Ｈ’に切り変わるが、ＸＰ
Ｄ３は選択時に‘Ｌ’から‘Ｈ’に切り変わる必要があ
る。この様に極性が相違するため、ＸＰＤ３用のプリデ
コーダＰＤはＳＣＬ回路４とインバータ１で構成され
る。従って、‘Ｌ’のバッファ出力線のみを入力とする
プリデコーダのＳＣＬ回路４のＯＲ出力が‘Ｈ’から
‘Ｌ’にされ選択になり（１個）、インバータを介して
プリデコーダ出力線ＸＰＤ３の内の１本が‘Ｌ’から
‘Ｈ’にされ選択される。また本実施例では、内部クロ
ックφ３が不要であるため内部クロック発生回路が簡単
化される。またプリデコーダ出力ＸＰＤ３は、ＸＰＤ１
及びＸＰＤ２より少し遅れたタイミングで入力される必
要があるが、これはＸＰＤ３を駆動するプリデコーダの
負荷駆動能力を少し弱くすることで対応できる。
る。本実施例は第１の実施例に比べ、内部クロックφ３
の代わりにプリデコーダ出力ＸＰＤ３を利用する点が相
違する。前述の第１の実施例では、内部クロックφ３が
‘Ｌ’から‘Ｈ’に切り変わり判定期間にされると、５
１２個全てのＳＣＬ回路４が動作せられる（プリチャー
ジ状態に戻る場合も５１２個全てが動作する）。これに
対し本実施例では、プリデコーダ出力ＸＰＤ３（８本中
１本が選択され‘Ｌ’から‘Ｈ’に切り変わり判定期間
が生じる）を利用するため、動作せられるＳＣＬ回路が
１／８に低減され（５１２／８＝６４個）、消費電力が
低減される。尚、プリデコーダ出力ＸＰＤ１及びＸＰＤ
２は非選択時は‘Ｌ’から‘Ｈ’に切り変わるが、ＸＰ
Ｄ３は選択時に‘Ｌ’から‘Ｈ’に切り変わる必要があ
る。この様に極性が相違するため、ＸＰＤ３用のプリデ
コーダＰＤはＳＣＬ回路４とインバータ１で構成され
る。従って、‘Ｌ’のバッファ出力線のみを入力とする
プリデコーダのＳＣＬ回路４のＯＲ出力が‘Ｈ’から
‘Ｌ’にされ選択になり（１個）、インバータを介して
プリデコーダ出力線ＸＰＤ３の内の１本が‘Ｌ’から
‘Ｈ’にされ選択される。また本実施例では、内部クロ
ックφ３が不要であるため内部クロック発生回路が簡単
化される。またプリデコーダ出力ＸＰＤ３は、ＸＰＤ１
及びＸＰＤ２より少し遅れたタイミングで入力される必
要があるが、これはＸＰＤ３を駆動するプリデコーダの
負荷駆動能力を少し弱くすることで対応できる。
【００１８】図４には本発明の第４の実施例が示され
る。本実施例は第３の実施例に比べ、プリデコーダ出力
ＸＰＤ１及びＸＰＤ２を発生するプリデコーダＰＤの構
成のみが相違する。本実施例では、第２の実施例で説明
のプリデコーダＰＤを用いており第３の実施例に比べ、
さらに消費電力が低減される。
る。本実施例は第３の実施例に比べ、プリデコーダ出力
ＸＰＤ１及びＸＰＤ２を発生するプリデコーダＰＤの構
成のみが相違する。本実施例では、第２の実施例で説明
のプリデコーダＰＤを用いており第３の実施例に比べ、
さらに消費電力が低減される。
【００１９】図５には本発明の第５の実施例が示され
る。本実施例は第３の実施例に比べ、プリデコーダ出力
ＸＰＤ３を発生するプリデコーダＰＤの内部クロックφ
２の代わりにバッファ出力ＸＢ３が利用される点が相違
する。第３の実施例では、内部クロックφ２が‘Ｌ’か
ら‘Ｈ’に切り変わり判定期間にされると、バッファ出
力ＸＢ３に基づき選択されるプリデコーダ内のＳＣＬ回
路４のＯＲ出力（次段回路へ接続されている側の出力）
が‘Ｈ’から‘Ｌ’にされ電力が消費され、同時に非選
択のＳＣＬ回路４のＮＯＲ出力（次段回路へ接続されて
いない側の出力）が‘Ｈ’から‘Ｌ’にされ電力が消費
される（プリチャージ状態に戻る場合も全８個のＳＣＬ
回路が動作する）。これに対し本実施例では、アドレス
入力Ａ３２の電位に基づいて発生されるバッファ出力Ｘ
Ｂ３（２本中１本が選択され‘Ｌ’から‘Ｈ’に切り変
わり判定期間が生じる）を利用するため、動作せられる
ＳＣＬ回路が１／２に低減され（８／２＝４個）、消費
電力が低減される。
る。本実施例は第３の実施例に比べ、プリデコーダ出力
ＸＰＤ３を発生するプリデコーダＰＤの内部クロックφ
２の代わりにバッファ出力ＸＢ３が利用される点が相違
する。第３の実施例では、内部クロックφ２が‘Ｌ’か
ら‘Ｈ’に切り変わり判定期間にされると、バッファ出
力ＸＢ３に基づき選択されるプリデコーダ内のＳＣＬ回
路４のＯＲ出力（次段回路へ接続されている側の出力）
が‘Ｈ’から‘Ｌ’にされ電力が消費され、同時に非選
択のＳＣＬ回路４のＮＯＲ出力（次段回路へ接続されて
いない側の出力）が‘Ｈ’から‘Ｌ’にされ電力が消費
される（プリチャージ状態に戻る場合も全８個のＳＣＬ
回路が動作する）。これに対し本実施例では、アドレス
入力Ａ３２の電位に基づいて発生されるバッファ出力Ｘ
Ｂ３（２本中１本が選択され‘Ｌ’から‘Ｈ’に切り変
わり判定期間が生じる）を利用するため、動作せられる
ＳＣＬ回路が１／２に低減され（８／２＝４個）、消費
電力が低減される。
【００２０】図６には本発明の第６の実施例が示され
る。本実施例は第５の実施例に比べ、プリデコーダ出力
ＸＰＤ１及びＸＰＤ２を発生するプリデコーダＰＤの構
成が相違する。本実施例では第２の実施例で説明のプリ
デコーダＰＤが用いられる。従って、第２の実施例で説
明の様に消費電力が低減される効果がある。さらに、ア
ドレス入力Ａ１２及びＡ２２の電位に基づいて発生され
るバッファ出力ＸＢ１及びＸＢ２（各々２本中１本が選
択され‘Ｌ’から‘Ｈ’に切り変わり判定期間が生じ
る）が内部クロックφ２の代わりに利用される構成のた
め、動作せられるＳＣＬ回路が各々１／２に低減され
（各々８／２＝４個）、第５の実施例よりさらに消費電
力が低減される。また本実施例では、内部クロックφ２
及びφ３が不要であるため内部クロック発生回路が簡単
化される。但し第５の実施例に比べ、インバータ１段分
の遅延時間が増加される。
る。本実施例は第５の実施例に比べ、プリデコーダ出力
ＸＰＤ１及びＸＰＤ２を発生するプリデコーダＰＤの構
成が相違する。本実施例では第２の実施例で説明のプリ
デコーダＰＤが用いられる。従って、第２の実施例で説
明の様に消費電力が低減される効果がある。さらに、ア
ドレス入力Ａ１２及びＡ２２の電位に基づいて発生され
るバッファ出力ＸＢ１及びＸＢ２（各々２本中１本が選
択され‘Ｌ’から‘Ｈ’に切り変わり判定期間が生じ
る）が内部クロックφ２の代わりに利用される構成のた
め、動作せられるＳＣＬ回路が各々１／２に低減され
（各々８／２＝４個）、第５の実施例よりさらに消費電
力が低減される。また本実施例では、内部クロックφ２
及びφ３が不要であるため内部クロック発生回路が簡単
化される。但し第５の実施例に比べ、インバータ１段分
の遅延時間が増加される。
【００２１】図７には本発明の第７の実施例が示され
る。本実施例は第５の実施例に比べ、デコーダドライバ
ＤＤにＳＣＬ回路４の代わりに制御信号端子を２つ有す
るＳＣＬ回路６が使用される点が相違する。そして該制
御信号端子には、プリデコーダ出力線ＸＰＤ２及びＸＰ
Ｄ３が接続され、前述の様にＸＰＤ１用のプリデコーダ
と選択レベルの極性が相違する形式のプリデコーダで駆
動されている。ＳＣＬ回路６の詳細な回路図が図１４に
示される。同図からＳＣＬ回路６は、図１３のＳＣＬ回
路４（ａ）に駆動用ｎ形トランジスタＭＮ１２とプルア
ップ用ｐ形トランジスタＭＰ５及びＭＰ６が追加され、
制御信号φ１及びφ２の２つを有する構成であることが
明らかである。この様に本実施例では、プリデコーダ出
力ＸＰＤ２及びＸＰＤ３（各々８本中１本が選択され
‘Ｌ’から‘Ｈ’に切り変わり判定期間が生じる）を制
御信号として利用する。このため、ＸＰＤ２及びＸＰＤ
３が共に‘Ｈ’である信号を受けることにより動作せら
れるＳＣＬ回路６の数が１／６４に低減され（５１２／
６４＝８個）、消費電力が低減される。尚、ＳＣＬ回路
６の様に制御信号端子を２つ（２つ以上も含む）有する
構成は、図１３のＳＣＬ回路４（ｂ）の回路にも適用さ
れることは明らかである。
る。本実施例は第５の実施例に比べ、デコーダドライバ
ＤＤにＳＣＬ回路４の代わりに制御信号端子を２つ有す
るＳＣＬ回路６が使用される点が相違する。そして該制
御信号端子には、プリデコーダ出力線ＸＰＤ２及びＸＰ
Ｄ３が接続され、前述の様にＸＰＤ１用のプリデコーダ
と選択レベルの極性が相違する形式のプリデコーダで駆
動されている。ＳＣＬ回路６の詳細な回路図が図１４に
示される。同図からＳＣＬ回路６は、図１３のＳＣＬ回
路４（ａ）に駆動用ｎ形トランジスタＭＮ１２とプルア
ップ用ｐ形トランジスタＭＰ５及びＭＰ６が追加され、
制御信号φ１及びφ２の２つを有する構成であることが
明らかである。この様に本実施例では、プリデコーダ出
力ＸＰＤ２及びＸＰＤ３（各々８本中１本が選択され
‘Ｌ’から‘Ｈ’に切り変わり判定期間が生じる）を制
御信号として利用する。このため、ＸＰＤ２及びＸＰＤ
３が共に‘Ｈ’である信号を受けることにより動作せら
れるＳＣＬ回路６の数が１／６４に低減され（５１２／
６４＝８個）、消費電力が低減される。尚、ＳＣＬ回路
６の様に制御信号端子を２つ（２つ以上も含む）有する
構成は、図１３のＳＣＬ回路４（ｂ）の回路にも適用さ
れることは明らかである。
【００２２】図８には本発明の第８の実施例が示され
る。本実施例は第７の実施例に比べ、プリデコーダ出力
ＸＰＤ１を発生するプリデコーダＰＤの構成のみが相違
する。本実施例では、第２の実施例で説明のプリデコー
ダＰＤを用いており第７の実施例に比べ、さらに消費電
力が低減される。また、内部クロックφ２及びφ３が不
要であるため内部クロック発生回路が簡単化される。
る。本実施例は第７の実施例に比べ、プリデコーダ出力
ＸＰＤ１を発生するプリデコーダＰＤの構成のみが相違
する。本実施例では、第２の実施例で説明のプリデコー
ダＰＤを用いており第７の実施例に比べ、さらに消費電
力が低減される。また、内部クロックφ２及びφ３が不
要であるため内部クロック発生回路が簡単化される。
【００２３】図９には本発明の第９の実施例が示され
る。本実施例は、全プリデコーダがＳＣＬ回路４とイン
バータ１で構成されるプリデコーダＰＤで構成され、Ｓ
ＣＬ回路４の制御信号にバッファ出力が利用される。ま
た、デコーダドライバＤＤがプリデコーダ出力を受ける
ＮＡＮＤ論理回路２と、その出力とプリデコーダ出力を
受ける論理回路７と、論理回路７の出力を受ける複数の
インバータ１で構成される。論理回路７は図１４に示さ
れる様に各々のプリデコーダ出力を受ける複数のインバ
ータで構成され、該インバータのｎ形トランジスタのソ
ースが共通接続され、ＮＡＮＤ論理回路２の出力に接続
される。すなわち該デコーダドライバＤＤは、図１７に
示されるダイナミックＮＡＮＤ論理回路３を構成するイ
ンバータ（ＭＰ１１,ＭＮ１１）を複数個有する構成で
ある。本実施例は第６及び第８の実施例と同様、内部ク
ロックφ２及びφ３が不要であるため内部クロック発生
回路が簡単化される。また第６及び第８の実施例では、
プリデコーダＰＤがＳＣＬ回路４と２段のインバータ１
で構成されるのに対し、本実施例ではＳＣＬ回路４と１
段のインバータ１で構成される。このため第６及び第８
の実施例よりプリデコーダが高速化される。
る。本実施例は、全プリデコーダがＳＣＬ回路４とイン
バータ１で構成されるプリデコーダＰＤで構成され、Ｓ
ＣＬ回路４の制御信号にバッファ出力が利用される。ま
た、デコーダドライバＤＤがプリデコーダ出力を受ける
ＮＡＮＤ論理回路２と、その出力とプリデコーダ出力を
受ける論理回路７と、論理回路７の出力を受ける複数の
インバータ１で構成される。論理回路７は図１４に示さ
れる様に各々のプリデコーダ出力を受ける複数のインバ
ータで構成され、該インバータのｎ形トランジスタのソ
ースが共通接続され、ＮＡＮＤ論理回路２の出力に接続
される。すなわち該デコーダドライバＤＤは、図１７に
示されるダイナミックＮＡＮＤ論理回路３を構成するイ
ンバータ（ＭＰ１１,ＭＮ１１）を複数個有する構成で
ある。本実施例は第６及び第８の実施例と同様、内部ク
ロックφ２及びφ３が不要であるため内部クロック発生
回路が簡単化される。また第６及び第８の実施例では、
プリデコーダＰＤがＳＣＬ回路４と２段のインバータ１
で構成されるのに対し、本実施例ではＳＣＬ回路４と１
段のインバータ１で構成される。このため第６及び第８
の実施例よりプリデコーダが高速化される。
【００２４】図１０には本発明の第１０の実施例が示さ
れる。本実施例は第９の実施例に比べ、デコーダドライ
バＤＤ内のＮＡＮＤ論理回路２がＳＣＬ回路４に置き代
えられている点が相違する。このＳＣＬ回路４はプリデ
コーダ出力ＸＰＤ３が‘Ｈ’、プリデコーダ出力ＸＰＤ
２が逆極性の‘Ｌ’で選択される。このためＸＰＤ２用
のプリデコーダは、ＸＰＤ３用のプリデコーダよりイン
バータが１段多い形で構成される。ワード線数が多い場
合、デコーダドライバ内のＳＣＬ回路４の入力（ＸＰＤ
２に対応する入力）数が多い構成にすることにより、Ｓ
ＣＬ回路４を用いることによる高速化の効果がより顕著
に現れる。尚、ＸＰＤ２用のプリデコーダは、第１及び
第５の実施例に示されるＸＰＤ２用のプリデコーダでも
構成できることは明らかである。
れる。本実施例は第９の実施例に比べ、デコーダドライ
バＤＤ内のＮＡＮＤ論理回路２がＳＣＬ回路４に置き代
えられている点が相違する。このＳＣＬ回路４はプリデ
コーダ出力ＸＰＤ３が‘Ｈ’、プリデコーダ出力ＸＰＤ
２が逆極性の‘Ｌ’で選択される。このためＸＰＤ２用
のプリデコーダは、ＸＰＤ３用のプリデコーダよりイン
バータが１段多い形で構成される。ワード線数が多い場
合、デコーダドライバ内のＳＣＬ回路４の入力（ＸＰＤ
２に対応する入力）数が多い構成にすることにより、Ｓ
ＣＬ回路４を用いることによる高速化の効果がより顕著
に現れる。尚、ＸＰＤ２用のプリデコーダは、第１及び
第５の実施例に示されるＸＰＤ２用のプリデコーダでも
構成できることは明らかである。
【００２５】図１１には本発明の第１１の実施例が示さ
れる。デコーダ回路は、高速サイクルでの動作が可能で
あるためには出力信号（バッファ出力、プリデコーダ出
力、ワード線出力）のパルス幅が小さい必要がある。こ
のため本実施例では第９の実施例を例に、上記出力信号
のパルス幅を小さくする回路が設けられる。すなわち、
アドレス信号Ａ３２用のアドレスバッファＢＵが、ＳＣ
Ｌ回路４の相補出力（ＯＲ及びＮＯＲ）と、クロック信
号φ１が遅延回路ＤＬＹを経由後の信号Ｓ１とをＮＯＲ
論理回路８で受ける形式で構成される。図１４に示され
る様に、ＮＯＲ論理回路８は一般的な回路であり、遅延
回路ＤＬＹはインバータが偶数個で構成される。図１２
の動作波形から所望のパルス幅は、遅延回路ＤＬＹの遅
延時間ｔｄで制御されることは明らかである。同様にプ
リデコーダ回路ＰＤ及びデコーダドライバ回路ＤＤも、
ＮＯＲ論理回路８と遅延回路ＤＬＹが追加されて構成さ
れる。尚、デコーダドライバ回路内のＤＬＹは極性の関
係上、インバータが奇数個で構成される。また、図１１
では上記出力信号のパルス幅を小さくする回路が、簡単
化のためにアドレスバッファ回路及びプリデコーダ回路
の一部に適用される例が示される。しかし、全てのアド
レスバッファ回路及びプリデコーダ回路に適用される場
合も問題ないことは明らかである。
れる。デコーダ回路は、高速サイクルでの動作が可能で
あるためには出力信号（バッファ出力、プリデコーダ出
力、ワード線出力）のパルス幅が小さい必要がある。こ
のため本実施例では第９の実施例を例に、上記出力信号
のパルス幅を小さくする回路が設けられる。すなわち、
アドレス信号Ａ３２用のアドレスバッファＢＵが、ＳＣ
Ｌ回路４の相補出力（ＯＲ及びＮＯＲ）と、クロック信
号φ１が遅延回路ＤＬＹを経由後の信号Ｓ１とをＮＯＲ
論理回路８で受ける形式で構成される。図１４に示され
る様に、ＮＯＲ論理回路８は一般的な回路であり、遅延
回路ＤＬＹはインバータが偶数個で構成される。図１２
の動作波形から所望のパルス幅は、遅延回路ＤＬＹの遅
延時間ｔｄで制御されることは明らかである。同様にプ
リデコーダ回路ＰＤ及びデコーダドライバ回路ＤＤも、
ＮＯＲ論理回路８と遅延回路ＤＬＹが追加されて構成さ
れる。尚、デコーダドライバ回路内のＤＬＹは極性の関
係上、インバータが奇数個で構成される。また、図１１
では上記出力信号のパルス幅を小さくする回路が、簡単
化のためにアドレスバッファ回路及びプリデコーダ回路
の一部に適用される例が示される。しかし、全てのアド
レスバッファ回路及びプリデコーダ回路に適用される場
合も問題ないことは明らかである。
【００２６】図１８には本実施例に用いられるバッファ
回路ＢＵの一例が示される。ＢＵはバッファ回路、Ａ１
０はアドレス信号、１はインバータ、５は図１３に示さ
れるダイナミックＮＯＲ論理回路、φ１はクロック信
号、ＸＢ１はバッファ出力線である。この場合、例えば
図１の第１の実施例に示されるバッファ回路ＢＵに比
べ、縦続接続されるゲート段数が１段増加するが同じ論
理結果が得られる。また、５のダイナミックＮＯＲ論理
回路を用いることにより、それより後段のインバータの
立上がり時間（或は立下がり時間）を優先的に高速化す
ることが可能になる。このため従来回路に示されるバッ
ファ回路より、遅延時間が短縮される。
回路ＢＵの一例が示される。ＢＵはバッファ回路、Ａ１
０はアドレス信号、１はインバータ、５は図１３に示さ
れるダイナミックＮＯＲ論理回路、φ１はクロック信
号、ＸＢ１はバッファ出力線である。この場合、例えば
図１の第１の実施例に示されるバッファ回路ＢＵに比
べ、縦続接続されるゲート段数が１段増加するが同じ論
理結果が得られる。また、５のダイナミックＮＯＲ論理
回路を用いることにより、それより後段のインバータの
立上がり時間（或は立下がり時間）を優先的に高速化す
ることが可能になる。このため従来回路に示されるバッ
ファ回路より、遅延時間が短縮される。
【００２７】
【発明の効果】本発明によれば、例えば半導体メモリの
ワード線およびビット線を選択するために用いられるデ
コーダ回路が高速化され、半導体メモリのアクセス時間
を短縮できる。
ワード線およびビット線を選択するために用いられるデ
コーダ回路が高速化され、半導体メモリのアクセス時間
を短縮できる。
【図１】本発明に係る半導体集積回路の一例である半導
体メモリに含まれるデコーダ回路の第１の実施例を示す
論理図。
体メモリに含まれるデコーダ回路の第１の実施例を示す
論理図。
【図２】デコーダ回路の第２の実施例を示す論理図。
【図３】デコーダ回路の第３の実施例を示す論理図。
【図４】デコーダ回路の第４の実施例を示す論理図。
【図５】デコーダ回路の第５の実施例を示す論理図。
【図６】デコーダ回路の第６の実施例を示す論理図。
【図７】デコーダ回路の第７の実施例を示す論理図。
【図８】デコーダ回路の第８の実施例を示す論理図。
【図９】デコーダ回路の第９の実施例を示す論理図。
【図１０】デコーダ回路の第１０の実施例を示す論理
図。
図。
【図１１】デコーダ回路の第１１の実施例を示す論理
図。
図。
【図１２】図１１のアドレスバッファ回路の動作を示す
波形図。
波形図。
【図１３】実施例に用いられている論理回路の一例を示
す回路図。
す回路図。
【図１４】実施例に用いられている論理回路の別の例を
示す回路図。
示す回路図。
【図１５】本発明に係る半導体集積回路の一例である半
導体メモリを全体的に示すブロック図。
導体メモリを全体的に示すブロック図。
【図１６】従来のデコーダ回路の一例を示す論理図。
【図１７】従来のデコーダ回路に用いられる論理回路の
一例を示す回路図。
一例を示す回路図。
【図１８】実施例に用いられているバッファ回路の一例
を示す回路図。
を示す回路図。
ＢＵ…アドレスバッファ、ＰＤ…プリデコーダ、ＤＤ…
デコーダドライバ、φ１〜φ３…制御信号、Ｗ１〜Ｗ５
１２…ワード線、４…ＳＣＬ回路、５…ダイナミックＮ
ＯＲ回路。
デコーダドライバ、φ１〜φ３…制御信号、Ｗ１〜Ｗ５
１２…ワード線、４…ＳＣＬ回路、５…ダイナミックＮ
ＯＲ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 7/00 Ｇ１１Ｃ 17/00 ６３３Ａ ５Ｊ０６４ (72)発明者 南部 博昭 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山崎 枢 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 日下田 恵一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 山口 邦彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ Ｆターム(参考） 5B003 AC04 AD08 5B015 HH01 HH03 JJ21 KB44 KB82 QQ18 5B024 AA15 BA18 BA23 CA07 5B025 AD02 AE05 5J056 AA00 AA39 BB02 CC00 DD12 DD28 FF01 FF10 HH04 KK01 5J064 AA03 CA03 CB07 CB12 CC04
Claims (22)
- 【請求項１】入力信号に基づき、その真及びその相補信
号が出力されるバッファ回路と、該バッファ回路の出力
に基づき解読されるデコーダ回路とを備え、 該回路の少なくとも一方の回路における制御端子に入力
される制御信号の極性に応じてプリチャージ及び判定動
作が行われ、該回路の入力端子に入力される入力信号に
基づき、その真及びその相補信号が出力され、該出力の
いずれか一方の電位が、該入力信号に対する参照電位と
される構成の同期型論理回路を有し、 上記制御端子に、該回路以外で発生されるクロック信号
か、該回路の前段回路の出力信号が入力されることを特
徴とする半導体集積回路。 - 【請求項２】入力信号に基づき、その真及びその相補信
号が出力されるバッファ回路と、該バッファ回路の出力
に基づき解読される少なくとも１個のプリデコーダ回路
と、該プリデコーダ回路の出力に基づき解読されるデコ
ーダドライバ回路とを備え、 上記回路のうちデコーダドライバ回路及び、該デコーダ
ドライバ回路とバッファ回路とプリデコーダ回路のうち
の少なくとも１個の回路が、該回路の制御端子に入力さ
れる制御信号の極性によりプリチャージ及び判定動作が
行われ、該回路に入力される入力信号に基づき、その真
及びその相補信号が出力され、該出力のいずれか一方の
電位が、上記入力信号に対する参照電位とされる構成の
同期型論理回路を有し、 上記制御端子に、該回路以外で発生されるクロック信号
か、該回路の前段回路の出力信号が入力されることを特
徴とする半導体集積回路。 - 【請求項３】上記回路の少なくとも何れかが、上記制御
信号、或は上記制御信号に基づく信号を用いて上記回路
の出力信号幅を小さくする回路を有する請求項１記載の
半導体集積回路。 - 【請求項４】上記回路の少なくとも何れかが、上記制御
信号、或は上記制御信号に基づく信号を用いて上記回路
の出力信号幅を小さくする回路を有する請求項２記載の
半導体集積回路。 - 【請求項５】上記回路の少なくとも何れかが、その入力
信号が低振幅で駆動される請求項１記載の半導体集積回
路。 - 【請求項６】上記回路の少なくとも何れかが、その入力
信号が低振幅で駆動される請求項２記載の半導体集積回
路。 - 【請求項７】上記同期型論理回路は、ソース・ドレイン
経路が第１の電位と第１の結節点との間に設けられ、ゲ
ートが上記制御信号端子に接続される電界効果トランジ
スタと、 ソース・ドレイン経路が第１の電位と第２の結節点との
間に設けられ、ゲートが上記制御信号端子に接続される
電界効果トランジスタと、 ソース・ドレイン経路が第１の電位と第１の結節点との
間に設けられ、ゲートが上記第２の結節点に接続される
電界効果トランジスタと、 ソース・ドレイン経路が第１の電位と第２の結節点との
間に設けられ、ゲートが上記第１の結節点に接続される
電界効果トランジスタと、 上記第１の結節点と第３の結節点との間に設けられ上記
入力信号に応じて上記第１の結節点と上記第３の結節点
とを電気的に接続する入力用論理回路と、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に形成され、ゲートが上記第１の結節点と
接続される参照用電界効果トランジスタと、及び、 上記第３の結節点と第２の電位との間に設けられ、上記
制御信号に応じて上記入力用論理回路と上記参照用電界
効果トランジスタを駆動する駆動回路とを有する請求項
１記載の半導体集積回路。 - 【請求項８】上記同期型論理回路は、 ソース・ドレイン経路が第１の電位と第１の結節点との
間に設けられ、ゲートが上記制御信号端子に接続される
電界効果トランジスタと、 ソース・ドレイン経路が第１の電位と第２の結節点との
間に設けられ、ゲートが上記制御信号端子に接続される
電界効果トランジスタと、 ソース・ドレイン経路が第１の電位と第１の結節点との
間に設けられ、ゲートが上記第２の結節点に接続される
電界効果トランジスタと、 ソース・ドレイン経路が第１の電位と第２の結節点との
間に設けられ、ゲートが上記第１の結節点に接続される
電界効果トランジスタと、 上記第１の結節点と第３の結節点との間に設けられ上記
入力信号に応じて上記第１の結節点と上記第３の結節点
とを電気的に接続する入力用論理回路と、 ソース・ドレイン経路が上記第２の結節点と上記第３の
結節点との間に形成され、ゲートが上記第１の結節点と
接続される参照用電界効果トランジスタと、及び、 上記第３の結節点と第２の電位との間に設けられ、上記
制御信号に応じて上記入力用論理回路と上記参照用電界
効果トランジスタを駆動する駆動回路とを有する請求項
２記載の半導体集積回路。 - 【請求項９】上記入力用論理回路は、ソース・ドレイン
経路が上記第１の結節点と上記第３の結節点との間に設
けられ、ゲートが上記入力信号に接続される電界効果ト
ランジスタで構成される請求項７記載の半導体集積回
路。 - 【請求項１０】上記入力用論理回路は、ソース・ドレイ
ン経路が上記第１の結節点と上記第３の結節点との間に
設けられ、ゲートが上記入力信号に接続される電界効果
トランジスタで構成される請求項８記載の半導体集積回
路。 - 【請求項１１】上記入力用論理回路は、第１の入力信号
と第２の入力信号とを有し、そのゲートに該第１の入力
信号が入力される第１の電界効果トランジスタと、その
ゲートに該第２の入力信号が入力され、そのドレインが
該第１の電界効果トランジスタのドレインに接続され、
そのソースが該第１の電界効果トランジスタのソースに
接続される第２の電界効果トランジスタとで構成される
請求項７記載の半導体集積回路。 - 【請求項１２】上記入力用論理回路は、 第１の入力信号と第２の入力信号とを有し、そのゲート
に該第１の入力信号が入力される第１の電界効果トラン
ジスタと、そのゲートに該第２の入力信号が入力され、
そのドレインが該第１の電界効果トランジスタのドレイ
ンに接続され、そのソースが該第１の電界効果トランジ
スタのソースに接続される第２の電界効果トランジスタ
とで構成される請求項８記載の半導体集積回路。 - 【請求項１３】上記駆動回路は、ソース・ドレイン経路
が上記第３の結節点と上記第２の電位との間に設けら
れ、ゲートが上記制御信号に接続される電界効果トラン
ジスタで構成される請求項７記載の半導体集積回路。 - 【請求項１４】上記駆動回路は、ソース・ドレイン経路
が上記第３の結節点と上記第２の電位との間に設けら
れ、ゲートが上記制御信号に接続される電界効果トラン
ジスタで構成される請求項８記載の半導体集積回路。 - 【請求項１５】上記駆動回路は、その出力が上記第３の
結節点に接続されるインバータ回路で構成される請求項
７記載の半導体集積回路。 - 【請求項１６】上記駆動回路は、その出力が上記第３の
結節点に接続されるインバータ回路で構成される請求項
８記載の半導体集積回路。 - 【請求項１７】上記制御信号は、第１の制御信号と第２
の制御信号とを有し、 上記駆動回路は、そのゲートに該第１の制御信号が入力
される電界効果トランジスタと、そのゲートに該第２の
制御信号が入力される電界効果トランジスタが縦積み接
続され、 上記第１の電位と上記第１の結節点との間にソース・ド
レイン経路が設けられ、各々のゲートに該第１及び第２
の制御信号を受ける電界効果トランジスタが並列に設け
られ、 上記第１の電位と上記第２の結節点との間にソース・ド
レイン経路が設けられ、各々のゲートに該第１及び第２
の制御信号を受ける電界効果トランジスタが並列に設け
られて成る請求項７記載の半導体集積回路。 - 【請求項１８】上記制御信号は、第１の制御信号と第２
の制御信号とを有し、 上記駆動回路は、そのゲートに該第１の制御信号が入力
される電界効果トランジスタと、そのゲートに該第２の
制御信号が入力される電界効果トランジスタが縦積み接
続され、 上記第１の電位と上記第１の結節点との間にソース・ド
レイン経路が設けられ、各々のゲートに該第１及び第２
の制御信号を受ける電界効果トランジスタが並列に設け
られ、 上記第１の電位と上記第２の結節点との間にソース・ド
レイン経路が設けられ、各々のゲートに該第１及び第２
の制御信号を受ける電界効果トランジスタが並列に設け
られて成る請求項８記載の半導体集積回路。 - 【請求項１９】上記制御信号は、第１の制御信号と第２
の制御信号とを有し、 上記駆動回路は、該第１の制御信号と第２の制御信号と
を入力とし、その出力が上記第３の結節点に接続される
ＮＡＮＤ回路で構成され、 上記第１の電位と上記第１の結節点との間にソース・ド
レイン経路が設けられ、各々のゲートに該第１及び第２
の制御信号を受ける電界効果トランジスタが並列に設け
られ、 上記第１の電位と上記第２の結節点との間にソース・ド
レイン経路が設けられ、各々のゲートに該第１及び第２
の制御信号を受ける電界効果トランジスタが並列に設け
られて成る請求項７記載の半導体集積回路。 - 【請求項２０】上記制御信号は、第１の制御信号と第２
の制御信号とを有し、 上記駆動回路は、該第１の制御信号と第２の制御信号と
を入力とし、その出力が上記第３の結節点に接続される
ＮＡＮＤ回路で構成され、 上記第１の電位と上記第１の結節点との間にソース・ド
レイン経路が設けられ、各々のゲートに該第１及び第２
の制御信号を受ける電界効果トランジスタが並列に設け
られ、 上記第１の電位と上記第２の結節点との間にソース・ド
レイン経路が設けられ、各々のゲートに該第１及び第２
の制御信号を受ける電界効果トランジスタが並列に設け
られて成る請求項８記載の半導体集積回路。 - 【請求項２１】上記第１の結節点と上記入力用論理回路
との間にそのソース・ドレイン経路が形成され、そのゲ
ートが上記第２の結節点と接続される電界効果トランジ
スタと、 上記第２の結節点と上記参照用電界効果トラ
ンジスタとの間にそのソース・ドレイン経路が形成さ
れ、そのゲートが上記第１の結節点と接続される電界効
果トランジスタとを有する請求項７記載の半導体集積回
路。 - 【請求項２２】上記第１の結節点と上記入力用論理回路
との間にそのソース・ドレイン経路が形成され、そのゲ
ートが上記第２の結節点と接続される電界効果トランジ
スタと、 上記第２の結節点と上記参照用電界効果トラ
ンジスタとの間にそのソース・ドレイン経路が形成さ
れ、そのゲートが上記第１の結節点と接続される電界効
果トランジスタとを有する請求項８記載の半導体集積回
路。
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