JP2003068083A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 アクセス性能やサイクル性能に優れたワード
デコーダを用いて、半導体メモリやメモリ内蔵ＬＳＩの
動作性能の向上を図る。 【解決手段】 アドレスデコードを行う論理段１０およ
びワード線の駆動を行う出力段３０を備えたワードデコ
ーダにおいて、論理段１０として入力ＮＭＯＳＱＮ１〜
ＱＮＭを並列に接続してなるＳＣＬ回路を備えるととも
に、デコード信号の出力タイミングから所定遅延の後に
論理段１０から駆動段３０への信号パスを遮断するゲー
ト段２０と、出力回路３１，３２の出力ノードＮ５，Ｎ
６を所定のタイミングでリセット電位に変化させるリセ
ット用ＭＯＳ ＭＲ１，ＭＲ２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリの
高速化技術に関し、例えば汎用ＳＲＡＭ（StaticRandom
Memory）チップやオンチップのメモリとしてＳＲＡＭ
マクロセルを備えた半導体集積回路に適用して有用な技
術に関する。

【０００２】

【従来の技術】半導体メモリのワード線を選択するワー
ドデコーダとして、従来、図４に示すような回路を用い
たものがある。この回路は、コード信号ＩＮ１〜ＩＮ３
の論理和出力（負論理形式）を行う同期型ＣＭＯＳ論理
回路ＬＧ１と、インバータ回路ＩＮＶ１からなる駆動段
とを組み合せたものである。同期型ＣＭＯＳ論理回路Ｌ
Ｇ１は、プリチャージ用のＰチャネルＭＯＳＦＥＴ（以
下、ＰＭＯＳと称する）ＱＰ２０や、入力アドレスを表
すコード信号ＩＮ１〜ＩＮ３が入力されるＮチャネルＭ
ＯＳＦＥＴ（以下、ＮＭＯＳと称する）ＱＮ２１〜ＱＮ
２３、クロック信号ＣＫに同期して駆動電流を流すＮＭ
ＯＳ ＱＮ２０を縦積みして構成される。ＭＯＳ ＱＰ
２１は駆動段のノードをプリチャージするＰＭＯＳであ
る。

【０００３】

【発明が解決しようとする課題】近年、半導体集積回路
の更なる高速化が図られており、それに伴い、ＳＲＡＭ
等に備わるワードデコーダにおいても、そのアクセス性
能やサイクル性能の向上が求められている。しかしなが
ら、図４に示したようなＣＭＯＳ論理回路をデコード用
の論理回路に用いたワードデコーダでは、論理段にＮＭ
ＯＳが縦積みされた構成があるため、回路遅延が大き
く、上記要求を満たすことが難しい。

【０００４】この発明の目的は、従来のものと比較して
アクセス性能やサイクル性能に優れたワードデコーダを
用いて、半導体メモリやメモリ内蔵ＬＳＩ（大規模集積
回路）の動作性能の向上を図ることにある。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、半導体メモリのワード線を選択
するデコード回路と、選択されたワード線を駆動するワ
ード線駆動回路とを備えている半導体集積回路におい
て、上記デコード信号の出力タイミングから所定遅延時
間の後に上記デコード回路からワード線駆動回路への信
号パスを遮断するゲート手段と、該ゲート手段からワー
ド線までの信号パス上の所定のノードを所定のタイミン
グで所定の電位に変化させるリセット手段とを設けたも
のである。

【０００６】さらに、上記デコード回路は、第１電源電
位と第２電源電位との間に設けられ駆動電流を流す駆動
用トランジスタと、第１電源電位と駆動用トランジスタ
とを結ぶ２つの電流パス上にそれぞれ設けられ電流に応
じて各電流パス上の出力ノードの電圧を変化させる第１
負荷および第２負荷と、第１負荷と上記駆動用トランジ
スタとの間に並列に設けられた複数のスイッチトランジ
スタと、第２負荷と上記駆動用トランジスタとの間に設
けられ且つ上記第１負荷側の出力ノードが制御端子に接
続された参照用トランジスタとを有し、上記複数のスイ
ッチトランジスタの制御端子を入力端子とし上記第１負
荷側或いは第２負荷側の出力ノードを出力端子とする論
理回路を備えたものである。

【０００７】望ましくは、上記ワード線駆動回路を構成
するＣＭＯＳインバータのＰチャネル側とＮチャネル側
のＭＯＳＦＥＴの駆動力比が、ワード線を選択レベルに
移行させるときに駆動する側が非駆動側の２倍以上大き
くなるように設定すると良い。

【０００８】

【発明の実施の形態】以下、本発明の好適な実施例を図
１〜図３の図面に基づいて説明する。図１は、本発明を
適用して好適なワードデコーダの一部分を示す回路図、
図２は、図１の回路の動作を説明するタイムチャートで
ある。図２のタイムチャートは、２個目のクロック信号
ＣＫが入力されるときに対応するワード線ＷＬが選択さ
れる場合を示したものである。

【０００９】図１において、１０はアドレスのデコード
用に用いられる論理段、２０はワード線駆動信号のパル
ス幅を調整するゲート段、３０は論理段１０から入力さ
れる選択パルスに基づいてワード線を駆動する出力段、
４０はゲート段２０や出力段３０に論理段１０に入力さ
れるクロック信号ＣＫに遅延を与える遅延段である。こ
れらのうち、論理段１０、ゲート段２０および出力段３
０は、メモリセルアレイの各ワード線ＷＬ毎に設けられ
るもの、遅延段４０は、複数のワード線ＷＬで共通とさ
れるものである。

【００１０】論理段１０の入力端子には、アドレス信号
に基づくコード信号ＩＮ０〜ＩＮｍが入力される。コー
ド信号ＩＮ０〜ＩＮｍは複数ビットのアドレス信号のう
ち所定ビットの信号が反転されたもので、対応するワー
ド線ＷＬごとに反転されるビット位置が異なるように配
線されている。これによりアドレス信号に基づき複数本
のワード線うち１本のみが選択されるようになってい
る。この実施例の論理段１０は、入力される複数ビット
のコード信号ＩＮ０〜ＩＮｍが全てロウレベルの場合
に、クロックＣＫに同期して対応するワード線をハイレ
ベルから選択レベルであるロウレベルに変化させる。

【００１１】この論理段１０は、特開平１０−１５０３
５８号において開示されている同期型半導体論理回路
（Source Coupled Logic：ＳＣＬ回路と呼ぶ）と同一回
路形式が適用されている。ＳＣＬ回路は、例えば、２線
式論理の高速性を兼ね備えつつ、相補入力を必要としな
いため２線式論理につきものの複雑さや使い勝手の悪さ
がなく、さらに、入力ＮＭＯＳが並列に接続されるた
め、多入力であってもＮＭＯＳの積み重ね段数を増加さ
せることがないという利点を有する。従って、多入力と
なるワードドライバの論理段にこのようなＳＣＬ回路を
用いることで、ＣＭＯＳ論理回路やパストランジスタ論
理回路を用いた場合より高速なアクセス性能を得ること
が出来る。

【００１２】図１の論理段１０において、ＱＮＶはクロ
ック信号ＣＫに同期して駆動電流を流す駆動用トランジ
スタである駆動ＭＯＳ、ＱＮ０〜ＱＮＭは各ソースとド
レインとがそれぞれ共通に接続されコード信号ＩＮ０〜
ＩＮｍをゲートに受けるスイッチトランジスタである入
力ＭＯＳ、ＱＮＢは入力ＭＯＳ ＱＮ０〜ＱＮＭ側の出
力ノードＮ２の電位をゲートに受けて入力ＭＯＳ ＱＮ
０〜ＱＮＭの相補的な動作をする参照用トランジスタと
しての参照用ＮＭＯＳ、ＱＰ１，ＱＰ３はそれぞれ入力
ＭＯＳ ＱＮ０〜ＱＮＭと参照用ＮＭＯＳ ＱＮＢのダ
イナミック負荷となる第１および第２負荷としての負荷
ＭＯＳ、ＱＰ２，ＱＰ４は負荷ＭＯＳＱＰ１，ＱＰ３の
下側のノードＮ１，Ｎ２を駆動前にチャージするプリチ
ャージＰＭＯＳ、ＱＰ５は駆動ＭＯＳ ＱＮＶの上側の
ノードＮ３を駆動前に電源電圧Ｖｃｃチャージするプリ
チャージＰＭＯＳである。

【００１３】この論理段１０によれば、クロック信号Ｃ
Ｋがロウレベルのときには、プリチャージＰＭＯＳ Ｑ
Ｐ２，ＱＰ４，ＱＰ５がオン状態になって回路の各ノー
ドＮ１，Ｎ２，Ｎ３がハイレベル（Ｖｃｃ）にプリチャ
ージされる。次に、クロック信号ＣＫがハイレベルにな
ると、入力コード信号ＩＮ０〜ＩＮｍのうち１つでもハ
イレベルの信号があると、入力ＭＯＳ ＱＮ０〜ＱＮＭ
の上部ノードＮ２の電位が低下し、参照用ＮＭＯＳ Ｑ
ＮＢがオフ状態に、それに対応したダイレクト負荷ＰＭ
ＯＳ ＱＰ３がオン状態になり、それにより出力ノード
Ｎ１の電位はハイレベルのままとなる。一方、入力コー
ド信号ＩＮ０〜ＩＮｍが全てロウレベルであると、入力
ＭＯＳ ＱＮ０〜ＱＮＭの上部ノードＮ２の電位はハイ
レベルのままとなり、参照用ＮＭＯＳ ＱＮＢがオン状
態に、それに対応したダイレクト負荷ＰＭＯＳ ＱＰ３
がオフ状態になって、出力ノードＮ１の電位を急峻にロ
ウレベルに変化させる。

【００１４】例えば、図２の論理段１０の出力ＳＬ０に
示されるように、入力コード信号ＩＮ０〜ＩＮｍが全て
ロウレベルの状態で２番目のクロック信号ＣＫがハイレ
ベルになると、論理段１０の出力ＳＬ０は速やかにロウ
レベルに変化して、デコード信号としての選択信号Ｐ０
が出力される。その後、クロック信号ＣＫがロウレベル
になると選択信号Ｐ０は緩やかにハイレベルにリセット
される。

【００１５】ゲート段２０は、トランスファーゲートで
あるスイッチＮＭＯＳ ＭＴ１と、出力側のノードＮ４
のプリチャージを行うプリチャージＰＭＯＳ ＭＰ１と
から構成されている。このうちプリチャージＰＭＯＳ
ＭＰ１はリセット手段としても機能するものである。こ
れらＮＭＯＳ ＭＴ１とプリチャージＰＭＯＳ ＭＰ１
のゲート端子には、論理段１０に入力されるクロック信
号ＣＫを、遅延段４０で遅延Ｒ１（図２参照）だけ遅延
されたタイミング信号ＲＣＫが入力される。

【００１６】このような構成により、ゲート段２０は、
論理段１０のプリチャージ期間にスイッチＮＭＯＳ Ｍ
Ｔ１がオン、プリチャージＭＯＳ ＭＰ１がオフされて
ノードＮ４がノードＮ１と同一電位となるオープン状態
となり、論理段１０がアクティブ状態になってから所定
遅延Ｒ１の後（第１時間の経過後）にスイッチＮＭＯＳ
ＭＴ１がオフ、プリチャージＭＯＳ ＭＰ１がオンさ
れるクローズ状態となる。それにより、図２の出力ＳＬ
０とゲート段２０の出力ＳＬ１に示されるように、ロウ
レベルの選択信号Ｐ０がゲート段２０を通過した後、信
号のパルス幅が遅延段４０の遅延Ｒ１の幅でカットされ
る。ここで、トランスファーゲートは比較的遅延も小さ
く、ゲート段２０を通過した選択パルスＰ１の立下り時
間は論理段１０の出力時と同様に短いものとなる。

【００１７】また、クローズ状態となるタイミングと同
一のタイミングに、プリチャージＰＭＯＳ ＭＰ１によ
り出力側のプリチャージが開始される。それにより、ゲ
ート段２０を通過した選択パルスＰ１の立上り時に、ゲ
ート段２０の出力ノードがプリチャージＰＭＯＳ ＭＰ
１のチャージにより比較的高速に引き上げられるので、
選択パルスＰ１の立上り時間は短くなる。

【００１８】出力段３０は、図１に示すように、２段の
ＣＭＯＳインバータ３１，３２と、所定のタイミングに
インバータ３１，３２の出力ノードＮ５，Ｎ６をリセッ
ト状態に戻すリセット手段としてのリセット用ＭＯＳ
ＭＲ１，ＭＲ２と、これらリセット用ＭＯＳ ＭＲ１，
ＭＲ２の動作タイミングを、インバータ３１，３２の動
作タイミングに合わせるためにタイミング信号ＲＣＫに
遅延を与えるインバータ３３，３４等から構成される。

【００１９】１段目のＣＭＯＳインバータ３１は、構成
素子のＰＭＯＳとＮＭＯＳのゲート幅の比が１０：１〜
５：１（駆動力比で５：１〜５：２）に設定されてい
る。ゲート段２０を通過した選択パルスＰ１は、ロウレ
ベルの電位がスイッチＭＯＳＭＴ１のしきい値電圧Ｖｔ
ｈだけ低下せず、続くインバータ３１のＰＭＯＳのゲー
トを十分に駆動できないが、そのＰＭＯＳ側の駆動力が
ＮＭＯＳ側よりも２倍以上大きくなるように設定されて
いることで、ＰＭＯＳ側の駆動により出力ノードＮ５の
電位が速やかに押し上げられる。従って、インバータ３
１の出力波形を示す図２のＳＬ２のように、インバータ
３１により立上りが急峻な選択パルスＰ２が生成、出力
される。また、立上りが急峻になることからインバータ
３１の出力ＳＬ２の信号遅延は比較的小さくなる。

【００２０】リセット用ＭＯＳ ＭＲ１は、ＣＭＯＳイ
ンバータ３１のＮＭＯＳ側の駆動力を補うものである。
すなわち、ＣＭＯＳインバータ３１はＮＭＯＳ側の駆動
力が小さく設定されているので、ハイレベル信号が入力
した場合に出力ノードＮ５の電位を引き下げる力が小さ
いが、リセット用ＭＯＳ ＭＲ１が同時にオンすること
で、この出力ノードＮ５の引き下げが速やかに行われ
る。

【００２１】また、リセット用ＭＯＳ ＭＲ１のゲート
端子には、インバータ３３によりタイミング信号ＲＣＫ
にＣＭＯＳインバータ３１と同様の遅延が与えられたタ
イミング信号が入力される。従って、図２に示すよう
に、リセット用ＭＯＳ ＭＲ１がオンされるタイミング
Ｔ２と、前段の選択パルスＰ１の立上がりによりＣＭＯ
Ｓインバータ３１のＮＭＯＳがオンされるタイミングと
が揃えられる。それにより、インバータ３１から出力さ
れる選択パルスＰ２はその立下りも急峻になる。

【００２２】このリセット用ＭＯＳ ＭＲ１の駆動力
（Ｘｎ１）は、ＣＭＯＳインバータ３１のＮＭＯＳの駆
動力（Ｘｎ０）との合計（Ｘｎ０＋Ｘｎ１）が、ＣＭＯ
Ｓインバータ３１のＰＭＯＳの駆動力（Ｘｐ０）とつり
あうように、例えば（Ｘｎ０＋Ｘｎ１）：Ｘｐ０≒１：
１、のように設定されている。

【００２３】２段目のＣＭＯＳインバータ３２は、１段
目とは逆に、構成素子のＰＭＯＳとＮＭＯＳのゲート幅
比が例えば１：３〜１：２（駆動力比で１：６〜１：
４）に設定されている。このように、ＮＭＯＳ側の駆動
力を高めておくことで、インバータ３２にハイレベル信
号が入力された場合に、そのＮＭＯＳ側の駆動により出
力ノードＮ６の電位が速やかに引き下げられる。従っ
て、インバータ３２の出力波形を示す図２のＳＬ３のよ
うに、インバータ３２により立下りが急峻な選択パルス
Ｐ３が生成、出力される。また、立下りが急峻になるこ
とからインバータ３２の出力ＳＬ３の信号遅延も比較的
小さくなる。

【００２４】リセット用ＭＯＳ ＭＲ２は、ＣＭＯＳイ
ンバータ３２のＰＭＯＳ側の駆動力を補うものである。
すなわち、ＣＭＯＳインバータ３２はＰＭＯＳ側の駆動
力が小さく設定されているので、ロウレベルの信号が入
力されたときに出力ノードＮ６の電位を引き上げる力が
小さいが、ＣＭＯＳインバータ３２のＰＭＯＳとリセッ
ト用ＭＯＳ ＭＲ２が同時にオンすることで、その出力
ノードＮ６の引き上げが速やかに行われる。

【００２５】また、リセット用ＭＯＳ ＭＲ２のゲート
端子には、インバータ３３，３４によりタイミング信号
ＲＣＫにＣＭＯＳインバータ３１，３２と同様の遅延が
与えられたタイミング信号が入力される。従って、図２
に示すように、リセット用ＭＯＳ ＭＲ２がオンされる
タイミングＴ３と、前段の選択パルスＰ２の立下りによ
りＣＭＯＳインバータ３２のＰＭＯＳがオンされるタイ
ミングとが揃えられる。それにより、インバータ３２か
ら出力される選択パルスＰ３はその立上りも急峻にな
る。

【００２６】このリセット用ＭＯＳ ＭＲ２の駆動力
（Ｙｐ１）は、ＣＭＯＳインバータ３２のＰＭＯＳの駆
動力（Ｙｐ０）との合計（Ｙｐ０＋Ｙｐ１）が、ＣＭＯ
Ｓインバータ３２のＮＭＯＳの駆動力（Ｙｎ０）とつり
あうように、例えば（Ｙｐ０＋Ｙｐ１）：Ｙｎ０≒１：
１、のように設定されている。

【００２７】遅延段４０は、制御信号ＴＷにより遅延量
が可変な構成になっている。可変にする構成は、各々遅
延量が異なる複数の信号パスとこれらの信号パスに信号
を通過させる選択手段とからなる構成など、種々の公知
技術が適用できる。制御信号ＴＷは、例えば、同一の半
導体チップ上に設けられるヒューズ回路等から与えられ
るように構成しておいて、製造プロセスの最終工程で遅
延段４０の遅延量を適宜調整し、製品出荷時には固定と
されるものである。また、制御信号ＴＷをレジスタで生
成する構成として、当該半導体集積回路を用いたシステ
ムの電源投入時等に初期設定で変更できるように構成し
ても良い。

【００２８】図３は、上述の実施例のワードデコーダが
設けられたＳＲＡＭの構成図である。この図において、
１００は多数のＳＲＡＭセル１０１がマトリクス状に配
列されるとともに各ＳＲＡＭセル１０１に対応してワー
ド線ＷＬとビット線ＢＬとが交差するように配線された
メモリセルアレイ、１１０は入力アドレスＡＤに応じて
対応する１本のワード線ＷＬを選択し選択レベルに駆動
するワードデコーダ、１１１は入力アドレスＡＤをワー
ドデコーダ１１０に伝えるアドレスバッファ、書込みか
読出しかを示すライトイネーブル信号ＳＷＥなどのコマ
ンドを入力するコマンドバッファ、入力クロックＣＫや
コマンドデータから各ブロックにタイミング信号を供給
するタイミング生成部、１２０は一対の相補ビット線に
読み出された記憶信号を増幅して読み出すセンスアン
プ、１２１は読出しデータを出力する出力バッファ、１
２２は制御信号ＤＯＣに基づきインピーダンスを変化さ
せて書込みデータや読出しデータの入出力を行う入出力
回路、１３０はビット線を通じて選択されたメモリセル
１０１にデータを書き込むライトアンプ、１３１は書込
みデータを入力してライトアンプに出力する入力バッフ
ァ、１４０はワード線の選択パルスのパルス幅を決定す
る制御信号ＴＷを生成するヒューズ回路である。

【００２９】上記構成のＳＲＡＭにおいて、ワードデコ
ーダ１１０の各ワード線毎に設けられる論理回路および
ワード線駆動回路として、図１の論理段１０、ゲート段
および出力段３０がワード線ＷＬの数だけ並んで設けら
れている。

【００３０】以上のように、この実施例に係るＳＲＡＭ
のワードデコーダによれば、デコード用の論理回路とし
て動作速度が高速なＳＣＬ回路を用いているので、ＮＭ
ＯＳ等が多段に縦積みされるＣＭＯＳ論理回路や、パス
トランジスタを組み合せてなるパストランジスタ論理回
路を用いたものに比べて、アクセス性能の向上が図れ
る。さらに、ＳＣＬ回路は入力が多入力になっても入力
ＮＭＯＳの数が並列に増すだけであり、高速性は損なわ
れないので、メモリセルアレイのワード構成の変更に対
して性能劣化なく柔軟に対応することが可能であり、例
えば、ＳＲＡＭを内蔵するＡＳＩＣ（Application Spec
ific IC）を設計する際などに、ＳＲＡＭのワード構成
に拘わらず同一構成のワードドライバを適用できるの
で、設計工数の大幅な削減を図ることが出来る。

【００３１】また、遅延段４０とゲート段２０並びに出
力段３０の構成により、パルス幅が小さく立上り時間と
立下り時間も短い選択パルスが生成可能なので、ワード
線ＷＬの駆動に係るサイクル時間を短くすることが可能
であり、延いてはＳＲＡＭのサイクル性能の向上を図る
ことが出来る。また、遅延段４０の遅延量が可変になっ
ているので、ワード線ＷＬの選択パルスのパルス幅を調
整する際に、遅延段４０へ出力される制御信号ＴＷの変
更のみで対応できる。

【００３２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、出
力段に設けられるインバータの段数は１段にしても良い
し、３段以上設けて各段の出力ノードに同様のリセット
用ＭＯＳを付加するように構成しても良い。また、論理
段の後段に設けられるゲート段としては、例えば、クロ
ックドインバータのようなトライステートを用いても良
いし、さらに駆動力を有するトライステートに後段の出
力段としての機能も負担させようにしても良い。

【００３３】また、入力コード信号ＩＮ０〜ＩＮｍを１
ビット増やし、この１ビット増加した分の入力コード信
号ＩＮｍ＋１をワードデコーダの入力クロックＣＫとし
てもよい。入力クロックＣＫを入力コード信号ＩＮｍ＋
１に置き換えることにより、論理段１０でコード信号を
受けるＮＭＯＳを増加することなくデコードする信号数
を増やすことができ、また、クロック信号の生成回路を
削減できる。さらに、ＲＡＭ内で動作するワードデコー
ダ数を半減でき、消費電力低減の効果が得られる。

【００３４】また、論理段に適用したＳＣＬ回路も、特
開平１０−１５０３５８号公報にあるように様々な変形
が可能であるし、また、論理段として、その他のＣＭＯ
Ｓ論理回路やパストランジスタ論理回路を用いた場合で
も、後段のゲート手段や論理段のリセット手段により、
サイクル性能の向上などの効果が得られる。

【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍについて説明したがこの発明はそれに限定されるもの
でなく、汎用の半導体メモリあるいはメモリを内蔵した
半導体集積回路に広く利用することができる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、ワード線
の選択駆動を高速に且つ選択パルスを短く出来ることか
ら、半導体メモリのアクセス性能やサイクル性能の向上
が図られ、延いては、メモリ内蔵の半導体集積回路をよ
り高速動作可能にすることが出来るという効果がある。

【００３７】また、ＳＣＬ回路をワードデコーダのデコ
ード用の論理回路として用いることで、ワード構成の異
なるメモリセルアレイに対しても性能劣化なく、同様の
論理構成のまま対応することが出来るという効果があ
る。また、ワードデコーダへの入力クロックＣＫを、入
力コード信号に置き換えることで、ゲート数の削減、多
入力デコード、低消費電力化が実現できる。

【図面の簡単な説明】

【図１】本発明の実施例に係るワードデコーダの一部分
を示した回路図である。

【図２】図１のワードデコーダの回路動作を説明するタ
イムチャートである。

【図３】実施例のＳＲＡＭマクロの構成を示すブロック
図である。

【図４】従来のワードデコーダの一部分を示した回路図
である。

【符号の説明】

１０ 論理段 ２０ ゲート段 ３０ 出力段 ３１，３２ ＣＭＯＳインバータ ３３，３４ 遅延用のインバータ ４０ 遅延段 １１０ ワードデコーダ １１１ アドレスバッファ ＱＰ１，ＱＰ４ 負荷ＭＯＳ ＱＮ０〜ＱＮＭ 入力ＭＯＳ ＱＮＢ 参照用ＭＯＳ ＱＮＶ 駆動ＭＯＳ ＭＴ１ スイッチＮＭＯＳ（トランスファーゲート） ＭＰ１ プリチャージＰＭＯＳ ＭＲ１，ＭＲ２ リセット用ＭＯＳ ＷＬ ワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 日下田 恵一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 鈴木 武史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 金谷 一男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B015 HH01 JJ21 KA23 KB44 QQ03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルがマトリクス状に配列
   されるとともに、各メモリセルが接続される複数のワー
   ド線と複数のビット線とが交差するように形成されてい
   るメモリアレイと、アドレス信号に基づき対応したワー
   ド線を選択するデコード回路と、アドレスのデコード信
   号に基づき選択されたワード線を駆動するワード線駆動
   回路とを備えている半導体集積回路において、 上記デコード信号の出力タイミングから第１時間経過後
   に上記デコード回路からワード線駆動回路への信号パス
   を遮断するゲート手段と、該ゲート手段からワード線ま
   での信号パス上のノードの電位を変化させるリセット手
   段とが設けられていることを特徴とする半導体集積回
   路。
2. 【請求項２】 上記デコード回路は、第１電源電位と第
   ２電源電位との間に設けられ駆動電流を流す駆動用トラ
   ンジスタと、第１電源電位と駆動用トランジスタとを結
   ぶ２つの電流パス上にそれぞれ設けられ電流に応じて各
   電流パス上の出力ノードの電圧を変化させる第１負荷お
   よび第２負荷と、第１負荷と上記駆動用トランジスタと
   の間に並列に設けられた複数のスイッチトランジスタ
   と、第２負荷と上記駆動用トランジスタとの間に設けら
   れ且つ上記第１負荷側の上記出力ノードが制御端子に接
   続された参照用トランジスタとを有し、上記複数のスイ
   ッチトランジスタの制御端子を入力端子とし上記第１負
   荷側の出力ノード或いは第２負荷側の出力ノードを出力
   端子とする論理回路を備えていることを特徴とする請求
   項１記載の半導体集積回路。
3. 【請求項３】 上記ゲート手段は、ゲート端子に制御信
   号を受けてソース・ドレイン間に信号を伝送するＭＯＳ
   ＦＥＴからなるトランスファーゲートと、ゲート端子が
   上記トランスファーゲートと共通に接続され、このトラ
   ンスファーゲートの出力側のノードをリセット電位にチ
   ャージするプリチャージ用ＭＯＳＦＥＴとを有すること
   を特徴とする請求項１又は２に記載の半導体集積回路。
4. 【請求項４】 上記ワード線駆動回路にはワード線を駆
   動する出力回路と、該出力回路の出力ノードをリセット
   電位にチャージするリセット用ＭＯＳＦＥＴとを有し、 上記リセット用ＭＯＳＦＥＴは、上記ゲート手段の遮断
   から当該ゲート手段より上記出力ノードまで伝送される
   信号の遅延時間だけ遅延されたタイミングで、オン状態
   にされるように構成されていることを特徴とする請求項
   １〜３の何れかに記載の半導体集積回路。
5. 【請求項５】 上記出力回路はＣＭＯＳインバータであ
   り、これらＣＭＯＳインバータのＰチャネル側とＮチャ
   ネル側のＭＯＳＦＥＴの駆動力比が、ワード線を選択レ
   ベルに移行させるときに駆動する側が非駆動側の２倍以
   上大きくなるように設定されていることを特徴とする請
   求項４に記載の半導体集積回路。