JP3420141B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 76
- 239000000872 buffer Substances 0.000 claims description 24
- 238000001514 detection method Methods 0.000 claims description 22
- 230000003139 buffering effect Effects 0.000 claims description 7
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 21
- 230000007704 transition Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 102100034033 Alpha-adducin Human genes 0.000 description 4
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 4
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100434216 Physarum polycephalum ARDC gene Proteins 0.000 description 1
- 201000002486 asphyxiating thoracic dystrophy 2 Diseases 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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Description
【０００１】
【発明の属する技術分野】本発明は低電圧電源で高速動
作しなお且つ消費電流の低い半導体装置に関し、特に、
スタンバイ電流の小さなＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）などに好適な半導体装置に関
するものである。
作しなお且つ消費電流の低い半導体装置に関し、特に、
スタンバイ電流の小さなＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）などに好適な半導体装置に関
するものである。
【０００２】
【従来の技術】近時、ＬＳＩ（大規模集積回路）などの
論理回路を低電圧電源で動作させるのが時代の趨勢とな
ってきている。その理由として、論理回路を構成するト
ランジスタ（以後「Ｔｒ」と略記することがある）を微
細化すると耐圧が低下するため、必然的に動作電圧を下
げねばならないことが挙げられる。また、近年普及の著
しい携帯情報機器へＬＳＩを搭載するには、バッテリ駆
動可能なことが必須となっており、それには低電圧動作
させて低消費電力化を図る必要がある。
論理回路を低電圧電源で動作させるのが時代の趨勢とな
ってきている。その理由として、論理回路を構成するト
ランジスタ（以後「Ｔｒ」と略記することがある）を微
細化すると耐圧が低下するため、必然的に動作電圧を下
げねばならないことが挙げられる。また、近年普及の著
しい携帯情報機器へＬＳＩを搭載するには、バッテリ駆
動可能なことが必須となっており、それには低電圧動作
させて低消費電力化を図る必要がある。
【０００３】しかし、ＬＳＩを高速動作させる要求は以
前にも増して存在するため、低電圧動作させる代わりに
動作速度が低下して良いというわけではない。トランジ
スタを低電圧電源で動作させつつ高速動作を可能とする
には、トランジスタの閾値電圧（以後「Ｖｔ」と略記す
ることがある）を低くして遅延量を小さくすれば良い。
こうしたことから、従来の半導体装置には高速化を図る
必要のあるパス上の回路全てを閾値電圧の低いトランジ
スタで構成したものがある（以下「従来例１」とい
う）。
前にも増して存在するため、低電圧動作させる代わりに
動作速度が低下して良いというわけではない。トランジ
スタを低電圧電源で動作させつつ高速動作を可能とする
には、トランジスタの閾値電圧（以後「Ｖｔ」と略記す
ることがある）を低くして遅延量を小さくすれば良い。
こうしたことから、従来の半導体装置には高速化を図る
必要のあるパス上の回路全てを閾値電圧の低いトランジ
スタで構成したものがある（以下「従来例１」とい
う）。
【０００４】
【発明が解決しようとする課題】ところが、高速動作さ
せるために閾値電圧を下げてゆくとトランジスタが十分
カットオフできなくなり、ゲート−ソース間電圧を
“０”にしてバイアスの無い状態にしても、「サブスレ
ッショルド電流」と呼ばれるリーク電流がトランジスタ
へ流れるようになる。こうしたサブスレッショルド電流
は、低消費電力なＳＲＡＭに代表されるようにトランジ
スタ数が多くかつスタンバイ電流が極めて小さい製品で
は無視できないほど大きい。しかし、リーク電流を小さ
くするためにトランジスタの閾値電圧を上げると今度は
遅延量が増大して高速化を図ることができなくなる。こ
のように、半導体装置を低電圧電源で低消費電流かつ高
速に動作させるためには、トランジスタの閾値電圧を低
下させることとリーク電流を小さくすることという相反
する要求を満たす必要がある。
せるために閾値電圧を下げてゆくとトランジスタが十分
カットオフできなくなり、ゲート−ソース間電圧を
“０”にしてバイアスの無い状態にしても、「サブスレ
ッショルド電流」と呼ばれるリーク電流がトランジスタ
へ流れるようになる。こうしたサブスレッショルド電流
は、低消費電力なＳＲＡＭに代表されるようにトランジ
スタ数が多くかつスタンバイ電流が極めて小さい製品で
は無視できないほど大きい。しかし、リーク電流を小さ
くするためにトランジスタの閾値電圧を上げると今度は
遅延量が増大して高速化を図ることができなくなる。こ
のように、半導体装置を低電圧電源で低消費電流かつ高
速に動作させるためには、トランジスタの閾値電圧を低
下させることとリーク電流を小さくすることという相反
する要求を満たす必要がある。
【０００５】サブスレッショルド電流による影響をなく
した半導体装置としては、図１０に示すような従来例１
に改良を加えた構成のものが考えられている（以下「従
来例２」という）。この従来例２の半導体装置は、特開
平６−２０８７９０号公報に開示されている技術思想に
基づいて、縦続接続された４段のインバータを実現した
ものである。そして、従来例２の半導体装置では、論理
回路を動作させないスタンバイ状態（待機状態）でオン
状態となるトランジスタの閾値電圧だけを低くしてい
る。なお、図示した適用例ではスタンバイ状態における
入力ノードＡの電位が“Ｌ”レベルであることを想定し
た構成になっている。
した半導体装置としては、図１０に示すような従来例１
に改良を加えた構成のものが考えられている（以下「従
来例２」という）。この従来例２の半導体装置は、特開
平６−２０８７９０号公報に開示されている技術思想に
基づいて、縦続接続された４段のインバータを実現した
ものである。そして、従来例２の半導体装置では、論理
回路を動作させないスタンバイ状態（待機状態）でオン
状態となるトランジスタの閾値電圧だけを低くしてい
る。なお、図示した適用例ではスタンバイ状態における
入力ノードＡの電位が“Ｌ”レベルであることを想定し
た構成になっている。
【０００６】さらに詳述すると、入力ノードＡに接続さ
れた初段のインバータを構成するトランジスタのうち、
ｐ形（ｐチャネル）のトランジスタ（ＭＯＳＦＥＴ；金
属酸化物電界効果）Ｑ１０１は閾値電圧の低い低Ｖｔの
トランジスタであるのに対し、ｎ形（ｎチャネル）のＴ
ｒＱ１０２は閾値電圧が高い高Ｖｔトランジスタであ
る。なお、ここで言う「高Ｖｔ」とはＴｒＱ１０１に比
べて閾値電圧が高いことを意味しており、特に閾値電圧
を高めたトランジスタということではない。したがっ
て、サブスレッショルド電流を遮断できるのであれば、
閾値電圧を変更していないノーマルＶｔのトランジスタ
を用いてＴｒＱ１０２を構成するようにしても良い。ま
た、トランジスタのｎ形／ｐ形の別は図示から明らかで
あるため、これ以後の説明において個々に言及すること
はしない。
れた初段のインバータを構成するトランジスタのうち、
ｐ形（ｐチャネル）のトランジスタ（ＭＯＳＦＥＴ；金
属酸化物電界効果）Ｑ１０１は閾値電圧の低い低Ｖｔの
トランジスタであるのに対し、ｎ形（ｎチャネル）のＴ
ｒＱ１０２は閾値電圧が高い高Ｖｔトランジスタであ
る。なお、ここで言う「高Ｖｔ」とはＴｒＱ１０１に比
べて閾値電圧が高いことを意味しており、特に閾値電圧
を高めたトランジスタということではない。したがっ
て、サブスレッショルド電流を遮断できるのであれば、
閾値電圧を変更していないノーマルＶｔのトランジスタ
を用いてＴｒＱ１０２を構成するようにしても良い。ま
た、トランジスタのｎ形／ｐ形の別は図示から明らかで
あるため、これ以後の説明において個々に言及すること
はしない。
【０００７】ＴｒＱ１０３〜ＴｒＱ１０８もＴｒＱ１０
１，ＴｒＱ１０２と同様であるが、２段目および最終段
のインバータではＴｒＱ１０３，ＴｒＱ１０７が高Ｖｔ
のトランジスタであってＴｒＱ１０４，ＴｒＱ１０８が
低Ｖｔのトランジスタである。ここで、図１０ではスタ
ンバイ状態におけるノードＡ，Ａ１，Ａ２，Ａ３の電位
がそれぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”レベルであ
る。つまり、スタンバイ状態でカットオフするトランジ
スタはＴｒＱ１０２，ＴｒＱ１０３，ＴｒＱ１０６，Ｔ
ｒＱ１０７であるが、これらは何れも高Ｖｔのトランジ
スタであるためサブスレッショルド電流は小さい。した
がって、従来例１のようにスタンバイ時におけるリーク
電流が問題となることはない。
１，ＴｒＱ１０２と同様であるが、２段目および最終段
のインバータではＴｒＱ１０３，ＴｒＱ１０７が高Ｖｔ
のトランジスタであってＴｒＱ１０４，ＴｒＱ１０８が
低Ｖｔのトランジスタである。ここで、図１０ではスタ
ンバイ状態におけるノードＡ，Ａ１，Ａ２，Ａ３の電位
がそれぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”レベルであ
る。つまり、スタンバイ状態でカットオフするトランジ
スタはＴｒＱ１０２，ＴｒＱ１０３，ＴｒＱ１０６，Ｔ
ｒＱ１０７であるが、これらは何れも高Ｖｔのトランジ
スタであるためサブスレッショルド電流は小さい。した
がって、従来例１のようにスタンバイ時におけるリーク
電流が問題となることはない。
【０００８】しかしながら従来例２には次のような問題
がある。すなわち、半導体装置が内部の論理回路を動作
させるためのアクティブ状態にある場合、ＴｒＱ１０
１，ＴｒＱ１０４，ＴｒＱ１０５，ＴｒＱ１０８は従来
例１と同様に低Ｖｔであるため高速動作が可能である。
したがって、入力ノードＡへの入力信号が立ち下がるケ
ースでは低ＶｔのＴｒＱ１０１がオンするため、ノード
Ａ１の電位は高速に変化することになる。しかるに、ノ
ードＡへの入力信号が立ち上がるケースでは高ＶｔのＴ
ｒＱ１０２がオンする。高Ｖｔのトランジスタはゲート
容量が低Ｖｔのトランジスタに比べて大きいため、ノー
ドＡ１の電位は立ち下がり時に比べて低速に変化するこ
とになる。
がある。すなわち、半導体装置が内部の論理回路を動作
させるためのアクティブ状態にある場合、ＴｒＱ１０
１，ＴｒＱ１０４，ＴｒＱ１０５，ＴｒＱ１０８は従来
例１と同様に低Ｖｔであるため高速動作が可能である。
したがって、入力ノードＡへの入力信号が立ち下がるケ
ースでは低ＶｔのＴｒＱ１０１がオンするため、ノード
Ａ１の電位は高速に変化することになる。しかるに、ノ
ードＡへの入力信号が立ち上がるケースでは高ＶｔのＴ
ｒＱ１０２がオンする。高Ｖｔのトランジスタはゲート
容量が低Ｖｔのトランジスタに比べて大きいため、ノー
ドＡ１の電位は立ち下がり時に比べて低速に変化するこ
とになる。
【０００９】こうしたことから、上記特開平６−２０８
７９０号公報では、高Ｖｔのトランジスタについてその
チャネル幅を広くすることで、入力ノードＡに入力され
る信号が立ち上がったときにもノードＡ１の電位が高速
に変化するようにしている。しかしながら、チャネル幅
を広くするにはそれだけトランジスタのサイズを大きく
しなければならず、従来例２のような構成では半導体装
置のチップサイズが増大してしまうことになる。
７９０号公報では、高Ｖｔのトランジスタについてその
チャネル幅を広くすることで、入力ノードＡに入力され
る信号が立ち上がったときにもノードＡ１の電位が高速
に変化するようにしている。しかしながら、チャネル幅
を広くするにはそれだけトランジスタのサイズを大きく
しなければならず、従来例２のような構成では半導体装
置のチップサイズが増大してしまうことになる。
【００１０】また、従来例１について指摘したサブスレ
ッショルド電流による影響をなくすために図１１に示す
ような半導体装置も考えられている（以下「従来例３」
という）。この従来例３の半導体装置は、特開平８−２
２８１４５号公報に開示されている技術を従来例２と同
じく４段のインバータへ適用した構成例である。同図で
は、入力ノードＡ〜出力ノードＢまでの高速化すべきパ
ス上にある論理回路のトランジスタを全て低Ｖｔのトラ
ンジスタで構成している。つまりこの点では従来例１と
同じであって、図１０に示した高ＶｔのＴｒＱ１０２，
ＴｒＱ１０３，ＴｒＱ１０６，ＴｒＱ１０７に代えて図
１１では低ＶｔのＴｒＱ１１２，ＴｒＱ１１３，ＴｒＱ
１１６，ＴｒＱ１１７を用いている。
ッショルド電流による影響をなくすために図１１に示す
ような半導体装置も考えられている（以下「従来例３」
という）。この従来例３の半導体装置は、特開平８−２
２８１４５号公報に開示されている技術を従来例２と同
じく４段のインバータへ適用した構成例である。同図で
は、入力ノードＡ〜出力ノードＢまでの高速化すべきパ
ス上にある論理回路のトランジスタを全て低Ｖｔのトラ
ンジスタで構成している。つまりこの点では従来例１と
同じであって、図１０に示した高ＶｔのＴｒＱ１０２，
ＴｒＱ１０３，ＴｒＱ１０６，ＴｒＱ１０７に代えて図
１１では低ＶｔのＴｒＱ１１２，ＴｒＱ１１３，ＴｒＱ
１１６，ＴｒＱ１１７を用いている。
【００１１】このほか、図１１では高ＶｔのＴｒＱ１２
０，ＴｒＱ１２１を設けてある。このうち、ＴｒＱ１２
０は電源電位とＴｒＱ１０１等のソース端子との間に挿
入されており、ゲート端子に接続されたチップ選択信号
／ＣＳでそのオンオフが制御される。また、ＴｒＱ１２
１は接地電位とＴｒＱ１１２等のソース端子との間に挿
入されており、ゲート端子に接続されたチップ選択信号
ＣＳでそのオンオフが制御される。なお、チップ選択信
号ＣＳは図示した半導体装置がアクティブ状態にあると
きに“Ｈ”レベルに設定され、スタンバイ状態にあると
きに“Ｌ”レベルに設定される。ちなみに、信号名の先
頭に付与された記号“／”は反転信号を意味しており、
チップ選択信号／ＣＳはチップ選択信号ＣＳの反転信号
である。
０，ＴｒＱ１２１を設けてある。このうち、ＴｒＱ１２
０は電源電位とＴｒＱ１０１等のソース端子との間に挿
入されており、ゲート端子に接続されたチップ選択信号
／ＣＳでそのオンオフが制御される。また、ＴｒＱ１２
１は接地電位とＴｒＱ１１２等のソース端子との間に挿
入されており、ゲート端子に接続されたチップ選択信号
ＣＳでそのオンオフが制御される。なお、チップ選択信
号ＣＳは図示した半導体装置がアクティブ状態にあると
きに“Ｈ”レベルに設定され、スタンバイ状態にあると
きに“Ｌ”レベルに設定される。ちなみに、信号名の先
頭に付与された記号“／”は反転信号を意味しており、
チップ選択信号／ＣＳはチップ選択信号ＣＳの反転信号
である。
【００１２】図１１に示す半導体装置がスタンバイ状態
になってチップ選択信号ＣＳ，／ＣＳがそれぞれ
“Ｌ”，“Ｈ”レベルになると、ＴｒＱ１２０，ＴｒＱ
１２１が何れもカットオフされる。このため、インバー
タを構成している低Ｖｔのトランジスタに流れるサブス
レッショルド電流がこれら高Ｖｔのトランジスタで阻止
される。一方、半導体装置がアクティブ状態となるとチ
ップ選択信号ＣＳ，／ＣＳがそれぞれ“Ｈ”，“Ｌ”レ
ベルとなってＴｒＱ１２０，ＴｒＱ１２１が何れもオン
状態となるが、この場合にはサブスレッショルド電流が
動作電流に比べて無視できるほど小さく問題はない。な
おこれ以後の説明では、サブスレッショルド電流を遮断
するＴｒＱ１２０，ＴｒＱ１２１のようなトランジスタ
を「パワーカット用トランジスタ」と呼ぶことがある。
になってチップ選択信号ＣＳ，／ＣＳがそれぞれ
“Ｌ”，“Ｈ”レベルになると、ＴｒＱ１２０，ＴｒＱ
１２１が何れもカットオフされる。このため、インバー
タを構成している低Ｖｔのトランジスタに流れるサブス
レッショルド電流がこれら高Ｖｔのトランジスタで阻止
される。一方、半導体装置がアクティブ状態となるとチ
ップ選択信号ＣＳ，／ＣＳがそれぞれ“Ｈ”，“Ｌ”レ
ベルとなってＴｒＱ１２０，ＴｒＱ１２１が何れもオン
状態となるが、この場合にはサブスレッショルド電流が
動作電流に比べて無視できるほど小さく問題はない。な
おこれ以後の説明では、サブスレッショルド電流を遮断
するＴｒＱ１２０，ＴｒＱ１２１のようなトランジスタ
を「パワーカット用トランジスタ」と呼ぶことがある。
【００１３】しかしながら従来例３の半導体装置にも次
のような問題がある。すなわち、従来例３の回路構成で
は、スタンバイ状態となったときにＴｒＱ１１７，Ｔｒ
Ｑ１０８から出力ノードＢへの電位供給が断たれてハイ
インピーダンス状態となるため、半導体装置の出力電位
が不確定になってしまう。したがって、従来例３の半導
体装置で出力ノードＢの電位を安定化させるには、出力
ノードＢの先にラッチやフリップフロップ等の保持手段
を設けてアクティブ状態からスタンバイ状態に移行する
直前の状態を保持するように構成しなければならない。
このように、従来例３の半導体装置では回路構成が複雑
化してチップサイズが増大するといった不都合がある。
のような問題がある。すなわち、従来例３の回路構成で
は、スタンバイ状態となったときにＴｒＱ１１７，Ｔｒ
Ｑ１０８から出力ノードＢへの電位供給が断たれてハイ
インピーダンス状態となるため、半導体装置の出力電位
が不確定になってしまう。したがって、従来例３の半導
体装置で出力ノードＢの電位を安定化させるには、出力
ノードＢの先にラッチやフリップフロップ等の保持手段
を設けてアクティブ状態からスタンバイ状態に移行する
直前の状態を保持するように構成しなければならない。
このように、従来例３の半導体装置では回路構成が複雑
化してチップサイズが増大するといった不都合がある。
【００１４】こうした問題を解決した半導体装置として
図１２に示したものが考えられている（以下「従来例
４」という）。これは、上記特開平６−２０８７９０号
公報や、１９９３年ＶＬＳＩシンポジウム論文予稿集，
pp.47-48，“SWITCHED-SOURCE-IMPEDANCE CMOS CIRCUIT
FOR LOW STANDBY SUBTHRESHOLD CURRENT GIGA-SCALE L
SI'S”，Masashi Horiguchi et.al. および 同論文の p
p.83-84，“Stand-by/Active Mode Logic for Sub-1 V
1G/4Gb DRAMs”，Daisaburo Takashima et.al.などに開
示されている半導体装置である。
図１２に示したものが考えられている（以下「従来例
４」という）。これは、上記特開平６−２０８７９０号
公報や、１９９３年ＶＬＳＩシンポジウム論文予稿集，
pp.47-48，“SWITCHED-SOURCE-IMPEDANCE CMOS CIRCUIT
FOR LOW STANDBY SUBTHRESHOLD CURRENT GIGA-SCALE L
SI'S”，Masashi Horiguchi et.al. および 同論文の p
p.83-84，“Stand-by/Active Mode Logic for Sub-1 V
1G/4Gb DRAMs”，Daisaburo Takashima et.al.などに開
示されている半導体装置である。
【００１５】ここで、図１２が図１１と相違している点
は次の通りである。すなわち、図１２では各インバータ
を構成するｎ形／ｐ形のトランジスタのうち、スタンバ
イ状態でカットオフする何れか一方のトランジスタだけ
をＴｒＱ１２０またはＴｒＱ１２１に接続している。こ
れによって、スタンバイ状態で問題となるサブスレッシ
ョルド電流がこれらトランジスタに流れないようにして
いる。ここで、図１２でもスタンバイ状態における入力
ノードＡの電位は“Ｌ”レベルであることを想定してい
る。つまり、スタンバイ状態ではＴｒＱ１１２，ＴｒＱ
１１３，ＴｒＱ１１６，ＴｒＱ１１７のみがカットオフ
される。
は次の通りである。すなわち、図１２では各インバータ
を構成するｎ形／ｐ形のトランジスタのうち、スタンバ
イ状態でカットオフする何れか一方のトランジスタだけ
をＴｒＱ１２０またはＴｒＱ１２１に接続している。こ
れによって、スタンバイ状態で問題となるサブスレッシ
ョルド電流がこれらトランジスタに流れないようにして
いる。ここで、図１２でもスタンバイ状態における入力
ノードＡの電位は“Ｌ”レベルであることを想定してい
る。つまり、スタンバイ状態ではＴｒＱ１１２，ＴｒＱ
１１３，ＴｒＱ１１６，ＴｒＱ１１７のみがカットオフ
される。
【００１６】このため、図１２ではＴｒＱ１０１，１０
５のソース端子をＴｒＱ１２０のソース端子に接続する
代わりに電源電位へ直接接続している。また、同図では
ＴｒＱ１０４，１０８のソース端子をＴｒＱ１２１のド
レイン端子に接続する代わりに接地電位へ直接接続して
いる。こうすることで、スタンバイ状態になっても、オ
ン状態となったＴｒＱ１０１，ＴｒＱ１０４，ＴｒＱ１
０５，ＴｒＱ１０８からそれぞれ“Ｈ”，“Ｌ”，
“Ｈ”，“Ｌ”レベルがノードＡ１，Ａ２，Ａ３，Ｂへ
供給され続けることになる。このように、従来例４では
スタンバイ状態でも出力ノードＢの電位が不確定とはな
らず、従来例３のように出力ノードＢの先に保持手段を
設ける必要がなくなる。
５のソース端子をＴｒＱ１２０のソース端子に接続する
代わりに電源電位へ直接接続している。また、同図では
ＴｒＱ１０４，１０８のソース端子をＴｒＱ１２１のド
レイン端子に接続する代わりに接地電位へ直接接続して
いる。こうすることで、スタンバイ状態になっても、オ
ン状態となったＴｒＱ１０１，ＴｒＱ１０４，ＴｒＱ１
０５，ＴｒＱ１０８からそれぞれ“Ｈ”，“Ｌ”，
“Ｈ”，“Ｌ”レベルがノードＡ１，Ａ２，Ａ３，Ｂへ
供給され続けることになる。このように、従来例４では
スタンバイ状態でも出力ノードＢの電位が不確定とはな
らず、従来例３のように出力ノードＢの先に保持手段を
設ける必要がなくなる。
【００１７】ところが、従来例４の半導体装置も次に述
べるような問題点を抱えている。つまり、従来例４の構
成では半導体装置に入力される信号が持っている周波数
によって遅延時間が異なってきてしまうのである。具体
的には、入力ノードＡへ周波数の低い信号が入力された
場合に比べて、周波数の高い信号（以下「ショートパル
ス」という場合がある）が入力されるほど入力ノードＡ
から出力ノードＢまでの遅延時間が増大してしまうとい
う問題がある。そこで以下この点についてさらに詳述す
る。
べるような問題点を抱えている。つまり、従来例４の構
成では半導体装置に入力される信号が持っている周波数
によって遅延時間が異なってきてしまうのである。具体
的には、入力ノードＡへ周波数の低い信号が入力された
場合に比べて、周波数の高い信号（以下「ショートパル
ス」という場合がある）が入力されるほど入力ノードＡ
から出力ノードＢまでの遅延時間が増大してしまうとい
う問題がある。そこで以下この点についてさらに詳述す
る。
【００１８】いま、入力ノードＡへの入力信号が持って
いる周期を時間Ｔcycle とし、この入力信号が出力ノー
ドＢから出力されるまでの伝搬遅延時間を図１３に示す
ように時間Ｔｐｄとする。なお、同図において符号Ｖ
Ａ，ＶＢはそれぞれ入力ノードＡ，出力ノードＢにおけ
る電位であり、符号ＩｎはＴｒＱ１２０に流れる電流の
電流値である。このとき、時刻ｔ１０１〜ｔ１０３で示
すように、低周波数の信号として周期Ｔｌ（＝Ｔcycle
）≧時間Ｔｐｄを満足する信号が入力されたとする。
いる周期を時間Ｔcycle とし、この入力信号が出力ノー
ドＢから出力されるまでの伝搬遅延時間を図１３に示す
ように時間Ｔｐｄとする。なお、同図において符号Ｖ
Ａ，ＶＢはそれぞれ入力ノードＡ，出力ノードＢにおけ
る電位であり、符号ＩｎはＴｒＱ１２０に流れる電流の
電流値である。このとき、時刻ｔ１０１〜ｔ１０３で示
すように、低周波数の信号として周期Ｔｌ（＝Ｔcycle
）≧時間Ｔｐｄを満足する信号が入力されたとする。
【００１９】そうした場合に例えば入力信号の立ち上が
りに着目すると、図１２ではＴｒＱ１１２，ＴｒＱ１１
３，ＴｒＱ１１６，ＴｒＱ１１７が順次オンしてゆき、
これと並行してＴｒＱ１０１，ＴｒＱ１０４，ＴｒＱ１
０５，ＴｒＱ１０８が順次オフしてゆく。なお、入力信
号が立ち下がる場合もほぼ同様であって、この場合には
各トランジスタのオン／オフが立ち上がりの場合と逆に
なる。そして、時刻ｔ１０１から時間Ｔｐｄが経過した
時刻ｔ１０２になると、入力ノードＡに入力された信号
が出力ノードＢから出力される。したがって、この後も
周期Ｔｌの入力信号が供給されるのであれば、次の周期
における入力信号の立ち上がりが時刻ｔ１０３に現れ
て、いま述べたことが繰り返されることになる。
りに着目すると、図１２ではＴｒＱ１１２，ＴｒＱ１１
３，ＴｒＱ１１６，ＴｒＱ１１７が順次オンしてゆき、
これと並行してＴｒＱ１０１，ＴｒＱ１０４，ＴｒＱ１
０５，ＴｒＱ１０８が順次オフしてゆく。なお、入力信
号が立ち下がる場合もほぼ同様であって、この場合には
各トランジスタのオン／オフが立ち上がりの場合と逆に
なる。そして、時刻ｔ１０１から時間Ｔｐｄが経過した
時刻ｔ１０２になると、入力ノードＡに入力された信号
が出力ノードＢから出力される。したがって、この後も
周期Ｔｌの入力信号が供給されるのであれば、次の周期
における入力信号の立ち上がりが時刻ｔ１０３に現れ
て、いま述べたことが繰り返されることになる。
【００２０】要するに、低周波数の入力信号が与えられ
た場合、いずれの時刻について見ても各４個あるｎ形／
ｐ形の低Ｖｔトランジスタのうち、何れか一つだけが充
放電される。したがって、例えばＴｒＱ１２０に流れる
電流の電流値Ｉｎは図１３で示したようにｎ形のトラン
ジスタが充放電するのに合わせてほぼ等時間間隔で変化
し、ピーク時における電流値Ｉｎもほぼ同じとなる。な
お、図１３は実際には図１２に示した半導体装置よりも
インバータを多段に接続した場合についてのものである
ため、電流Ｉｎが繰り返し変化するように描いてある。
た場合、いずれの時刻について見ても各４個あるｎ形／
ｐ形の低Ｖｔトランジスタのうち、何れか一つだけが充
放電される。したがって、例えばＴｒＱ１２０に流れる
電流の電流値Ｉｎは図１３で示したようにｎ形のトラン
ジスタが充放電するのに合わせてほぼ等時間間隔で変化
し、ピーク時における電流値Ｉｎもほぼ同じとなる。な
お、図１３は実際には図１２に示した半導体装置よりも
インバータを多段に接続した場合についてのものである
ため、電流Ｉｎが繰り返し変化するように描いてある。
【００２１】一方、図１３に時刻ｔ１０３〜ｔ１０４で
示すように、高周波の信号として周期Ｔｓ（＝Ｔcycle
）＜時間Ｔｐｄを満足するショートパルスが入力され
たとする。この場合、時刻ｔ１０３で立ち上がった入力
信号は時刻ｔ１０５で出力ノードＢから出力されるた
め、時刻ｔ１０４では未だ半導体装置内を伝搬している
途中にある。したがって、時刻ｔ１０４で入力信号が再
び立ち上がって初段のインバータへ入力されると、半導
体装置では２個の低Ｖｔトランジスタが同時に充放電す
るようになる。このため、例えばＴｒＱ１２０に流れる
電流は図１３の時刻ｔ１０４〜ｔ１０５に示されている
ように、入力信号の周波数が低いときに比べて増加す
る。このため、ＴｒＱ１１２，１１３，１１６，１１７
のソース端子における電位（つまりノードＣＮ，ＣＰに
おける電位）の浮き沈みが大きくなって、結果的に伝搬
遅延時間Ｔｐｄが大きくなってしまう。
示すように、高周波の信号として周期Ｔｓ（＝Ｔcycle
）＜時間Ｔｐｄを満足するショートパルスが入力され
たとする。この場合、時刻ｔ１０３で立ち上がった入力
信号は時刻ｔ１０５で出力ノードＢから出力されるた
め、時刻ｔ１０４では未だ半導体装置内を伝搬している
途中にある。したがって、時刻ｔ１０４で入力信号が再
び立ち上がって初段のインバータへ入力されると、半導
体装置では２個の低Ｖｔトランジスタが同時に充放電す
るようになる。このため、例えばＴｒＱ１２０に流れる
電流は図１３の時刻ｔ１０４〜ｔ１０５に示されている
ように、入力信号の周波数が低いときに比べて増加す
る。このため、ＴｒＱ１１２，１１３，１１６，１１７
のソース端子における電位（つまりノードＣＮ，ＣＰに
おける電位）の浮き沈みが大きくなって、結果的に伝搬
遅延時間Ｔｐｄが大きくなってしまう。
【００２２】ここで、図１４及び図１５は本発明者が２
４段のインバータを対象としてシミュレーションを行っ
た結果を示したものである。図１４は低周波の入力信号
を与えた場合であり、図中に示す「ＩＮ」は入力ノード
Ａに入力された信号波形であってその立ち上がり部分の
みを図示可能な周期の長い信号である。また、「Ａ
１」，「Ａ９」，「Ａ１７」はそれぞれ初段，９段目，
１７段目のインバータから出力される信号波形である。
４段のインバータを対象としてシミュレーションを行っ
た結果を示したものである。図１４は低周波の入力信号
を与えた場合であり、図中に示す「ＩＮ」は入力ノード
Ａに入力された信号波形であってその立ち上がり部分の
みを図示可能な周期の長い信号である。また、「Ａ
１」，「Ａ９」，「Ａ１７」はそれぞれ初段，９段目，
１７段目のインバータから出力される信号波形である。
【００２３】なお、これらの信号は本来であれば入力信
号ＩＮに対して反転した信号となるはずであるが図示の
都合から入力信号ＩＮに合わせてある。さらに、「ＯＵ
Ｔ」は出力ノードＢから出力される信号波形である。図
示から分かるようにこの場合の遅延時間は約７．２ｎｓ
となっている。また、図中の「Ｉｐ」，「Ｉｎ」はそれ
ぞれＴｒＱ１２０，ＴｒＱ１２１に流れる電流の信号波
形を示したものであって、入力信号がインバータの各段
を順次伝搬してゆくのに対応するように変化しており、
電流値のピークもインバータの各段について概ね一様に
なっている。
号ＩＮに対して反転した信号となるはずであるが図示の
都合から入力信号ＩＮに合わせてある。さらに、「ＯＵ
Ｔ」は出力ノードＢから出力される信号波形である。図
示から分かるようにこの場合の遅延時間は約７．２ｎｓ
となっている。また、図中の「Ｉｐ」，「Ｉｎ」はそれ
ぞれＴｒＱ１２０，ＴｒＱ１２１に流れる電流の信号波
形を示したものであって、入力信号がインバータの各段
を順次伝搬してゆくのに対応するように変化しており、
電流値のピークもインバータの各段について概ね一様に
なっている。
【００２４】一方、図１５は入力信号としてショートパ
ルスを与えた場合であって、図中「ＩＮ’」は先に入力
された「ＩＮ」の次の周期における入力信号波形であ
る。「Ａ１’」，「Ａ９’」も同様であって、入力信号
ＩＮ’に対応して初段，９段目のインバータからそれぞ
れ出力される信号波形である。この場合、入力信号ＩＮ
の周期は４ｎｓであって、半導体装置の伝搬遅延時間が
７ｎｓ程度であるのに比べて短い。このため、入力信号
ＩＮ’が入力された４ｎｓの時点〜入力信号ＩＮが出力
ノードＢより出力（図中の「ＯＵＴ」）される７．５ｎ
ｓの時点までは、電流Ｉｎ，Ｉｐの持つ電流値の絶対値
がこれ以外の範囲に比べて何れも増加している。結局、
入力信号ＩＮが出力ＯＵＴとして出力されるまで約７．
５ｎｓを要しており、図１４の場合に比べて約０．３ｎ
ｓ（＝約５％）だけ伝搬遅延時間Ｔｐｄが大きくなって
いる。
ルスを与えた場合であって、図中「ＩＮ’」は先に入力
された「ＩＮ」の次の周期における入力信号波形であ
る。「Ａ１’」，「Ａ９’」も同様であって、入力信号
ＩＮ’に対応して初段，９段目のインバータからそれぞ
れ出力される信号波形である。この場合、入力信号ＩＮ
の周期は４ｎｓであって、半導体装置の伝搬遅延時間が
７ｎｓ程度であるのに比べて短い。このため、入力信号
ＩＮ’が入力された４ｎｓの時点〜入力信号ＩＮが出力
ノードＢより出力（図中の「ＯＵＴ」）される７．５ｎ
ｓの時点までは、電流Ｉｎ，Ｉｐの持つ電流値の絶対値
がこれ以外の範囲に比べて何れも増加している。結局、
入力信号ＩＮが出力ＯＵＴとして出力されるまで約７．
５ｎｓを要しており、図１４の場合に比べて約０．３ｎ
ｓ（＝約５％）だけ伝搬遅延時間Ｔｐｄが大きくなって
いる。
【００２５】本発明は上記の点に鑑みてなされたもので
あり、その目的は、低い電源電圧で高速に動作して消費
電力が低く、スタンバイ状態において電位を安定化させ
るための余分な回路を必要とせず、しかも、入力される
信号の周波数に依存して遅延時間が影響されることのな
い半導体装置を提供することにある。
あり、その目的は、低い電源電圧で高速に動作して消費
電力が低く、スタンバイ状態において電位を安定化させ
るための余分な回路を必要とせず、しかも、入力される
信号の周波数に依存して遅延時間が影響されることのな
い半導体装置を提供することにある。
【００２６】
【課題を解決するための手段】以上の課題を解決するた
め、請求項１記載の発明は、論理回路を構成するトラン
ジスタである論理回路トランジスタのうちスタンバイ状
態でカットオフする論理回路トランジスタのリーク電流
を遮断するための複数のパワーカット用トランジスタを
備え、前記論理回路トランジスタの閾値電圧を前記パワ
ーカット用トランジスタの閾値電圧よりも低くした半導
体装置において、前記論理回路に供給される入力信号の
取りうる最小周期と前記論理回路の遅延時間に応じて、
前記各パワーカット用トランジスタに割り当てる１ない
し複数の論理回路トランジスタを決定し、同時に充放電
する前記論理回路トランジスタの数を前記パワーカット
用トランジスタ毎に制限したことを特徴としている。ま
た、請求項２記載の発明は、請求項１記載の発明におい
て、同時に充放電する前記論理回路トランジスタの数が
最大１個となる回路部分毎に前記各パワーカット用トラ
ンジスタを割り当てることを特徴としている。
め、請求項１記載の発明は、論理回路を構成するトラン
ジスタである論理回路トランジスタのうちスタンバイ状
態でカットオフする論理回路トランジスタのリーク電流
を遮断するための複数のパワーカット用トランジスタを
備え、前記論理回路トランジスタの閾値電圧を前記パワ
ーカット用トランジスタの閾値電圧よりも低くした半導
体装置において、前記論理回路に供給される入力信号の
取りうる最小周期と前記論理回路の遅延時間に応じて、
前記各パワーカット用トランジスタに割り当てる１ない
し複数の論理回路トランジスタを決定し、同時に充放電
する前記論理回路トランジスタの数を前記パワーカット
用トランジスタ毎に制限したことを特徴としている。ま
た、請求項２記載の発明は、請求項１記載の発明におい
て、同時に充放電する前記論理回路トランジスタの数が
最大１個となる回路部分毎に前記各パワーカット用トラ
ンジスタを割り当てることを特徴としている。
【００２７】また、請求項３記載の発明は、請求項１又
は２記載の発明において、前記入力信号の取りうる最小
周期をＴｃｙｃとしたとき、前記各パワーカット用トラ
ンジスタに割り当てる１ないし複数の論理回路トランジ
スタで構成される回路部分の遅延時間Ｔｄが、Ｔｃｙｃ
≧Ｔｄを満足するように前記回路部分を決定することを
特徴としている。また、請求項４記載の発明は、請求項
１〜３の何れかの項記載の発明において、前記論理回路
の入力段の近傍に比べて出力段の近傍になるほど、前記
パワーカット用トランジスタへ割り当てる前記論理回路
トランジスタの数を多くしたことを特徴としている。ま
た、請求項５記載の発明は、請求項１〜４の何れかの項
記載の発明において、前記パワーカット用トランジスタ
は、前記論理回路をアクティブ状態，前記スタンバイ状
態の何れにするのかを指定するためのチップ選択信号に
応じて共通にオン，オフされるものであって、前記チッ
プ選択信号を前記各パワーカット用トランジスタへ分配
してゆくときに、前記チップ選択信号をバッファリング
するバッファ手段を前記パワーカット用トランジスタ間
に介挿したことを特徴としている。
は２記載の発明において、前記入力信号の取りうる最小
周期をＴｃｙｃとしたとき、前記各パワーカット用トラ
ンジスタに割り当てる１ないし複数の論理回路トランジ
スタで構成される回路部分の遅延時間Ｔｄが、Ｔｃｙｃ
≧Ｔｄを満足するように前記回路部分を決定することを
特徴としている。また、請求項４記載の発明は、請求項
１〜３の何れかの項記載の発明において、前記論理回路
の入力段の近傍に比べて出力段の近傍になるほど、前記
パワーカット用トランジスタへ割り当てる前記論理回路
トランジスタの数を多くしたことを特徴としている。ま
た、請求項５記載の発明は、請求項１〜４の何れかの項
記載の発明において、前記パワーカット用トランジスタ
は、前記論理回路をアクティブ状態，前記スタンバイ状
態の何れにするのかを指定するためのチップ選択信号に
応じて共通にオン，オフされるものであって、前記チッ
プ選択信号を前記各パワーカット用トランジスタへ分配
してゆくときに、前記チップ選択信号をバッファリング
するバッファ手段を前記パワーカット用トランジスタ間
に介挿したことを特徴としている。
【００２８】また、請求項６記載の発明は、メモリセル
アレイを構成するメモリセルにデータを記憶する半導体
記憶装置において、外部から入力されるアドレス信号を
バッファリングするバッファ手段と、前記アドレス信号
に含まれるロウアドレスをデコードして前記メモリセル
アレイ内のワード線を活性化させるとともに、該ロウア
ドレスの変化を検出してロウアドレス変化検出信号を出
力するロウデコード手段と、前記アドレス信号に含まれ
るカラムアドレスをデコードして前記メモリセルアレイ
内のビット線対の選択信号を生成するとともに、該カラ
ムアドレスの変化を検出してカラムアドレス変化検出信
号を出力するカラムデコード手段と、前記アドレス信号
で指定されたメモリセルのデータが前記ビット線対上に
読み出されることで生じる電位をセンスして該データを
出力するセンス手段と、前記センス手段と外部の間で前
記データを授受する入出力データ制御手段と、前記ロウ
アドレス変化検出信号および前記カラムアドレス変化検
出信号に基づいて、前記ロウデコード手段，前記カラム
デコード手段および前記センス手段を動作させるための
タイミング信号を生成するタイミング信号生成手段とを
具備し、前記各手段のうちの少なくとも一つの手段を請
求項１〜５の何れかの項記載の半導体装置で構成したこ
とを特徴としている。
アレイを構成するメモリセルにデータを記憶する半導体
記憶装置において、外部から入力されるアドレス信号を
バッファリングするバッファ手段と、前記アドレス信号
に含まれるロウアドレスをデコードして前記メモリセル
アレイ内のワード線を活性化させるとともに、該ロウア
ドレスの変化を検出してロウアドレス変化検出信号を出
力するロウデコード手段と、前記アドレス信号に含まれ
るカラムアドレスをデコードして前記メモリセルアレイ
内のビット線対の選択信号を生成するとともに、該カラ
ムアドレスの変化を検出してカラムアドレス変化検出信
号を出力するカラムデコード手段と、前記アドレス信号
で指定されたメモリセルのデータが前記ビット線対上に
読み出されることで生じる電位をセンスして該データを
出力するセンス手段と、前記センス手段と外部の間で前
記データを授受する入出力データ制御手段と、前記ロウ
アドレス変化検出信号および前記カラムアドレス変化検
出信号に基づいて、前記ロウデコード手段，前記カラム
デコード手段および前記センス手段を動作させるための
タイミング信号を生成するタイミング信号生成手段とを
具備し、前記各手段のうちの少なくとも一つの手段を請
求項１〜５の何れかの項記載の半導体装置で構成したこ
とを特徴としている。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明の各
実施形態について説明するが、まずは本発明による半導
体装置の動作原理について説明し、その後に、具体的な
回路構成を挙げて個々の実施形態を説明してゆくことに
する。
実施形態について説明するが、まずは本発明による半導
体装置の動作原理について説明し、その後に、具体的な
回路構成を挙げて個々の実施形態を説明してゆくことに
する。
【００３０】〔本発明の原理〕図１１や図１２に示した
ような従来の半導体装置では、ｎ形／ｐ形の各トランジ
スタのためのパワーカット用トランジスタがそれぞれ半
導体装置内部にある低Ｖｔ化されたｎ形／ｐ形トランジ
スタの全てを受け持っている。これに対して本実施形態
の半導体装置では、ｎ形／ｐ形のトランジスタそれぞれ
について（換言すればトランジスタの種類毎に）複数の
パワーカット用トランジスタを設け、これら複数のパワ
ーカット用トランジスタで半導体装置内部の低Ｖｔトラ
ンジスタを分担して受け持っている。
ような従来の半導体装置では、ｎ形／ｐ形の各トランジ
スタのためのパワーカット用トランジスタがそれぞれ半
導体装置内部にある低Ｖｔ化されたｎ形／ｐ形トランジ
スタの全てを受け持っている。これに対して本実施形態
の半導体装置では、ｎ形／ｐ形のトランジスタそれぞれ
について（換言すればトランジスタの種類毎に）複数の
パワーカット用トランジスタを設け、これら複数のパワ
ーカット用トランジスタで半導体装置内部の低Ｖｔトラ
ンジスタを分担して受け持っている。
【００３１】より具体的には、個々のパワーカット用ト
ランジスタが受け持っている低Ｖｔトランジスタのう
ち、どの時点であっても何れか一つのトランジスタだけ
が充放電するように、低Ｖｔのトランジスタをパワーカ
ット用トランジスタに割り当てている。そのためには、
半導体装置に入力される入力信号の持つ周波数（周期）
に応じて割り当てを行うことが必要となってくる。その
際、入力信号の周波数はクロック信号のように固定値で
あるとは限らないため、入力信号として想定されうる最
高の周波数に基づいてパワーカット用トランジスタの割
り当てを決める必要がある。
ランジスタが受け持っている低Ｖｔトランジスタのう
ち、どの時点であっても何れか一つのトランジスタだけ
が充放電するように、低Ｖｔのトランジスタをパワーカ
ット用トランジスタに割り当てている。そのためには、
半導体装置に入力される入力信号の持つ周波数（周期）
に応じて割り当てを行うことが必要となってくる。その
際、入力信号の周波数はクロック信号のように固定値で
あるとは限らないため、入力信号として想定されうる最
高の周波数に基づいてパワーカット用トランジスタの割
り当てを決める必要がある。
【００３２】いま、高速化を図るべき論理回路に供給さ
れる入力信号の周期を時間Ｔｃｙｃ，当該論理回路の伝
搬遅延時間を時間Ｔｄとする。この場合、時間Ｔｃｙｃ
≧時間Ｔｄを満足するように、論理回路を構成している
トランジスタをパワーカット用トランジスタに割り当て
るようにすれば良い。こうすることで、ある周期におけ
る入力信号の変化が当該論理回路から出力されてから、
次の周期における入力信号が当該論理回路に入力される
ため、当該論理回路で２つ以上のトランジスタが同時に
充放電することがなくなる。したがって、パワーカット
用トランジスタと論理回路を接続するノードにおける電
流値に浮き沈みが発生することはなくなって、論理回路
の伝搬遅延時間が増大することはなくなる。
れる入力信号の周期を時間Ｔｃｙｃ，当該論理回路の伝
搬遅延時間を時間Ｔｄとする。この場合、時間Ｔｃｙｃ
≧時間Ｔｄを満足するように、論理回路を構成している
トランジスタをパワーカット用トランジスタに割り当て
るようにすれば良い。こうすることで、ある周期におけ
る入力信号の変化が当該論理回路から出力されてから、
次の周期における入力信号が当該論理回路に入力される
ため、当該論理回路で２つ以上のトランジスタが同時に
充放電することがなくなる。したがって、パワーカット
用トランジスタと論理回路を接続するノードにおける電
流値に浮き沈みが発生することはなくなって、論理回路
の伝搬遅延時間が増大することはなくなる。
【００３３】なお、後掲する図１に示すようなＣＭＯＳ
（相補型ＭＯＳ）のインバータのみで構成される論理回
路では、ｎ形／ｐ形のトランジスタが対になっており、
これらトランジスタが同時に充放電される。このため、
パワーカット用トランジスタが受け持つトランジスタ数
はｎ形／ｐ形で同じになる。しかし、通常の論理回路で
はインバータの他にナンド（ＮＡＮＤ）ゲート，ノア
（ＮＯＲ）ゲートなどの各種ゲートやラッチ，フリップ
フロップ等が混在している。したがって、パワーカット
用トランジスタが受け持つトランジスタは、対象とする
論理回路に応じてｎ形／ｐ形のトランジスタでそれぞれ
別々に決定する必要がある。
（相補型ＭＯＳ）のインバータのみで構成される論理回
路では、ｎ形／ｐ形のトランジスタが対になっており、
これらトランジスタが同時に充放電される。このため、
パワーカット用トランジスタが受け持つトランジスタ数
はｎ形／ｐ形で同じになる。しかし、通常の論理回路で
はインバータの他にナンド（ＮＡＮＤ）ゲート，ノア
（ＮＯＲ）ゲートなどの各種ゲートやラッチ，フリップ
フロップ等が混在している。したがって、パワーカット
用トランジスタが受け持つトランジスタは、対象とする
論理回路に応じてｎ形／ｐ形のトランジスタでそれぞれ
別々に決定する必要がある。
【００３４】例えば、非同期式のメモリの場合には、メ
モリの外部からアドレス信号やデータが供給される入力
段の論理回路には、ノイズなどのためにショートパルス
が入力される可能性がある。このため、個々のパワーカ
ット用トランジスタが受け持つトランジスタ数は少なく
なる。また、クロック信号に同期して動作する同期式の
論理回路の場合、例えばレジスタの後段に配置された回
路部分では、レジスタからクロック信号に同期した信号
が供給されるため、クロック信号の周期を基準にしてパ
ワーカット用トランジスタが受け持つトランジスタを決
定することになる。さらに、対象としている論理回路の
出力段付近における回路部分では、入力段から当該回路
部分の前段までに存在する容量成分や抵抗成分によっ
て、論理回路の入力段へ供給される入力信号に含まれて
いたノイズ等の高周波成分がほとんど消滅している。こ
のため、入力段などに比べて個々のパワーカット用トラ
ンジスタが受け持つトランジスタ数を多くすることがで
きる。
モリの外部からアドレス信号やデータが供給される入力
段の論理回路には、ノイズなどのためにショートパルス
が入力される可能性がある。このため、個々のパワーカ
ット用トランジスタが受け持つトランジスタ数は少なく
なる。また、クロック信号に同期して動作する同期式の
論理回路の場合、例えばレジスタの後段に配置された回
路部分では、レジスタからクロック信号に同期した信号
が供給されるため、クロック信号の周期を基準にしてパ
ワーカット用トランジスタが受け持つトランジスタを決
定することになる。さらに、対象としている論理回路の
出力段付近における回路部分では、入力段から当該回路
部分の前段までに存在する容量成分や抵抗成分によっ
て、論理回路の入力段へ供給される入力信号に含まれて
いたノイズ等の高周波成分がほとんど消滅している。こ
のため、入力段などに比べて個々のパワーカット用トラ
ンジスタが受け持つトランジスタ数を多くすることがで
きる。
【００３５】なお、個々のパワーカット用トランジスタ
が受け持つトランジスタのうち、同時に充放電するトラ
ンジスタの数が必ず１つになるように割り当てを行え
ば、論理回路の遅延時間の増加を最小限にすることがで
きる。したがって、遅延時間の観点からのみ言えばこう
した構成が最良の実施形態であり、それには各トランジ
スタについて専用のパワーカット用トランジスタを割り
当てれば良い。しかしそうすると、論理回路を構成する
トランジスタと同数のパワーカット用トランジスタが必
要となるため、それだけチップ上に占める面積が大きく
なる。
が受け持つトランジスタのうち、同時に充放電するトラ
ンジスタの数が必ず１つになるように割り当てを行え
ば、論理回路の遅延時間の増加を最小限にすることがで
きる。したがって、遅延時間の観点からのみ言えばこう
した構成が最良の実施形態であり、それには各トランジ
スタについて専用のパワーカット用トランジスタを割り
当てれば良い。しかしそうすると、論理回路を構成する
トランジスタと同数のパワーカット用トランジスタが必
要となるため、それだけチップ上に占める面積が大きく
なる。
【００３６】つまり本発明では、各パワーカット用トラ
ンジスタが受け持つトランジスタのうち同時に充放電さ
れるトランジスタ数が常に“１”でなければならないわ
けではない。従来の半導体装置との比較において遅延時
間の変動が小さければ良いわけである。例えば、従来の
半導体装置において同時に例えば５０個のトランジスタ
が同時に充放電するようになっていたのであれば、これ
よりも少ない数のトランジスタだけが同時に充放電する
ように割り当てを行えば、遅延時間の増大を抑制する効
果が得られることになる。要するに、ｎ形またはｐ形の
何れかに着目した場合、高速化すべき論理回路を２つ以
上に分割してそれぞれについてパワーカット用トランジ
スタを割り当てるようにすれば良い。
ンジスタが受け持つトランジスタのうち同時に充放電さ
れるトランジスタ数が常に“１”でなければならないわ
けではない。従来の半導体装置との比較において遅延時
間の変動が小さければ良いわけである。例えば、従来の
半導体装置において同時に例えば５０個のトランジスタ
が同時に充放電するようになっていたのであれば、これ
よりも少ない数のトランジスタだけが同時に充放電する
ように割り当てを行えば、遅延時間の増大を抑制する効
果が得られることになる。要するに、ｎ形またはｐ形の
何れかに着目した場合、高速化すべき論理回路を２つ以
上に分割してそれぞれについてパワーカット用トランジ
スタを割り当てるようにすれば良い。
【００３７】〔第１実施形態〕図１は本実施形態による
半導体装置の構成を示した回路図であって、インバータ
を多段に縦続接続してなる論理回路である。図中、Ｔｒ
Ｑ１〜ＴｒＱ８，ＴｒＱ１１〜ＴｒＱ１８は何れも低Ｖ
ｔのトランジスタであって、入力ノードＡから出力ノー
ドＢに至る論理回路を形成している。一方、ＴｒＱｎ１
〜ＴｒＱｎｍ，ＴｒＱｐ１〜ＴｒＱｐｍ（ｍは２以上の
自然数）は何れも高Ｖｔのパワーカット用トランジスタ
であって、上記の低Ｖｔ化されたトランジスタよりも閾
値電圧が高く設定されている。なお、同図では入力ノー
ドＡを起点とした４段目までのインバータと、出力ノー
ドＢから遡って４段目までのインバータだけを示してあ
る。また、本実施形態においても半導体装置のスタンバ
イ状態における入力ノードＡの電位が“Ｌ”レベルであ
ることを想定した構成としてある。
半導体装置の構成を示した回路図であって、インバータ
を多段に縦続接続してなる論理回路である。図中、Ｔｒ
Ｑ１〜ＴｒＱ８，ＴｒＱ１１〜ＴｒＱ１８は何れも低Ｖ
ｔのトランジスタであって、入力ノードＡから出力ノー
ドＢに至る論理回路を形成している。一方、ＴｒＱｎ１
〜ＴｒＱｎｍ，ＴｒＱｐ１〜ＴｒＱｐｍ（ｍは２以上の
自然数）は何れも高Ｖｔのパワーカット用トランジスタ
であって、上記の低Ｖｔ化されたトランジスタよりも閾
値電圧が高く設定されている。なお、同図では入力ノー
ドＡを起点とした４段目までのインバータと、出力ノー
ドＢから遡って４段目までのインバータだけを示してあ
る。また、本実施形態においても半導体装置のスタンバ
イ状態における入力ノードＡの電位が“Ｌ”レベルであ
ることを想定した構成としてある。
【００３８】ここで、例えばインバータ１段当たりの伝
搬遅延時間が何れも１ｎｓであり、入力ノードＡに供給
される入力信号の最大周波数が２００ＭＨｚ（すなわ
ち、周期Ｔｃｙｃ＝５ｎｓ）であるとする。そうした場
合には例えばインバータ４段毎にパワーカット用トラン
ジスタを１個配置すれば良い。すなわち、本実施形態で
はスタンバイ状態でカットオフするトランジスタのう
ち、ＴｒＱ２，ＴｒＱ６のソース端子と接地電位の間に
ＴｒＱｎ１を設けるとともに、ＴｒＱ３，ＴｒＱ７のソ
ース端子と電源電位の間にＴｒＱｐ１を配置している。
つまり、ｎ形／ｐ形のパワーカット用トランジスタにつ
いて何れも低Ｖｔのトランジスタ２個が割り当てられ
る。
搬遅延時間が何れも１ｎｓであり、入力ノードＡに供給
される入力信号の最大周波数が２００ＭＨｚ（すなわ
ち、周期Ｔｃｙｃ＝５ｎｓ）であるとする。そうした場
合には例えばインバータ４段毎にパワーカット用トラン
ジスタを１個配置すれば良い。すなわち、本実施形態で
はスタンバイ状態でカットオフするトランジスタのう
ち、ＴｒＱ２，ＴｒＱ６のソース端子と接地電位の間に
ＴｒＱｎ１を設けるとともに、ＴｒＱ３，ＴｒＱ７のソ
ース端子と電源電位の間にＴｒＱｐ１を配置している。
つまり、ｎ形／ｐ形のパワーカット用トランジスタにつ
いて何れも低Ｖｔのトランジスタ２個が割り当てられ
る。
【００３９】また、ＴｒＱｎ１のゲート端子にはチップ
選択信号ＣＳが供給され、ＴｒＱｐ１のゲート端子には
チップ選択信号／ＣＳが供給される。これ以外の例えば
ＴｒＱｎｍ，ＴｒＱｐｍもＴｒＱｎ１，ＴｒＱｐ１と同
様である。また、チップ選択信号ＣＳはＴｒＱｎ１，
…，ＴｒＱｎｍに順次接続され、チップ選択信号／ＣＳ
はＴｒＱｐ１，…，ＴｒＱｐｍに順次接続されている。
なお、本実施形態でもスタンバイ状態ではチップ選択信
号ＣＳ，／ＣＳが“Ｌ”，“Ｈ”レベルとなり、アクテ
ィブ状態ではこれと逆に“Ｈ”，“Ｌ”レベルになるも
のとする。
選択信号ＣＳが供給され、ＴｒＱｐ１のゲート端子には
チップ選択信号／ＣＳが供給される。これ以外の例えば
ＴｒＱｎｍ，ＴｒＱｐｍもＴｒＱｎ１，ＴｒＱｐ１と同
様である。また、チップ選択信号ＣＳはＴｒＱｎ１，
…，ＴｒＱｎｍに順次接続され、チップ選択信号／ＣＳ
はＴｒＱｐ１，…，ＴｒＱｐｍに順次接続されている。
なお、本実施形態でもスタンバイ状態ではチップ選択信
号ＣＳ，／ＣＳが“Ｌ”，“Ｈ”レベルとなり、アクテ
ィブ状態ではこれと逆に“Ｈ”，“Ｌ”レベルになるも
のとする。
【００４０】次に、上記構成による半導体装置の動作に
ついて説明する。半導体装置がアクティブ状態の場合、
チップ選択信号ＣＳ，／ＣＳがそれぞれ“Ｈ”，“Ｌ”
レベルとなるため、パワーカット用のＴｒＱｎ１〜Ｔｒ
Ｑｎｍ，ＴｒＱｐ１〜ＴｒＱｐｍは何れもオン状態とな
る。この結果、論理回路を構成している低Ｖｔのトラン
ジスタへパワーが供給され、入力ノードＡに与えられた
入力信号がインバータ各段で順次反転されてゆき、最終
的に出力ノードＢから出力される。
ついて説明する。半導体装置がアクティブ状態の場合、
チップ選択信号ＣＳ，／ＣＳがそれぞれ“Ｈ”，“Ｌ”
レベルとなるため、パワーカット用のＴｒＱｎ１〜Ｔｒ
Ｑｎｍ，ＴｒＱｐ１〜ＴｒＱｐｍは何れもオン状態とな
る。この結果、論理回路を構成している低Ｖｔのトラン
ジスタへパワーが供給され、入力ノードＡに与えられた
入力信号がインバータ各段で順次反転されてゆき、最終
的に出力ノードＢから出力される。
【００４１】このとき、例えばパワーカット用のＴｒＱ
ｎ１，ＴｒＱｐ１が受け持つ論理回路の伝搬遅延時間は
４ｎｓである。このため、ある周期における入力信号が
入力ノードＡへ入力された場合、この入力信号は４ｎｓ
後にはＴｒＱ７，ＴｒＱ８から出力され、それからさら
に１ｎｓが経過した時点で、次の周期における入力信号
が入力ノードＡへ供給されることになる。したがって、
ＴｒＱｎ１，ＴｒＱｐ１がそれぞれ受け持つ２個の低Ｖ
ｔトランジスタが同時に動作することは無くなり、パワ
ーカット用トランジスタのドレイン端子における電位の
浮き沈みが生ずることもなく、従来の半導体装置に比べ
て遅延時間の増大を抑えることが可能となる。また、Ｔ
ｒＱ７，ＴｒＱ８の後段に配置された回路についてもい
ま述べたのと全く同様の動作となる。さらに、論理回路
が低Ｖｔのトランジスタのみで構成されているため、何
れのインバータも高速動作かつ低消費電力となってい
る。
ｎ１，ＴｒＱｐ１が受け持つ論理回路の伝搬遅延時間は
４ｎｓである。このため、ある周期における入力信号が
入力ノードＡへ入力された場合、この入力信号は４ｎｓ
後にはＴｒＱ７，ＴｒＱ８から出力され、それからさら
に１ｎｓが経過した時点で、次の周期における入力信号
が入力ノードＡへ供給されることになる。したがって、
ＴｒＱｎ１，ＴｒＱｐ１がそれぞれ受け持つ２個の低Ｖ
ｔトランジスタが同時に動作することは無くなり、パワ
ーカット用トランジスタのドレイン端子における電位の
浮き沈みが生ずることもなく、従来の半導体装置に比べ
て遅延時間の増大を抑えることが可能となる。また、Ｔ
ｒＱ７，ＴｒＱ８の後段に配置された回路についてもい
ま述べたのと全く同様の動作となる。さらに、論理回路
が低Ｖｔのトランジスタのみで構成されているため、何
れのインバータも高速動作かつ低消費電力となってい
る。
【００４２】一方、半導体装置がスタンバイ状態に移行
した場合、入力ノードＡが“Ｌ”レベルとなるため、パ
ワーカット用トランジスタが受け持っている低Ｖｔのト
ランジスタが何れもカットオフする。しかし、このとき
にはチップ選択信号ＣＳ，／ＣＳが“Ｌ”，“Ｈ”レベ
ルとなってパワーカット用トランジスタが全てカットオ
フするため、カットオフした低Ｖｔのトランジスタに流
れるサブスレッショルド電流は遮断される。また、パワ
ーカット用トランジスタに接続されていない低Ｖｔのト
ランジスタは何れもオン状態となるため、これらトラン
ジスタが個々のインバータの出力電位を供給することに
なる。
した場合、入力ノードＡが“Ｌ”レベルとなるため、パ
ワーカット用トランジスタが受け持っている低Ｖｔのト
ランジスタが何れもカットオフする。しかし、このとき
にはチップ選択信号ＣＳ，／ＣＳが“Ｌ”，“Ｈ”レベ
ルとなってパワーカット用トランジスタが全てカットオ
フするため、カットオフした低Ｖｔのトランジスタに流
れるサブスレッショルド電流は遮断される。また、パワ
ーカット用トランジスタに接続されていない低Ｖｔのト
ランジスタは何れもオン状態となるため、これらトラン
ジスタが個々のインバータの出力電位を供給することに
なる。
【００４３】以上のように、本実施形態によればショー
トパルスが入力された場合にも、パワーカット用トラン
ジスタに流れる電流値が増加して論理回路の遅延時間が
増大してしまうことはなくなる。このため、図１４〜図
１５を参照して説明したように、インバータ２４段の論
理回路に本実施形態を適用することで、従来に比べて伝
搬遅延時間を５％程度短縮できることになる。また、本
実施形態による半導体装置では、入力されるパルスの幅
に依存することなく遅延時間を一定にすることができ
る。また、本実施形態では論理回路を低Ｖｔのトランジ
スタだけで構成しているため、低電源電圧を用いて低消
費電力かつ高速動作させることが可能である。さらに、
スタンバイ状態におけるサブスレッショルド電流をパワ
ーカット用トランジスタで遮断しているため、スタンバ
イ電流を極めて低い値に抑えられる。しかも、スタンバ
イ状態でカットオフしないトランジスタにはパワーカッ
ト用トランジスタを接続していないため、出力ノードＢ
のレベルが不確定となることもない。
トパルスが入力された場合にも、パワーカット用トラン
ジスタに流れる電流値が増加して論理回路の遅延時間が
増大してしまうことはなくなる。このため、図１４〜図
１５を参照して説明したように、インバータ２４段の論
理回路に本実施形態を適用することで、従来に比べて伝
搬遅延時間を５％程度短縮できることになる。また、本
実施形態による半導体装置では、入力されるパルスの幅
に依存することなく遅延時間を一定にすることができ
る。また、本実施形態では論理回路を低Ｖｔのトランジ
スタだけで構成しているため、低電源電圧を用いて低消
費電力かつ高速動作させることが可能である。さらに、
スタンバイ状態におけるサブスレッショルド電流をパワ
ーカット用トランジスタで遮断しているため、スタンバ
イ電流を極めて低い値に抑えられる。しかも、スタンバ
イ状態でカットオフしないトランジスタにはパワーカッ
ト用トランジスタを接続していないため、出力ノードＢ
のレベルが不確定となることもない。
【００４４】なお、上述した説明ではスタンバイ状態に
おける入力ノードＡのレベルが“Ｌ”レベルであること
を想定していたが、これと逆であっても良いのはもちろ
んである。すなわち、スタンバイ状態で入力ノードＡの
レベルが“Ｈ”レベルになる箇所へ適用する場合には、
ＴｒＱ１，ＴｒＱ５，…，ＴｒＱ１１，ＴｒＱ１５のソ
ース端子をＴｒＱｐ１，…，ＴｒＱｍのドレイン端子に
接続し、ＴｒＱ４，ＴｒＱ８，…，ＴｒＱ１４，ＴｒＱ
１８のソース端子をＴｒＱｎ１，…，ＴｒＱｎｍのドレ
イン端子に接続し、ＴｒＱ２，ＴｒＱ６，…，ＴｒＱ１
２，ＴｒＱ１６のソース端子を接地し、ＴｒＱ３，Ｔｒ
Ｑ７，…，ＴｒＱ１３，ＴｒＱ１７のソース端子を電源
電位に接続すれば良い。
おける入力ノードＡのレベルが“Ｌ”レベルであること
を想定していたが、これと逆であっても良いのはもちろ
んである。すなわち、スタンバイ状態で入力ノードＡの
レベルが“Ｈ”レベルになる箇所へ適用する場合には、
ＴｒＱ１，ＴｒＱ５，…，ＴｒＱ１１，ＴｒＱ１５のソ
ース端子をＴｒＱｐ１，…，ＴｒＱｍのドレイン端子に
接続し、ＴｒＱ４，ＴｒＱ８，…，ＴｒＱ１４，ＴｒＱ
１８のソース端子をＴｒＱｎ１，…，ＴｒＱｎｍのドレ
イン端子に接続し、ＴｒＱ２，ＴｒＱ６，…，ＴｒＱ１
２，ＴｒＱ１６のソース端子を接地し、ＴｒＱ３，Ｔｒ
Ｑ７，…，ＴｒＱ１３，ＴｒＱ１７のソース端子を電源
電位に接続すれば良い。
【００４５】〔第２実施形態〕図２は本実施形態による
半導体装置の構成を示した回路図であって、図１に示し
たものと同じ構成要素については同一の符号を付してあ
る。第１実施形態ではチップ選択信号ＣＳがパワーカッ
ト用のＴｒＱｎ１〜ＴｒＱｎｍの全てのゲート端子に供
給され、チップ選択信号／ＣＳがパワーカット用のＴｒ
Ｑｐ１〜ＴｒＱｐｍの全てのゲート端子に供給されてい
た。つまり第１実施形態では、チップ選択信号ＣＳ，／
ＣＳのためにそれぞれ設けられたドライバ（図示省略）
で全てのパワーカット用トランジスタを駆動している。
半導体装置の構成を示した回路図であって、図１に示し
たものと同じ構成要素については同一の符号を付してあ
る。第１実施形態ではチップ選択信号ＣＳがパワーカッ
ト用のＴｒＱｎ１〜ＴｒＱｎｍの全てのゲート端子に供
給され、チップ選択信号／ＣＳがパワーカット用のＴｒ
Ｑｐ１〜ＴｒＱｐｍの全てのゲート端子に供給されてい
た。つまり第１実施形態では、チップ選択信号ＣＳ，／
ＣＳのためにそれぞれ設けられたドライバ（図示省略）
で全てのパワーカット用トランジスタを駆動している。
【００４６】これに対して本実施形態では、第１実施形
態において共通接続されていたパワーカット用トランジ
スタのゲート端子間にそれぞれバッファを追加してい
る。例えば、パワーカット用のＴｒＱｎ１のゲート端子
とパワーカット用のＴｒＱｎ２のゲート端子の間には、
インバータＩ１，Ｉ２を縦続接続してなるバッファを挿
入している。同様にして、例えばパワーカット用のＴｒ
Ｑｐ１のゲート端子とパワーカット用のＴｒＱｐ２のゲ
ート端子の間にはインバータＩ３，Ｉ４からなるバッフ
ァを挿入している。
態において共通接続されていたパワーカット用トランジ
スタのゲート端子間にそれぞれバッファを追加してい
る。例えば、パワーカット用のＴｒＱｎ１のゲート端子
とパワーカット用のＴｒＱｎ２のゲート端子の間には、
インバータＩ１，Ｉ２を縦続接続してなるバッファを挿
入している。同様にして、例えばパワーカット用のＴｒ
Ｑｐ１のゲート端子とパワーカット用のＴｒＱｐ２のゲ
ート端子の間にはインバータＩ３，Ｉ４からなるバッフ
ァを挿入している。
【００４７】なお、ＴｒＱｎ２，ＴｒＱｐ２はＴｒＱ１
〜ＴｒＱ８の後段に位置するインバータ４段の論理回路
に対応するとともに、ＴｒＱｎ（ｍ−１），ＴｒＱｐ
（ｍ−１）はＴｒＱ１１〜ＴｒＱ１８の前段に位置する
インバータ４段の論理回路に対応しており、何れも図１
では図示を省略していたものである。また、インバータ
Ｉ１〜Ｉ４は高速動作させる必要がないので、低Ｖｔの
トランジスタではなくノーマルＶｔのトランジスタで構
成すれば良い。以上のように、チップ選択信号ＣＳ，／
ＣＳを隣接するパワーカット用トランジスタ間でバッフ
ァリングすることにより、第１実施形態に比べてチップ
選択信号ＣＳ，／ＣＳの負荷容量を小さくすることがで
きる。
〜ＴｒＱ８の後段に位置するインバータ４段の論理回路
に対応するとともに、ＴｒＱｎ（ｍ−１），ＴｒＱｐ
（ｍ−１）はＴｒＱ１１〜ＴｒＱ１８の前段に位置する
インバータ４段の論理回路に対応しており、何れも図１
では図示を省略していたものである。また、インバータ
Ｉ１〜Ｉ４は高速動作させる必要がないので、低Ｖｔの
トランジスタではなくノーマルＶｔのトランジスタで構
成すれば良い。以上のように、チップ選択信号ＣＳ，／
ＣＳを隣接するパワーカット用トランジスタ間でバッフ
ァリングすることにより、第１実施形態に比べてチップ
選択信号ＣＳ，／ＣＳの負荷容量を小さくすることがで
きる。
【００４８】〔第３実施形態〕図３は本実施形態による
半導体装置の全体構成を示したブロック図であって、本
発明が適用されるＳＲＡＭの構成例を示している。同図
において、メモリセルアレイ１はロウ（行）方向のワー
ド線とカラム（列）方向のビット線対の交差位置にメモ
リセルが配置されたごく一般的なものである。アドレス
ＡＤＤはＳＲＡＭ外部から供給されるアクセスアドレス
であって、ロウアドレス及びカラムアドレスを含んでい
る。
半導体装置の全体構成を示したブロック図であって、本
発明が適用されるＳＲＡＭの構成例を示している。同図
において、メモリセルアレイ１はロウ（行）方向のワー
ド線とカラム（列）方向のビット線対の交差位置にメモ
リセルが配置されたごく一般的なものである。アドレス
ＡＤＤはＳＲＡＭ外部から供給されるアクセスアドレス
であって、ロウアドレス及びカラムアドレスを含んでい
る。
【００４９】アドレスバッファ２はアドレスＡＤＤに含
まれるロウアドレスをバッファリングしてロウアドレス
ＲＡとして出力し、アドレスバッファ３はアドレスＡＤ
Ｄに含まれるカラムアドレスをバッファリングしてカラ
ムアドレスＣＡとして出力する。このほか、アドレスバ
ッファ２はロウアドレスの変化をビット毎に検出し、こ
の検出結果をアドレス変化検出信号ＡＴＤＲとして出力
する。同様に、アドレスバッファ３はカラムアドレスの
変化をビット毎に検出し、この検出結果をアドレス変化
検出信号ＡＴＤＣとして出力する。
まれるロウアドレスをバッファリングしてロウアドレス
ＲＡとして出力し、アドレスバッファ３はアドレスＡＤ
Ｄに含まれるカラムアドレスをバッファリングしてカラ
ムアドレスＣＡとして出力する。このほか、アドレスバ
ッファ２はロウアドレスの変化をビット毎に検出し、こ
の検出結果をアドレス変化検出信号ＡＴＤＲとして出力
する。同様に、アドレスバッファ３はカラムアドレスの
変化をビット毎に検出し、この検出結果をアドレス変化
検出信号ＡＴＤＣとして出力する。
【００５０】ロウデコーダ４はロウアドレスＲＡをデコ
ードして図示省略したワード線の何れかを活性化させ
る。カラムデコード５はカラムアドレスＣＡをデコード
して図示しない何れかのビット線対を選択するためのカ
ラム選択信号を出力する。カラムスイッチ・センスアン
プ６は、カラムデコーダ５から供給されるカラム選択信
号で指定されたビット線対に対応するセンスアンプを活
性化させるとともに、当該センスアンプと入出力データ
コントローラ７の間に設けられたカラムスイッチをオン
させる。その結果、アドレスＡＤＤで指定されたメモリ
セルの保持データに対応する電位が選択されたビット線
対上に読み出され、カラムスイッチ・センスアンプ６内
のセンスアンプがビット線対の電位をセンスし“Ｈ”／
“Ｌ”何れかのレベルまで増幅して出力する。
ードして図示省略したワード線の何れかを活性化させ
る。カラムデコード５はカラムアドレスＣＡをデコード
して図示しない何れかのビット線対を選択するためのカ
ラム選択信号を出力する。カラムスイッチ・センスアン
プ６は、カラムデコーダ５から供給されるカラム選択信
号で指定されたビット線対に対応するセンスアンプを活
性化させるとともに、当該センスアンプと入出力データ
コントローラ７の間に設けられたカラムスイッチをオン
させる。その結果、アドレスＡＤＤで指定されたメモリ
セルの保持データに対応する電位が選択されたビット線
対上に読み出され、カラムスイッチ・センスアンプ６内
のセンスアンプがビット線対の電位をセンスし“Ｈ”／
“Ｌ”何れかのレベルまで増幅して出力する。
【００５１】入出力データコントローラ７は同センスア
ンプから出力されたデータをＳＲＡＭ外部へデータＩ／
Ｏとして出力するほか、ＳＲＡＭ外部から供給されたデ
ータＩ／Ｏをカラムスイッチ・センスアンプ６に転送し
て最終的にメモリセルアレイ１へ書き込む。ワンショッ
ト信号生成回路８はアドレスバッファ２から供給される
アドレス変化検出信号ＡＴＤＲに基づいて、ロウデコー
ダ４を動作タイミングを決めるワンショット信号ＯＳＲ
を発生させる。同様にして、ワンショット信号生成回路
８はアドレスバッファ３から供給されるアドレス変更信
号ＡＴＤＣに基づいて、カラムデコーダ５及びカラムス
イッチ・センスアンプ６の動作タイミングを決めるワン
ショット信号／ＯＳＣを発生させる。
ンプから出力されたデータをＳＲＡＭ外部へデータＩ／
Ｏとして出力するほか、ＳＲＡＭ外部から供給されたデ
ータＩ／Ｏをカラムスイッチ・センスアンプ６に転送し
て最終的にメモリセルアレイ１へ書き込む。ワンショッ
ト信号生成回路８はアドレスバッファ２から供給される
アドレス変化検出信号ＡＴＤＲに基づいて、ロウデコー
ダ４を動作タイミングを決めるワンショット信号ＯＳＲ
を発生させる。同様にして、ワンショット信号生成回路
８はアドレスバッファ３から供給されるアドレス変更信
号ＡＴＤＣに基づいて、カラムデコーダ５及びカラムス
イッチ・センスアンプ６の動作タイミングを決めるワン
ショット信号／ＯＳＣを発生させる。
【００５２】以上のような構成において本実施形態では
メモリセルアレイ１以外の部分に本発明を適用してい
る。そこで以下に図４〜図９を参照して図３に示した各
ブロックの詳細構成について説明する。なお、これらの
図において図１〜図３に示したものと同じ信号名につい
ては同一の符号を付してある。また、これら図中では低
Ｖｔのトランジスタで構成された論理ゲートの内側に記
号「○」を付与している。また、本発明はＳＲＡＭ内の
あらゆる論理回路に適用することが可能であるが、そう
するとパワーカット用トランジスタの数が徒らに増えて
しまい、チップサイズやレイアウト上の観点から好まし
くない場合もある。つまり、パワーカット用トランジス
タは必要最小限のものだけ配置するのが望ましいことか
ら、本実施形態では遅延時間が増えることによる影響が
大きい部分について低Ｖｔのトランジスタを用いてい
る。
メモリセルアレイ１以外の部分に本発明を適用してい
る。そこで以下に図４〜図９を参照して図３に示した各
ブロックの詳細構成について説明する。なお、これらの
図において図１〜図３に示したものと同じ信号名につい
ては同一の符号を付してある。また、これら図中では低
Ｖｔのトランジスタで構成された論理ゲートの内側に記
号「○」を付与している。また、本発明はＳＲＡＭ内の
あらゆる論理回路に適用することが可能であるが、そう
するとパワーカット用トランジスタの数が徒らに増えて
しまい、チップサイズやレイアウト上の観点から好まし
くない場合もある。つまり、パワーカット用トランジス
タは必要最小限のものだけ配置するのが望ましいことか
ら、本実施形態では遅延時間が増えることによる影響が
大きい部分について低Ｖｔのトランジスタを用いてい
る。
【００５３】〈アドレスバッファ〉図４はアドレスバッ
ファ２，３の詳細構成を示した回路図である。図中、ア
ドレスＡＤＤｉは図３に示したアドレスＡＤＤを構成す
る特定の１ビットであって、どのビットについての回路
構成も同一である。ノアゲート２１は、ＳＲＡＭがスタ
ンバイ状態になってチップ選択信号／ＣＳが“Ｈ”レベ
ルとなったときに、アドレスＡＤＤｉの値によらずイン
バータ２２の入力を“Ｌ”レベルに確定させるためのゲ
ートである。
ファ２，３の詳細構成を示した回路図である。図中、ア
ドレスＡＤＤｉは図３に示したアドレスＡＤＤを構成す
る特定の１ビットであって、どのビットについての回路
構成も同一である。ノアゲート２１は、ＳＲＡＭがスタ
ンバイ状態になってチップ選択信号／ＣＳが“Ｈ”レベ
ルとなったときに、アドレスＡＤＤｉの値によらずイン
バータ２２の入力を“Ｌ”レベルに確定させるためのゲ
ートである。
【００５４】また、ノアゲート２１はＳＲＡＭがアクテ
ィブ状態のときにアドレスＡＤＤｉを反転させて出力す
る。このノアゲート２１の出力はインバータ２２及び低
Ｖｔのインバータ２３〜２５を順次通過することで遅延
が与えられ、このインバータ２５の出力がアドレス／Ａ
ＤＤｉとしてアドレスバッファの外部に出力される。な
お、このアドレス／ＡＤＤｉは図３に示したロウアドレ
スＲＡ又はカラムアドレスＣＡの何れかのビットに相当
している。
ィブ状態のときにアドレスＡＤＤｉを反転させて出力す
る。このノアゲート２１の出力はインバータ２２及び低
Ｖｔのインバータ２３〜２５を順次通過することで遅延
が与えられ、このインバータ２５の出力がアドレス／Ａ
ＤＤｉとしてアドレスバッファの外部に出力される。な
お、このアドレス／ＡＤＤｉは図３に示したロウアドレ
スＲＡ又はカラムアドレスＣＡの何れかのビットに相当
している。
【００５５】次に、アドレス／ＡＤＤｉは低Ｖｔのイン
バータ２６〜３３でさらに遅延されて低Ｖｔのナンドゲ
ート３４の一方の入力端に供給される。また、この多段
接続されたインバータからは、インバータ２６の出力が
取り出されて低Ｖｔのナンドゲート３４の他方の入力端
に供給されると共に、インバータ３２の出力が取り出さ
れて低Ｖｔのナンドゲート３５の一方の入力端に供給さ
れる。また、ナンドゲート３５の他方の入力端にはアド
レス／ＡＤＤｉがそのまま供給される。
バータ２６〜３３でさらに遅延されて低Ｖｔのナンドゲ
ート３４の一方の入力端に供給される。また、この多段
接続されたインバータからは、インバータ２６の出力が
取り出されて低Ｖｔのナンドゲート３４の他方の入力端
に供給されると共に、インバータ３２の出力が取り出さ
れて低Ｖｔのナンドゲート３５の一方の入力端に供給さ
れる。また、ナンドゲート３５の他方の入力端にはアド
レス／ＡＤＤｉがそのまま供給される。
【００５６】以上の構成によれば、ナンドゲート３４は
アドレスＡＤＤｉの立ち上がりの変化（“０”→
“１”）を検出してインバータ７段分の幅を持ったパル
スを生成する。一方、ナンドゲート３５はアドレスＡＤ
Ｄｉの立ち下がりの変化（“１”→“０”）を検出して
インバータ７段分の幅を持ったパルスを生成する。低Ｖ
ｔのナンドゲート３６はナンドゲート３４，３５の出力
の論理和をとることでこれら両出力を合成し、低Ｖｔの
インバータ３７，３８でさらにバッファリングすること
で波形整形したのちにアドレス変化検出信号ＡＴＤｉと
してアドレスバッファ外部に出力する。このアドレス変
化検出信号ＡＴＤｉは図３に示したアドレス変化検出信
号ＡＴＤＲ，ＡＲＤＣの何れかのビットに相当してい
る。
アドレスＡＤＤｉの立ち上がりの変化（“０”→
“１”）を検出してインバータ７段分の幅を持ったパル
スを生成する。一方、ナンドゲート３５はアドレスＡＤ
Ｄｉの立ち下がりの変化（“１”→“０”）を検出して
インバータ７段分の幅を持ったパルスを生成する。低Ｖ
ｔのナンドゲート３６はナンドゲート３４，３５の出力
の論理和をとることでこれら両出力を合成し、低Ｖｔの
インバータ３７，３８でさらにバッファリングすること
で波形整形したのちにアドレス変化検出信号ＡＴＤｉと
してアドレスバッファ外部に出力する。このアドレス変
化検出信号ＡＴＤｉは図３に示したアドレス変化検出信
号ＡＴＤＲ，ＡＲＤＣの何れかのビットに相当してい
る。
【００５７】ＴｒＱ３１〜ＴｒＱ３９は何れも高Ｖｔの
パワーカット用トランジスタであって、低Ｖｔの論理ゲ
ートを構成するトランジスタに接続されている。例え
ば、ＴｒＱ３１のドレイン端子はインバータ２３を構成
するｐ形トランジスタのソース端子に接続され、ＴｒＱ
３３のドレイン端子はインバータ２４を構成するｎ形ト
ランジスタのソース端子に接続されている。また、Ｔｒ
Ｑ３９は２入力のナンドゲート３５を構成する縦積みさ
れた２個のｎ形トランジスタのうち、図中下側に配置さ
れたトランジスタのソース端子に接続されている。さら
に、ＴｒＱ３８は２入力のナンドゲート３６を構成する
２個のｐ形トランジスタの共通ソース端子に接続されて
いる。なお、図４では参考までにナンドゲートの回路図
を示してある。
パワーカット用トランジスタであって、低Ｖｔの論理ゲ
ートを構成するトランジスタに接続されている。例え
ば、ＴｒＱ３１のドレイン端子はインバータ２３を構成
するｐ形トランジスタのソース端子に接続され、ＴｒＱ
３３のドレイン端子はインバータ２４を構成するｎ形ト
ランジスタのソース端子に接続されている。また、Ｔｒ
Ｑ３９は２入力のナンドゲート３５を構成する縦積みさ
れた２個のｎ形トランジスタのうち、図中下側に配置さ
れたトランジスタのソース端子に接続されている。さら
に、ＴｒＱ３８は２入力のナンドゲート３６を構成する
２個のｐ形トランジスタの共通ソース端子に接続されて
いる。なお、図４では参考までにナンドゲートの回路図
を示してある。
【００５８】ここで、アドレスバッファはＳＲＡＭの外
部から供給されるアドレスＡＤＤをそのまま受けるた
め、内部の論理回路の大部分を低Ｖｔのトランジスタで
構成している。例えば、入力側近端にあるインバータ２
３〜２５にはノイズ等も加味すると周期の短いショート
パルスが入力される可能性があるため、各インバータに
専用のパワーカット用トランジスタを割り当てている。
一方、インバータ２３〜２５よりも後段に位置するイン
バータ２６〜３３に関しては、上述したように容量成分
及び抵抗成分によってノイズ成分が低減するため、２個
の低Ｖｔトランジスタ毎にパワーカット用トランジスタ
を１個配置するようにしている。他方、インバータ２６
〜３３よりもさらに後段に位置するナンドゲート３４〜
３６及びインバータ３７〜３８に関しては、３個のトラ
ンジスタ毎にそれぞれパワーカット用トランジスタを１
個配置している。なお、ナンドゲート３６については内
部で２個のｐ形トランジスタに接続されている。
部から供給されるアドレスＡＤＤをそのまま受けるた
め、内部の論理回路の大部分を低Ｖｔのトランジスタで
構成している。例えば、入力側近端にあるインバータ２
３〜２５にはノイズ等も加味すると周期の短いショート
パルスが入力される可能性があるため、各インバータに
専用のパワーカット用トランジスタを割り当てている。
一方、インバータ２３〜２５よりも後段に位置するイン
バータ２６〜３３に関しては、上述したように容量成分
及び抵抗成分によってノイズ成分が低減するため、２個
の低Ｖｔトランジスタ毎にパワーカット用トランジスタ
を１個配置するようにしている。他方、インバータ２６
〜３３よりもさらに後段に位置するナンドゲート３４〜
３６及びインバータ３７〜３８に関しては、３個のトラ
ンジスタ毎にそれぞれパワーカット用トランジスタを１
個配置している。なお、ナンドゲート３６については内
部で２個のｐ形トランジスタに接続されている。
【００５９】次に、スタンバイ状態ではノアゲート２１
の出力が“Ｌ”レベルに固定されてインバータ２２の出
力が“Ｈ”レベルとなる。これにより、次段のインバー
タ２３を構成するｐ形トランジスタがカットオフするた
め、これにパワーカット用のＴｒＱ３１を接続してい
る。インバータ２４，２５も同様であって、レベルが順
次反転するためそれぞれｎ形，ｐ形トランジスタ側にパ
ワーカット用トランジスタを設けてある。さらにインバ
ータ２６〜３３も同様である。次に、ナンドゲート３４
にはインバータ２６，３３からそれぞれ“Ｈ”，“Ｌ”
レベルが出力される。このため、ｐ形トランジスタの何
れか一方がオンになるが、ｎ形トランジスタは何れかが
カットオフして電流が流れないため、ナンドゲート３４
にはｎ形トランジスタ側にパワーカット用トランジスタ
を付けてある。
の出力が“Ｌ”レベルに固定されてインバータ２２の出
力が“Ｈ”レベルとなる。これにより、次段のインバー
タ２３を構成するｐ形トランジスタがカットオフするた
め、これにパワーカット用のＴｒＱ３１を接続してい
る。インバータ２４，２５も同様であって、レベルが順
次反転するためそれぞれｎ形，ｐ形トランジスタ側にパ
ワーカット用トランジスタを設けてある。さらにインバ
ータ２６〜３３も同様である。次に、ナンドゲート３４
にはインバータ２６，３３からそれぞれ“Ｈ”，“Ｌ”
レベルが出力される。このため、ｐ形トランジスタの何
れか一方がオンになるが、ｎ形トランジスタは何れかが
カットオフして電流が流れないため、ナンドゲート３４
にはｎ形トランジスタ側にパワーカット用トランジスタ
を付けてある。
【００６０】また、ナンドゲート３５にはインバータ２
５，３２からそれぞれ“Ｌ”，“Ｈ”レベルが供給され
るため、ナンドゲート３４と同じくｎ形トランジスタ側
にパワーカット用トランジスタを設けてある。さらに、
ナンドゲート３４，３５の出力は何れも“Ｈ”レベルで
あるため、ナンドゲート３６ではｐ形トランジスタが何
れもカットオフし、ｎ形トランジスタが何れもオン状態
となる。このため、ナンドゲート３６にはｐ形トランジ
スタ側にパワーカット用トランジスタを付けている。ま
た、ナンドゲート３６の出力は“Ｌ”レベルとなるた
め、インバータ３７，３８には図示のようにパワーカッ
ト用トランジスタを設けている。ちなみに、このときア
ドレス変化検出信号ＡＴＤｉは“Ｌ”レベルである。
５，３２からそれぞれ“Ｌ”，“Ｈ”レベルが供給され
るため、ナンドゲート３４と同じくｎ形トランジスタ側
にパワーカット用トランジスタを設けてある。さらに、
ナンドゲート３４，３５の出力は何れも“Ｈ”レベルで
あるため、ナンドゲート３６ではｐ形トランジスタが何
れもカットオフし、ｎ形トランジスタが何れもオン状態
となる。このため、ナンドゲート３６にはｐ形トランジ
スタ側にパワーカット用トランジスタを付けている。ま
た、ナンドゲート３６の出力は“Ｌ”レベルとなるた
め、インバータ３７，３８には図示のようにパワーカッ
ト用トランジスタを設けている。ちなみに、このときア
ドレス変化検出信号ＡＴＤｉは“Ｌ”レベルである。
【００６１】〈ロウデコーダ，カラムデコーダ〉次に、
図５〜図６はロウデコーダ４又はカラムデコーダ５の詳
細構成を示した回路図であって、図示の都合からデコー
ダに入力されるアドレスのビット数が少ない場合につい
て示してある。これらデコーダは図５に示した前段のプ
リデコーダと図６に示した後段のメインデコーダで構成
されている。まず、図５においてアドレス／ＡＤＤ０，
／ＡＤＤ１はロウアドレスＲＡ又はカラムアドレスＣＡ
を構成するビットのうちそれぞれビット０，ビット１に
相当しており、この２ビットをデコードして４ビットの
デコード信号Ｄ１ａ〜Ｄ１（ａ＋３）を生成する。
図５〜図６はロウデコーダ４又はカラムデコーダ５の詳
細構成を示した回路図であって、図示の都合からデコー
ダに入力されるアドレスのビット数が少ない場合につい
て示してある。これらデコーダは図５に示した前段のプ
リデコーダと図６に示した後段のメインデコーダで構成
されている。まず、図５においてアドレス／ＡＤＤ０，
／ＡＤＤ１はロウアドレスＲＡ又はカラムアドレスＣＡ
を構成するビットのうちそれぞれビット０，ビット１に
相当しており、この２ビットをデコードして４ビットの
デコード信号Ｄ１ａ〜Ｄ１（ａ＋３）を生成する。
【００６２】低Ｖｔのインバータ４１〜４４はアドレス
／ＡＤＤ０を遅延させ、低Ｖｔのインバータ４５〜４８
はアドレス／ＡＤＤ１を遅延させる。また、インバータ
４９，５０はそれぞれ遅延が与えられたアドレス／ＡＤ
Ｄ０，／ＡＤＤ１からアドレスＡＤＤ０，ＡＤＤ１を生
成する。ナンドゲート５１〜５４及びインバータ５５〜
５８はこれら４種類のアドレスをもとに、アドレスＡＤ
Ｄ１，ＡＤＤ０が“００”，“０１”，“１０”，“１
１”のときに“Ｈ”レベルとなるデコード信号Ｄ１ａ，
Ｄ１（ａ＋１），Ｄ１（ａ＋２），Ｄ１（ａ＋３）を生
成する。
／ＡＤＤ０を遅延させ、低Ｖｔのインバータ４５〜４８
はアドレス／ＡＤＤ１を遅延させる。また、インバータ
４９，５０はそれぞれ遅延が与えられたアドレス／ＡＤ
Ｄ０，／ＡＤＤ１からアドレスＡＤＤ０，ＡＤＤ１を生
成する。ナンドゲート５１〜５４及びインバータ５５〜
５８はこれら４種類のアドレスをもとに、アドレスＡＤ
Ｄ１，ＡＤＤ０が“００”，“０１”，“１０”，“１
１”のときに“Ｈ”レベルとなるデコード信号Ｄ１ａ，
Ｄ１（ａ＋１），Ｄ１（ａ＋２），Ｄ１（ａ＋３）を生
成する。
【００６３】次に、ＴｒＱ４１〜ＴｒＱ４４は低Ｖｔの
インバータ４１〜４８のために設けられたパワーカット
用トランジスタであって、同じアドレス／ＡＤＤｉが入
力される図４のインバータ２６〜３３と同じく、インバ
ータ毎に１個のパワーカット用トランジスタを設けてい
る。また、前述したようにスタンバイ状態においてアド
レス／ＡＤＤｉは何れも“Ｌ”レベルであることから、
インバータ４１，４５にはｎ形トランジスタ側にパワー
カット用トランジスタを付けてあり、これら以外の低Ｖ
ｔ化されたインバータもこれに準じている。
インバータ４１〜４８のために設けられたパワーカット
用トランジスタであって、同じアドレス／ＡＤＤｉが入
力される図４のインバータ２６〜３３と同じく、インバ
ータ毎に１個のパワーカット用トランジスタを設けてい
る。また、前述したようにスタンバイ状態においてアド
レス／ＡＤＤｉは何れも“Ｌ”レベルであることから、
インバータ４１，４５にはｎ形トランジスタ側にパワー
カット用トランジスタを付けてあり、これら以外の低Ｖ
ｔ化されたインバータもこれに準じている。
【００６４】次に、図６において、デコード信号Ｄ１ｊ
〜Ｄ１ｔは図５に示したプリデコード回路で生成される
デコード信号Ｄ１ａ等に相当している。例えば、デコー
ド信号Ｄ１ｊはアドレスＡＤＤのビット０，１のデコー
ド結果、デコード信号Ｄ１ｋはアドレスＡＤＤのビット
２，３のデコード結果、デコード信号Ｄ１ｍはアドレス
ＡＤＤのビット４，５のデコード結果などである。ま
た、ナンドゲート６１はこれらデコード信号の論理積を
とってノアゲート６２に供給する。
〜Ｄ１ｔは図５に示したプリデコード回路で生成される
デコード信号Ｄ１ａ等に相当している。例えば、デコー
ド信号Ｄ１ｊはアドレスＡＤＤのビット０，１のデコー
ド結果、デコード信号Ｄ１ｋはアドレスＡＤＤのビット
２，３のデコード結果、デコード信号Ｄ１ｍはアドレス
ＡＤＤのビット４，５のデコード結果などである。ま
た、ナンドゲート６１はこれらデコード信号の論理積を
とってノアゲート６２に供給する。
【００６５】次に、ワンショット信号ＯＳはアドレスＡ
ＤＤのビットの何れかにでも変化があったときに“Ｈ”
レベルとなる信号であって、図３に示したワンショット
信号／ＯＳＲ，／ＯＳＣの反転信号に相当する。ノアゲ
ート６２はアドレスＡＤＤが変化してから所定時間にわ
たってナンドゲート６１から出力されるデコード信号を
無効化し、その出力を“Ｌ”レベルのままにする。次
に、低Ｖｔのインバータ６３〜６８はノアゲート６２か
ら出力されるデコード信号を遅延させてデコード信号Ｄ
２ｃ０として出力する。なお、上述した回路構成が複数
組存在しているため、例えばデコード信号Ｄ１ｎ，Ｄ１
ｐ，Ｄ１ｑ及びデコード信号Ｄ１ｒ，Ｄ１ｓ，Ｄ１ｔを
もとにそれぞれデコード信号Ｄ２ｃ１，Ｄ２ｃｚが生成
される。
ＤＤのビットの何れかにでも変化があったときに“Ｈ”
レベルとなる信号であって、図３に示したワンショット
信号／ＯＳＲ，／ＯＳＣの反転信号に相当する。ノアゲ
ート６２はアドレスＡＤＤが変化してから所定時間にわ
たってナンドゲート６１から出力されるデコード信号を
無効化し、その出力を“Ｌ”レベルのままにする。次
に、低Ｖｔのインバータ６３〜６８はノアゲート６２か
ら出力されるデコード信号を遅延させてデコード信号Ｄ
２ｃ０として出力する。なお、上述した回路構成が複数
組存在しているため、例えばデコード信号Ｄ１ｎ，Ｄ１
ｐ，Ｄ１ｑ及びデコード信号Ｄ１ｒ，Ｄ１ｓ，Ｄ１ｔを
もとにそれぞれデコード信号Ｄ２ｃ１，Ｄ２ｃｚが生成
される。
【００６６】次に、ＴｒＱ４８，ＴｒＱ４９は多段に接
続されたインバータのためのパワーカット用トランジス
タである。そして、図６に示すメインデコード回路は図
５に示したプリデコード回路の後段に位置するため、図
４に示したアドレスバッファの出力段部分と同じくイン
バータ３個毎にパワーカット用トランジスタを１個割り
当てている。ここで、上述したようにスタンバイ状態で
はアドレス／ＡＤＤｉが何れも“Ｌ”レベルになってい
る。したがって、図５においてナンドゲート５１〜５４
の出力は“Ｈ”レベル，デコード信号Ｄ１ａ等は何れも
“Ｌ”レベルであるので、図６ではナンドゲート６１の
出力は“Ｈ”レベル，ノアゲート６２の出力は“Ｌ”レ
ベルである。したがって、インバータ６３のｎ形トラン
ジスタ側にパワーカット用のトランジスタが接続され、
インバータ６４〜６８についてもこれに準じる。
続されたインバータのためのパワーカット用トランジス
タである。そして、図６に示すメインデコード回路は図
５に示したプリデコード回路の後段に位置するため、図
４に示したアドレスバッファの出力段部分と同じくイン
バータ３個毎にパワーカット用トランジスタを１個割り
当てている。ここで、上述したようにスタンバイ状態で
はアドレス／ＡＤＤｉが何れも“Ｌ”レベルになってい
る。したがって、図５においてナンドゲート５１〜５４
の出力は“Ｈ”レベル，デコード信号Ｄ１ａ等は何れも
“Ｌ”レベルであるので、図６ではナンドゲート６１の
出力は“Ｈ”レベル，ノアゲート６２の出力は“Ｌ”レ
ベルである。したがって、インバータ６３のｎ形トラン
ジスタ側にパワーカット用のトランジスタが接続され、
インバータ６４〜６８についてもこれに準じる。
【００６７】次に、図７はワンショット信号生成回路８
の詳細構成を示した回路図である。同図において、ノア
ゲート７１はアドレスＡＤＤのビット０〜２にそれぞれ
対応するアドレス変化検出信号ＡＴＤ０〜ＡＴＤ２を合
成した後に反転して出力する。これと同様のノアゲート
７１がアドレスＡＤＤのビット数に対応するだけ存在す
るので、ナンドゲート７２はアクティブ状態においてチ
ップ選択信号ＣＳが“Ｈ”レベルのときに、ノアゲート
７１，…，７１の出力の論理和をとって出力する。つま
り、アドレスＡＤＤの何れかのビットに変化があってア
ドレス変化検出信号ＡＴＤｉの何れかが“Ｈ”レベルで
あれば、アクティブ状態におけるナンドゲート７２の出
力は“Ｈ”レベルとなる。そして低Ｖｔのインバータ７
３〜７９はナンドゲート７２の出力をバッファリングす
ることで波形整形してからワンショット信号／ＯＳを出
力する。
の詳細構成を示した回路図である。同図において、ノア
ゲート７１はアドレスＡＤＤのビット０〜２にそれぞれ
対応するアドレス変化検出信号ＡＴＤ０〜ＡＴＤ２を合
成した後に反転して出力する。これと同様のノアゲート
７１がアドレスＡＤＤのビット数に対応するだけ存在す
るので、ナンドゲート７２はアクティブ状態においてチ
ップ選択信号ＣＳが“Ｈ”レベルのときに、ノアゲート
７１，…，７１の出力の論理和をとって出力する。つま
り、アドレスＡＤＤの何れかのビットに変化があってア
ドレス変化検出信号ＡＴＤｉの何れかが“Ｈ”レベルで
あれば、アクティブ状態におけるナンドゲート７２の出
力は“Ｈ”レベルとなる。そして低Ｖｔのインバータ７
３〜７９はナンドゲート７２の出力をバッファリングす
ることで波形整形してからワンショット信号／ＯＳを出
力する。
【００６８】ここで、ＴｒＱ５１〜ＴｒＱ５４はインバ
ータ７３〜７９のためのパワーカット用トランジスタで
ある。このうち、ナンドゲート７２の出力に近いインバ
ータ７３，７４に関してはそれぞれ専用のパワーカット
用トランジスタを設けてある。これは、ナンドゲート７
２でアドレス変化検出信号ＡＴＤｉの全てを合成してい
るため、アドレスＡＤＤの各ビットがスキューを持って
いるとナンドゲート７２から出力される信号の周期が短
くなってショートパルスとなるためである。
ータ７３〜７９のためのパワーカット用トランジスタで
ある。このうち、ナンドゲート７２の出力に近いインバ
ータ７３，７４に関してはそれぞれ専用のパワーカット
用トランジスタを設けてある。これは、ナンドゲート７
２でアドレス変化検出信号ＡＴＤｉの全てを合成してい
るため、アドレスＡＤＤの各ビットがスキューを持って
いるとナンドゲート７２から出力される信号の周期が短
くなってショートパルスとなるためである。
【００６９】一方、その後段に位置するインバータ７５
〜７９ではショートパルスが低減するため、個々のパワ
ーカット用トランジスタが２個ないし３個のインバータ
を受け持つようにしている。次に、スタンバイ状態では
上述したようにアドレス変化検出信号ＡＴＤｉが何れも
“Ｌ”レベルであってノアゲート７１の出力は何れも
“Ｈ”レベルとなるが、チップ選択信号ＣＳは“Ｌ”レ
ベルとなるため、結果的にナンドゲート７２の出力は
“Ｈ”レベルとなる。このため、インバータ７３〜７９
では図示のようにｎ形／ｐ形の何れかのトランジスタ側
にパワーカット用トランジスタが付けられている。な
お、ナンドゲート７２の出力が“Ｈ”レベルであること
から、スタンバイ状態におけるワンショット信号／ＯＳ
のレベルは“Ｌ”レベルとなる。
〜７９ではショートパルスが低減するため、個々のパワ
ーカット用トランジスタが２個ないし３個のインバータ
を受け持つようにしている。次に、スタンバイ状態では
上述したようにアドレス変化検出信号ＡＴＤｉが何れも
“Ｌ”レベルであってノアゲート７１の出力は何れも
“Ｈ”レベルとなるが、チップ選択信号ＣＳは“Ｌ”レ
ベルとなるため、結果的にナンドゲート７２の出力は
“Ｈ”レベルとなる。このため、インバータ７３〜７９
では図示のようにｎ形／ｐ形の何れかのトランジスタ側
にパワーカット用トランジスタが付けられている。な
お、ナンドゲート７２の出力が“Ｈ”レベルであること
から、スタンバイ状態におけるワンショット信号／ＯＳ
のレベルは“Ｌ”レベルとなる。
【００７０】〈カラムスイッチ・センスアンプ〉次に、
図８はカラムスイッチ・センスアンプ６の一部について
その詳細構成を示した回路図である。もっとも、カラム
スイッチおよびセンスアンプ自体は既存のＳＲＡＭで採
用されているものと特に変わりがないため、ここではカ
ラムスイッチの図示を省略するとともに、センスアンプ
についてもブロックのままの形にとどめてある。同図に
おいて、符号ＤＢはメモリセルに接続されたビット線対
が図示しないカラムスイッチを介して互いに接続された
データバスであり、また、符号ＷＲＢはセンスアンプ８
０と図３に示した入出力データコントローラ７との間で
読み出しデータ及び書き込みデータを授受するためのＩ
／Ｏ（入出力）バスである。
図８はカラムスイッチ・センスアンプ６の一部について
その詳細構成を示した回路図である。もっとも、カラム
スイッチおよびセンスアンプ自体は既存のＳＲＡＭで採
用されているものと特に変わりがないため、ここではカ
ラムスイッチの図示を省略するとともに、センスアンプ
についてもブロックのままの形にとどめてある。同図に
おいて、符号ＤＢはメモリセルに接続されたビット線対
が図示しないカラムスイッチを介して互いに接続された
データバスであり、また、符号ＷＲＢはセンスアンプ８
０と図３に示した入出力データコントローラ７との間で
読み出しデータ及び書き込みデータを授受するためのＩ
／Ｏ（入出力）バスである。
【００７１】次に、符号ＳＳはそのレベルが“Ｈ”レベ
ルのときにセンスアンプ８０を活性化させるためのカラ
ム選択信号（ないしはセンスアンプ選択信号）であっ
て、図３に示したカラムデコーダ５の出力に相当してい
る。また、ナンドゲート８１は上述した理由でワンショ
ット信号ＯＳが“Ｌ”レベル（ワンショット信号／ＯＳ
が“Ｌ”レベル）になっている場合に、カラム選択信号
ＳＳのレベルによらずその出力を“Ｈ”レベルに強制し
てセンスアンプ８０が活性化されるのを抑えるためのゲ
ートである。なお、図８に示したワンショット信号／Ｏ
Ｓは図３に示したワンショット信号／ＯＳＣに相当して
いる。また、インバータ８２はナンドゲート８１の出力
を単に反転させる。
ルのときにセンスアンプ８０を活性化させるためのカラ
ム選択信号（ないしはセンスアンプ選択信号）であっ
て、図３に示したカラムデコーダ５の出力に相当してい
る。また、ナンドゲート８１は上述した理由でワンショ
ット信号ＯＳが“Ｌ”レベル（ワンショット信号／ＯＳ
が“Ｌ”レベル）になっている場合に、カラム選択信号
ＳＳのレベルによらずその出力を“Ｈ”レベルに強制し
てセンスアンプ８０が活性化されるのを抑えるためのゲ
ートである。なお、図８に示したワンショット信号／Ｏ
Ｓは図３に示したワンショット信号／ＯＳＣに相当して
いる。また、インバータ８２はナンドゲート８１の出力
を単に反転させる。
【００７２】一方、低Ｖｔのインバータ８３〜９６はイ
ンバータ８２の出力に遅延を与えてナンドゲート９７に
供給する。ナンドゲート９７にはこのほかにインバータ
８２の出力が直接入力されるほか、途中にあるインバー
タ８８の出力が供給される。いま、カラム選択信号ＳＳ
が立ち上がるときにはワンショット信号／ＯＳは“Ｌ”
レベルとなっており、ナンドゲート８１の出力が“Ｌ”
レベルとなるのを抑えている。この後、ワンショット信
号／ＯＳが立ち上がった時点でナンドゲート８１の出力
が“Ｌ”レベルとなるため、インバータ８２の出力は
“Ｈ”レベルとなる。そして、インバータ１４段分の遅
延時間が経過した時点でナンドゲート９７の出力が
“Ｌ”レベルとなり、その後にカラム選択信号ＳＳが立
ち下がった時点でナンドゲート９７の出力が“Ｈ”レベ
ルとなる。インバータ９８はナンドゲート９７の出力を
反転させ、これをセンスアンプ活性化信号としてセンス
アンプ８０に供給する。
ンバータ８２の出力に遅延を与えてナンドゲート９７に
供給する。ナンドゲート９７にはこのほかにインバータ
８２の出力が直接入力されるほか、途中にあるインバー
タ８８の出力が供給される。いま、カラム選択信号ＳＳ
が立ち上がるときにはワンショット信号／ＯＳは“Ｌ”
レベルとなっており、ナンドゲート８１の出力が“Ｌ”
レベルとなるのを抑えている。この後、ワンショット信
号／ＯＳが立ち上がった時点でナンドゲート８１の出力
が“Ｌ”レベルとなるため、インバータ８２の出力は
“Ｈ”レベルとなる。そして、インバータ１４段分の遅
延時間が経過した時点でナンドゲート９７の出力が
“Ｌ”レベルとなり、その後にカラム選択信号ＳＳが立
ち下がった時点でナンドゲート９７の出力が“Ｈ”レベ
ルとなる。インバータ９８はナンドゲート９７の出力を
反転させ、これをセンスアンプ活性化信号としてセンス
アンプ８０に供給する。
【００７３】次に、ＴｒＱ６０，ＴｒＱ６１はパワーカ
ット用のトランジスタであって、これら両トランジスタ
で低Ｖｔのインバータ全てを受け持っている。というの
も、カラム選択信号ＳＳはメモリセルをセンスするとき
に立ち上がってセンス動作が完了してから立ち下がるた
め、アドレスＡＤＤなどに比べて十分長い周期で変化す
る。このため、ｎ形／ｐ形それぞれのトランジスタにつ
いて１個のパワーカット用トランジスタを割り当てるよ
うにすれば足りる。なお、ワンショット信号／ＯＳはス
タンバイ状態で“Ｌ”レベルに固定されるため、インバ
ータ８２の出力も“Ｌ”レベルとなる。その結果、イン
バータ８３〜９６には図示のようにパワーカット用トラ
ンジスタが接続されることになる。
ット用のトランジスタであって、これら両トランジスタ
で低Ｖｔのインバータ全てを受け持っている。というの
も、カラム選択信号ＳＳはメモリセルをセンスするとき
に立ち上がってセンス動作が完了してから立ち下がるた
め、アドレスＡＤＤなどに比べて十分長い周期で変化す
る。このため、ｎ形／ｐ形それぞれのトランジスタにつ
いて１個のパワーカット用トランジスタを割り当てるよ
うにすれば足りる。なお、ワンショット信号／ＯＳはス
タンバイ状態で“Ｌ”レベルに固定されるため、インバ
ータ８２の出力も“Ｌ”レベルとなる。その結果、イン
バータ８３〜９６には図示のようにパワーカット用トラ
ンジスタが接続されることになる。
【００７４】〈入出力データコントローラ〉次に、図９
は入出力データコントローラ７の詳細構成を示したもの
であって、データ１ビット分についての回路である。同
図において、ノアゲート１０１は、スタンバイ状態でチ
ップ選択信号／ＣＳが“Ｈ”レベルとなったときに、デ
ータＩ／Ｏによらずその出力を“Ｌ”レベルに固定す
る。低Ｖｔのインバータ１０２〜１１６はノアゲート１
０１の出力に遅延を与えるためのものである。また、Ｔ
ｒＱ７０〜ＴｒＱ７４はこれらインバータのためのパワ
ーカット用トランジスタである。
は入出力データコントローラ７の詳細構成を示したもの
であって、データ１ビット分についての回路である。同
図において、ノアゲート１０１は、スタンバイ状態でチ
ップ選択信号／ＣＳが“Ｈ”レベルとなったときに、デ
ータＩ／Ｏによらずその出力を“Ｌ”レベルに固定す
る。低Ｖｔのインバータ１０２〜１１６はノアゲート１
０１の出力に遅延を与えるためのものである。また、Ｔ
ｒＱ７０〜ＴｒＱ７４はこれらインバータのためのパワ
ーカット用トランジスタである。
【００７５】データＩ／Ｏには書き込みデータがＳＲＡ
Ｍ外部から直接に供給されるため、ノイズなどのショー
トパルスを考慮に入れて初段のインバータ１０２には専
用のパワーカット用トランジスタを設けている。また、
インバータ１０２の後段に位置するインバータ１０３〜
１０６にはインバータ２個毎にパワーカット用トランジ
スタを１個割り当てるとともに、さらに後段にあるイン
バータ１０７〜１１６についてはｎ形／ｐ形それぞれの
トランジスタについてパワーカット用トランジスタを１
個だけ配置してある。
Ｍ外部から直接に供給されるため、ノイズなどのショー
トパルスを考慮に入れて初段のインバータ１０２には専
用のパワーカット用トランジスタを設けている。また、
インバータ１０２の後段に位置するインバータ１０３〜
１０６にはインバータ２個毎にパワーカット用トランジ
スタを１個割り当てるとともに、さらに後段にあるイン
バータ１０７〜１１６についてはｎ形／ｐ形それぞれの
トランジスタについてパワーカット用トランジスタを１
個だけ配置してある。
【００７６】書き込みイネーブル信号／ＷＤＥはメモリ
セルアレイ１への書き込みを行う場合に有効（“Ｌ”レ
ベル）となる信号であり、インバータ１１７はこの信号
を反転させて書き込みイネーブル信号ＷＤＥを生成す
る。ナンドゲート１１８，ノアゲート１１９は書き込み
イネーブル信号ＷＤＥ，／ＷＤＥが有効であるときに、
インバータ１１６から出力されるデータＩ／Ｏに応じて
ＴｒＱ７５，ＴｒＱ７６を駆動する。また、これらＴｒ
Ｑ７５，ＴｒＱ７６はＩ／ＯバスＷＲＢを通じてデータ
Ｉ／Ｏをセンスアンプ８０（図８参照）に供給する。
セルアレイ１への書き込みを行う場合に有効（“Ｌ”レ
ベル）となる信号であり、インバータ１１７はこの信号
を反転させて書き込みイネーブル信号ＷＤＥを生成す
る。ナンドゲート１１８，ノアゲート１１９は書き込み
イネーブル信号ＷＤＥ，／ＷＤＥが有効であるときに、
インバータ１１６から出力されるデータＩ／Ｏに応じて
ＴｒＱ７５，ＴｒＱ７６を駆動する。また、これらＴｒ
Ｑ７５，ＴｒＱ７６はＩ／ＯバスＷＲＢを通じてデータ
Ｉ／Ｏをセンスアンプ８０（図８参照）に供給する。
【００７７】データ出力イネーブル信号／ＤＯＥはメモ
リセルアレイ１からデータを読み出すときに有効化され
る信号であって、インバータ１２０はこの信号を反転さ
せてデータ出力イネーブル信号ＤＯＥ（図示省略）を生
成する。ナンドゲート１２１及びノアゲート１２２は、
データ出力イネーブル信号／ＤＯＥが有効であるとき
に、Ｉ／ＯバスＷＲＢを通じてセンスアンプ８０から読
み出されるデータの反転データを出力する。インバータ
１２３，１２４はナンドゲート１２１から出力されるデ
ータを遅延させてＴｒＱ７７を駆動し、同様にインバー
タ１２５，１２６はノアゲート１２２から出力されるデ
ータを遅延させてＴｒＱ７８を駆動する。そしてこれら
ＴｒＱ７７，ＴｒＱ７８はメモリセルアレイ１から読み
出されたデータをデータＩ／ＯとしてＳＲＡＭ外部へ出
力する。
リセルアレイ１からデータを読み出すときに有効化され
る信号であって、インバータ１２０はこの信号を反転さ
せてデータ出力イネーブル信号ＤＯＥ（図示省略）を生
成する。ナンドゲート１２１及びノアゲート１２２は、
データ出力イネーブル信号／ＤＯＥが有効であるとき
に、Ｉ／ＯバスＷＲＢを通じてセンスアンプ８０から読
み出されるデータの反転データを出力する。インバータ
１２３，１２４はナンドゲート１２１から出力されるデ
ータを遅延させてＴｒＱ７７を駆動し、同様にインバー
タ１２５，１２６はノアゲート１２２から出力されるデ
ータを遅延させてＴｒＱ７８を駆動する。そしてこれら
ＴｒＱ７７，ＴｒＱ７８はメモリセルアレイ１から読み
出されたデータをデータＩ／ＯとしてＳＲＡＭ外部へ出
力する。
【００７８】以上のように、本実施形態では図３に示し
たブロック毎にパワーカット用トランジスタを独立に設
けるようにしている。また、本実施形態では、各ブロッ
クへ入力される信号の周期に応じてパワーカット用トラ
ンジスタが受け持つトランジスタの数を決めている。そ
の際、各ブロックに対する入力信号に含まれるノイズや
入力信号間のスキュー等をも考慮している。すなわち、
入力段の近傍に配置されたトランジスタに関しては、パ
ワーカット用トランジスタに割り当てるトランジスタ数
を減らしている。また、後段にゆくほどそれまでの容量
成分や抵抗成分によって周波数の高い信号が消滅するた
め、出力段に近くなるほどパワーカット用トランジスタ
に割り当てるトランジスタ数を増やしている。このよう
にすることでパワーカット用トランジスタの最適な配置
が可能となる。
たブロック毎にパワーカット用トランジスタを独立に設
けるようにしている。また、本実施形態では、各ブロッ
クへ入力される信号の周期に応じてパワーカット用トラ
ンジスタが受け持つトランジスタの数を決めている。そ
の際、各ブロックに対する入力信号に含まれるノイズや
入力信号間のスキュー等をも考慮している。すなわち、
入力段の近傍に配置されたトランジスタに関しては、パ
ワーカット用トランジスタに割り当てるトランジスタ数
を減らしている。また、後段にゆくほどそれまでの容量
成分や抵抗成分によって周波数の高い信号が消滅するた
め、出力段に近くなるほどパワーカット用トランジスタ
に割り当てるトランジスタ数を増やしている。このよう
にすることでパワーカット用トランジスタの最適な配置
が可能となる。
【００７９】なお、本実施形態では第１実施形態をもと
にしたＳＲＡＭへの適用例を示したが、第１実施形態に
代えて第２実施形態をもとに構成しても良いのは勿論で
ある。この場合、例えば図４に示したＴｒＱ３１のゲー
ト端子とＴｒＱ３２のゲート端子の間，ＴｒＱ３４のゲ
ート端子とＴｒＱ３５のゲート端子の間などにそれぞれ
インバータ２段からなるバッファを挿入すれば良い。ま
た、本実施形態では図３に示した各ブロックのうち、メ
モリセルアレイ１以外の全てについて本発明を適用する
ようにしたが、これらブロックの一部についてだけ適用
するようにしても良いのは勿論である。
にしたＳＲＡＭへの適用例を示したが、第１実施形態に
代えて第２実施形態をもとに構成しても良いのは勿論で
ある。この場合、例えば図４に示したＴｒＱ３１のゲー
ト端子とＴｒＱ３２のゲート端子の間，ＴｒＱ３４のゲ
ート端子とＴｒＱ３５のゲート端子の間などにそれぞれ
インバータ２段からなるバッファを挿入すれば良い。ま
た、本実施形態では図３に示した各ブロックのうち、メ
モリセルアレイ１以外の全てについて本発明を適用する
ようにしたが、これらブロックの一部についてだけ適用
するようにしても良いのは勿論である。
【００８０】
【発明の効果】以上説明したように、本発明では、論理
回路を構成するトランジスタである論理回路トランジス
タのうち、スタンバイ状態でカットオフする論理回路ト
ランジスタのリーク電流を遮断するためのパワーカット
用トランジスタを複数備えている。これにより、個々の
パワーカット用トランジスタが受け持つことになる論理
回路トランジスタの数を減らすことができる。また、本
発明では同時に充放電する論理回路トランジスタの数を
パワーカット用トランジスタ毎に制限しており、受け持
ちの論理回路トランジスタの数を少なくするほど、これ
ら論理回路トランジスタが同時に充放電されることに起
因して論理回路の遅延時間が増大するのを抑えることが
可能となる。また、論理回路へ入力されるパルスの幅に
依存することなく遅延時間を一定にすることが可能とな
る。このほか、論理回路トランジスタの閾値電圧を低く
しているため低電源電圧で高速動作させることが可能と
なる。また、パワーカット用トランジスタを設けている
ため、スタンバイ状態でカットオフする論理回路トラン
ジスタに流れるサブスレッショルド電流を阻止すること
ができ、低消費電流化を図ることが可能となる。さら
に、スタンバイ状態でカットオフする論理回路トランジ
スタだけをパワーカット用トランジスタに接続している
ため、スタンバイ状態でカットオフされない論理回路ト
ランジスタから電位を供給することができ、論理回路内
のゲートの出力が不確定になることもない。
回路を構成するトランジスタである論理回路トランジス
タのうち、スタンバイ状態でカットオフする論理回路ト
ランジスタのリーク電流を遮断するためのパワーカット
用トランジスタを複数備えている。これにより、個々の
パワーカット用トランジスタが受け持つことになる論理
回路トランジスタの数を減らすことができる。また、本
発明では同時に充放電する論理回路トランジスタの数を
パワーカット用トランジスタ毎に制限しており、受け持
ちの論理回路トランジスタの数を少なくするほど、これ
ら論理回路トランジスタが同時に充放電されることに起
因して論理回路の遅延時間が増大するのを抑えることが
可能となる。また、論理回路へ入力されるパルスの幅に
依存することなく遅延時間を一定にすることが可能とな
る。このほか、論理回路トランジスタの閾値電圧を低く
しているため低電源電圧で高速動作させることが可能と
なる。また、パワーカット用トランジスタを設けている
ため、スタンバイ状態でカットオフする論理回路トラン
ジスタに流れるサブスレッショルド電流を阻止すること
ができ、低消費電流化を図ることが可能となる。さら
に、スタンバイ状態でカットオフする論理回路トランジ
スタだけをパワーカット用トランジスタに接続している
ため、スタンバイ状態でカットオフされない論理回路ト
ランジスタから電位を供給することができ、論理回路内
のゲートの出力が不確定になることもない。
【００８１】また、請求項２記載の発明では、同時に充
放電する論理回路トランジスタの数がパワーカット用ト
ランジスタ毎に最大１個となるように割り当てを行って
いるため、論理回路トランジスタが充放電することによ
る遅延時間の増大を最小限にすることが可能となる。ま
た、本発明では、論理回路の遅延時間に加えて入力信号
の取りうる最小周期に応じて各パワーカット用トランジ
スタに割り当てる論理回路トランジスタを決定してい
る。これにより、周期が短く周波数の高いショートパル
スが入力される論理回路であっても遅延時間の増大を抑
えることができる。その一方で、周期が長く周波数の低
い信号が入力される論理回路ではパワーカット用トラン
ジスタの数を減らすことができることから、その分だけ
これらパワーカット用トランジスタの占有面積を削減す
ることができ、パワーカット用トランジスタの最適配置
を実現することができる。また、請求項３記載の発明で
は、入力信号の取りうる最小周期が各パワーカット用ト
ランジスタに割り当てる回路部分の遅延時間以上となる
ように、パワーカット用トランジスタの割り当てを行っ
ている。これにより、遅延時間を増大させない範囲で個
々のパワーカット用トランジスタが受け持つ論理回路ト
ランジスタの数を最大にすることができるため、パワー
カット用トランジスタの数が最小となるのに伴ってこれ
らパワーカット用トランジスタによる占有面積も最小に
することが可能となる。
放電する論理回路トランジスタの数がパワーカット用ト
ランジスタ毎に最大１個となるように割り当てを行って
いるため、論理回路トランジスタが充放電することによ
る遅延時間の増大を最小限にすることが可能となる。ま
た、本発明では、論理回路の遅延時間に加えて入力信号
の取りうる最小周期に応じて各パワーカット用トランジ
スタに割り当てる論理回路トランジスタを決定してい
る。これにより、周期が短く周波数の高いショートパル
スが入力される論理回路であっても遅延時間の増大を抑
えることができる。その一方で、周期が長く周波数の低
い信号が入力される論理回路ではパワーカット用トラン
ジスタの数を減らすことができることから、その分だけ
これらパワーカット用トランジスタの占有面積を削減す
ることができ、パワーカット用トランジスタの最適配置
を実現することができる。また、請求項３記載の発明で
は、入力信号の取りうる最小周期が各パワーカット用ト
ランジスタに割り当てる回路部分の遅延時間以上となる
ように、パワーカット用トランジスタの割り当てを行っ
ている。これにより、遅延時間を増大させない範囲で個
々のパワーカット用トランジスタが受け持つ論理回路ト
ランジスタの数を最大にすることができるため、パワー
カット用トランジスタの数が最小となるのに伴ってこれ
らパワーカット用トランジスタによる占有面積も最小に
することが可能となる。
【００８２】また、請求項４記載の発明では、入力段の
近傍に比べて出力段の近傍になるほど、パワーカット用
トランジスタへ割り当てる論理回路トランジスタの数を
多くしている。これにより、入力信号にノイズが載って
いる場合やビット間にスキューを持ったアドレス信号や
データ信号が入力された場合であっても、遅延時間の増
大を抑えつつ、パワーカット用トランジスタの数もでき
る限り少なくすることができる。すなわち、入力段の近
傍ではパワーカット用トランジスタを密に配置している
ため、ショートパルスによって遅延時間が増大すること
はない。また、出力段の近傍では入力段から前段までに
存在する容量成分および抵抗成分によってショートパル
スが消滅しているため、パワーカット用トランジスタの
数を減らしても遅延時間に影響することがない。また、
請求項５記載の発明では、チップ選択信号を個々のパワ
ーカット用トランジスタへ分配してゆくときに、当該チ
ップ選択信号をバッファリングするバッファ手段をパワ
ーカット用トランジスタ間に介挿するようにしている。
これにより、チップ選択信号の負荷容量を軽減すること
ができる。また、請求項６記載の発明では、メモリセル
アレイを除く半導体記憶装置内の主要な手段を構成する
論理回路として、請求項１〜５に記載された半導体装置
の構成を採用している。これにより、低電源電圧下で高
速に動作しなお且つスタンバイ状態においても低消費電
流であってチップサイズも小さなＳＲＡＭ等の半導体記
憶装置を実現することができる。
近傍に比べて出力段の近傍になるほど、パワーカット用
トランジスタへ割り当てる論理回路トランジスタの数を
多くしている。これにより、入力信号にノイズが載って
いる場合やビット間にスキューを持ったアドレス信号や
データ信号が入力された場合であっても、遅延時間の増
大を抑えつつ、パワーカット用トランジスタの数もでき
る限り少なくすることができる。すなわち、入力段の近
傍ではパワーカット用トランジスタを密に配置している
ため、ショートパルスによって遅延時間が増大すること
はない。また、出力段の近傍では入力段から前段までに
存在する容量成分および抵抗成分によってショートパル
スが消滅しているため、パワーカット用トランジスタの
数を減らしても遅延時間に影響することがない。また、
請求項５記載の発明では、チップ選択信号を個々のパワ
ーカット用トランジスタへ分配してゆくときに、当該チ
ップ選択信号をバッファリングするバッファ手段をパワ
ーカット用トランジスタ間に介挿するようにしている。
これにより、チップ選択信号の負荷容量を軽減すること
ができる。また、請求項６記載の発明では、メモリセル
アレイを除く半導体記憶装置内の主要な手段を構成する
論理回路として、請求項１〜５に記載された半導体装置
の構成を採用している。これにより、低電源電圧下で高
速に動作しなお且つスタンバイ状態においても低消費電
流であってチップサイズも小さなＳＲＡＭ等の半導体記
憶装置を実現することができる。
【図１】 本発明の第１実施形態による半導体装置の
構成例であって、多段のインバータが縦続接続されてな
る半導体装置の回路図である。
構成例であって、多段のインバータが縦続接続されてな
る半導体装置の回路図である。
【図２】 本発明の第２実施形態による半導体装置の
構成例であって、多段のインバータが縦続接続されてな
る半導体装置の回路図である。
構成例であって、多段のインバータが縦続接続されてな
る半導体装置の回路図である。
【図３】 本発明の第３実施形態による半導体装置の
構成例であるＳＲＡＭのブロック図である。
構成例であるＳＲＡＭのブロック図である。
【図４】 同実施形態による半導体装置におけるアド
レスバッファの詳細構成を示した回路図である。
レスバッファの詳細構成を示した回路図である。
【図５】 同実施形態による半導体装置におけるロウ
デコーダ／カラムデコーダのプリデコード部分の詳細構
成を示した回路図である。
デコーダ／カラムデコーダのプリデコード部分の詳細構
成を示した回路図である。
【図６】 同実施形態による半導体装置におけるロウ
デコーダ／カラムデコーダのメインデコード部分の詳細
構成を示した回路図である。
デコーダ／カラムデコーダのメインデコード部分の詳細
構成を示した回路図である。
【図７】 同実施形態による半導体装置におけるワン
ショット信号生成回路の詳細構成を示した回路図であ
る。
ショット信号生成回路の詳細構成を示した回路図であ
る。
【図８】 同実施形態による半導体装置におけるカラ
ムスイッチ・センスアンプの詳細構成を示した回路図で
ある。
ムスイッチ・センスアンプの詳細構成を示した回路図で
ある。
【図９】 同実施形態による半導体装置における入出
力データコントローラの詳細構成を示した回路図であ
る。
力データコントローラの詳細構成を示した回路図であ
る。
【図１０】 従来例２による半導体装置の構成例であ
って、４段のインバータが縦続接続されてなる半導体装
置の回路図である。
って、４段のインバータが縦続接続されてなる半導体装
置の回路図である。
【図１１】 従来例３による半導体装置の構成例であ
って、４段のインバータが縦続接続されてなる半導体装
置の回路図である。
って、４段のインバータが縦続接続されてなる半導体装
置の回路図である。
【図１２】 従来例４による半導体装置の構成例であ
って、４段のインバータが縦続接続されてなる半導体装
置の回路図である。
って、４段のインバータが縦続接続されてなる半導体装
置の回路図である。
【図１３】 同従来例４において、ショートパルスが
半導体装置へ入力された場合に、パワーカット用のトラ
ンジスタを流れる電流が増加する様子を示した説明図で
ある。
半導体装置へ入力された場合に、パワーカット用のトラ
ンジスタを流れる電流が増加する様子を示した説明図で
ある。
【図１４】 多段接続されたインバータへ低い周波数
の信号が入力された場合に、入力信号がインバータの各
段で遅延される様子と、パワーカット用のトランジスタ
に流れる電流値をシミュレーションした結果を示したグ
ラフである。
の信号が入力された場合に、入力信号がインバータの各
段で遅延される様子と、パワーカット用のトランジスタ
に流れる電流値をシミュレーションした結果を示したグ
ラフである。
【図１５】 多段接続されたインバータへ高い周波数
の信号が入力された場合に、入力信号がインバータの各
段で遅延される様子と、パワーカット用のトランジスタ
に流れる電流値をシミュレーションした結果を示したグ
ラフである。
の信号が入力された場合に、入力信号がインバータの各
段で遅延される様子と、パワーカット用のトランジスタ
に流れる電流値をシミュレーションした結果を示したグ
ラフである。
ＡＤＤ アドレス
ＡＴＤＣ，ＡＴＤＲ アドレス変化検出信号
Ｉ／Ｏ データ
ＯＳＣ，ＯＳＲ ワンショット信号
Ｑｎ１，Ｑｎ２，Ｑｎ（ｍ−１），Ｑｎｍ，Ｑｐ１，Ｑ
ｐ２，Ｑｐ（ｍ−１），Ｑｐｍ，Ｑ１〜Ｑ１８ トラン
ジスタ Ｉ１〜Ｉ４ インバータ １ メモリセルアレイ ２，３ アドレスバッファ ４ ロウデコーダ ５ カラムデコーダ ６ カラムスイッチ・センスアンプ ７ 入出力データコントローラ ８ ワンショット信号生成回路
ｐ２，Ｑｐ（ｍ−１），Ｑｐｍ，Ｑ１〜Ｑ１８ トラン
ジスタ Ｉ１〜Ｉ４ インバータ １ メモリセルアレイ ２，３ アドレスバッファ ４ ロウデコーダ ５ カラムデコーダ ６ カラムスイッチ・センスアンプ ７ 入出力データコントローラ ８ ワンショット信号生成回路
Claims (6)
- 【請求項１】 論理回路を構成するトランジスタである
論理回路トランジスタのうちスタンバイ状態でカットオ
フする論理回路トランジスタのリーク電流を遮断するた
めの複数のパワーカット用トランジスタを備え、前記論
理回路トランジスタの閾値電圧を前記パワーカット用ト
ランジスタの閾値電圧よりも低くした半導体装置におい
て、前記論理回路に供給される入力信号の取りうる最小周期
と前記論理回路の遅延時間に応じて、前記各パワーカッ
ト用トランジスタに割り当てる１ないし複数の論理回路
トランジスタを決定し、同時に充放電する前記論理回路
トランジスタの数を前記パワーカット用トランジスタ毎
に制限した ことを特徴とする半導体装置。 - 【請求項２】 同時に充放電する前記論理回路トランジ
スタの数が最大１個となる回路部分毎に前記各パワーカ
ット用トランジスタを割り当てることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記入力信号の取りうる最小周期をＴｃ
ｙｃとしたとき、前記各パワーカット用トランジスタに
割り当てる１ないし複数の論理回路トランジスタで構成
される回路部分の遅延時間Ｔｄが、Ｔｃｙｃ≧Ｔｄを満
足するように前記回路部分を決定することを特徴とする
請求項１又は２記載の半導体装置。 - 【請求項４】 前記論理回路の入力段の近傍に比べて出
力段の近傍になるほど、前記パワーカット用トランジス
タへ割り当てる前記論理回路トランジスタの数を多くし
たことを特徴とする請求項１〜３の何れかの項記載の半
導体装置。 - 【請求項５】 前記パワーカット用トランジスタは、前
記論理回路をアクティブ状態，前記スタンバイ状態の何
れにするのかを指定するためのチップ選択信号に応じて
共通にオン，オフされるものであって、 前記チップ選択信号を前記各パワーカット用トランジス
タへ分配してゆくときに、前記チップ選択信号をバッフ
ァリングするバッファ手段を前記パワーカット用トラン
ジスタ間に介挿したことを特徴とする請求項１〜４の何
れかの項記載の半導体装置。 - 【請求項６】 メモリセルアレイを構成するメモリセル
にデータを記憶する半導体記憶装置において、 外部から入力されるアドレス信号をバッファリングする
バッファ手段と、 前記アドレス信号に含まれるロウアドレスをデコードし
て前記メモリセルアレイ内のワード線を活性化させると
ともに、該ロウアドレスの変化を検出してロウアドレス
変化検出信号を出力するロウデコード手段と、 前記アドレス信号に含まれるカラムアドレスをデコード
して前記メモリセルアレイ内のビット線対の選択信号を
生成するとともに、該カラムアドレスの変化を検出して
カラムアドレス変化検出信号を出力するカラムデコード
手段と、 前記アドレス信号で指定されたメモリセルのデータが前
記ビット線対上に読み出されることで生じる電位をセン
スして該データを出力するセンス手段と、 前記センス手段と外部の間で前記データを授受する入出
力データ制御手段と、 前記ロウアドレス変化検出信号および前記カラムアドレ
ス変化検出信号に基づいて、前記ロウデコード手段，前
記カラムデコード手段および前記センス手段を動作させ
るためのタイミング信号を生成するタイミング信号生成
手段とを具備し、前記各手段のうちの少なくとも一つの
手段を請求項１〜５の何れかの項記載の半導体装置で構
成したことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31881499A JP3420141B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置 |
| TW089123178A TWI232634B (en) | 1999-11-09 | 2000-11-03 | Semiconductor device |
| US09/707,804 US6414363B1 (en) | 1999-11-09 | 2000-11-07 | Semiconductor device with power cutting transistors |
| KR10-2000-0065716A KR100416275B1 (ko) | 1999-11-09 | 2000-11-07 | 반도체 디바이스 |
| EP00124528A EP1100199A3 (en) | 1999-11-09 | 2000-11-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31881499A JP3420141B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001143477A JP2001143477A (ja) | 2001-05-25 |
| JP3420141B2 true JP3420141B2 (ja) | 2003-06-23 |
Family
ID=18103253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31881499A Expired - Fee Related JP3420141B2 (ja) | 1999-11-09 | 1999-11-09 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6414363B1 (ja) |
| EP (1) | EP1100199A3 (ja) |
| JP (1) | JP3420141B2 (ja) |
| KR (1) | KR100416275B1 (ja) |
| TW (1) | TWI232634B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| JP3831270B2 (ja) | 2002-01-31 | 2006-10-11 | 株式会社ルネサステクノロジ | 論理回路及び半導体集積回路 |
| JP3951773B2 (ja) * | 2002-03-28 | 2007-08-01 | 富士通株式会社 | リーク電流遮断回路を有する半導体集積回路 |
| JP4313744B2 (ja) | 2004-09-06 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4496069B2 (ja) * | 2004-12-20 | 2010-07-07 | 株式会社東芝 | Ｍｏｓ型半導体集積回路装置 |
| JP4291295B2 (ja) | 2005-04-08 | 2009-07-08 | エルピーダメモリ株式会社 | 論理回路 |
| KR100691108B1 (ko) | 2005-12-28 | 2007-03-12 | 동부일렉트로닉스 주식회사 | 입출력 시차가 감소한 지연 회로 |
| WO2007113712A1 (en) * | 2006-03-30 | 2007-10-11 | Nxp B.V. | Low operational power control including power-gating switches |
| US7791406B1 (en) | 2006-04-04 | 2010-09-07 | Marvell International Ltd. | Low leakage power management |
| JP4191214B2 (ja) * | 2006-08-01 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置 |
| WO2008085165A1 (en) * | 2007-01-10 | 2008-07-17 | Tte Technology, Inc. | System and method for control line isolation |
| WO2008114342A1 (ja) * | 2007-03-16 | 2008-09-25 | Fujitsu Microelectronics Limited | 電源スイッチ回路及び半導体集積回路装置 |
| CN112260663B (zh) * | 2020-11-11 | 2023-06-30 | 北京中科芯蕊科技有限公司 | 一种亚阈值脉冲展宽电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3633061B2 (ja) | 1995-10-19 | 2005-03-30 | 三菱電機株式会社 | 半導体集積回路装置 |
| TW324101B (en) * | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
| US5973552A (en) * | 1996-11-04 | 1999-10-26 | Mosaid Technologies Incorporated | Power savings technique in solid state integrated circuits |
-
1999
- 1999-11-09 JP JP31881499A patent/JP3420141B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-03 TW TW089123178A patent/TWI232634B/zh not_active IP Right Cessation
- 2000-11-07 KR KR10-2000-0065716A patent/KR100416275B1/ko not_active IP Right Cessation
- 2000-11-07 US US09/707,804 patent/US6414363B1/en not_active Expired - Fee Related
- 2000-11-09 EP EP00124528A patent/EP1100199A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1100199A2 (en) | 2001-05-16 |
| TWI232634B (en) | 2005-05-11 |
| US6414363B1 (en) | 2002-07-02 |
| KR100416275B1 (ko) | 2004-01-31 |
| KR20010070194A (ko) | 2001-07-25 |
| JP2001143477A (ja) | 2001-05-25 |
| EP1100199A3 (en) | 2003-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030325 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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