KR20010070194A - 반도체 디바이스 - Google Patents

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KR20010070194A KR1020000065716A KR20000065716A KR20010070194A KR 20010070194 A KR20010070194 A KR 20010070194A KR 1020000065716 A KR1020000065716 A KR 1020000065716A KR 20000065716 A KR20000065716 A KR 20000065716A KR 20010070194 A KR20010070194 A KR 20010070194A
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미즈구치이치로
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니시가키 코지
닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은 저전원전압을 사용하여 고속동작하며 스탠바이 상태에서 각 게이트의 출력이 안정적이고 입력 신호의 주파수에 의해 영향을 받지 않는 지연 시간을 갖는 반도체 디바이스를 제공함을 목적으로 한다.
저전압동작을 달성하기 위해 다단의 인버터를 구성하는 Tr(Q1 내지 Q8)은 저 임계치 전압으로 설계된다. 스탠바이 상태에서 입력 노드(A)가 "L"인 경우, 컷 오프(cut-off)하는 Tr(Q2, Q3, Q6, Q8)에는 고 임계치 전압의 Tr(Qn1, Qp1)이 접속된다. 스탠바이 상태에서 칩 선택 신호(CS, /CS)에 따라 파워 커트용 Tr(Qn1, Qp1)이 컷 오프하여 Tr(Q1 내지 Q8)에 흐르는 서브 임계값 전류를 차단한다. 이 때 Tr(Q1, Q4, Q5, Q8)은 컷 오프되지 않으므로 각 인버터의 출력 전위는 안정화된다. Tr(Qn1, Qp1)에 접속된 트랜지스터 중 하나의 트랜지스터만이 주어진 시간에 온상태로 되므로 입력 신호의 주파수에 따라 각 파워 커트용 트랜지스터에 할당된 트랜지스터의 수가 결정된다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 저전압 전원을 사용하여 고속동작하며 소비 전류가 낮은 반도체 디바이스에 관한 것으로서, 특히, SRAM(static random acces memory)에 사용하기가 적합한 반도체 디바이스 및 스탠바이 전류가 작은 유사한 반도체 디바이스에 관한 것이다.
최근, LSI(대규모집적회로) 등의 논리 회로는 저전압 전원을 사용하여 동작되는 경향이 있다. 상기와 같은 경향의 이유는 논리 회로를 구성하는 트랜지스터(이하, "Tr"이라고 한다)를 미세화함에 따라 내전압(withstanding voltage)이 저하하기 때문다. 따라서, 동작 전압은 필히 감소되어야 한다. 또한, 휴대 정보기기에 LSI를 장착하기 위해서는 LSI가 배터리에 의해 동작되는 것이 필요하고, 그에 따라 상기와 같은 LSI는 저전압에서 저 소비전력으로 동작되어야 한다.
그러나, LSI의 동작속도를 증가시켜야 할 필요성이 한층 증가한다. 그에 따라, 저전압으로의 동작을 달성하기 위해서 동작속도를 감소시켜야 한다는 것은 수용할 수 없다. 트랜지스터를 저전압 전원으로 동작시키면서 고속동작을 가능하게 하기 위해서는 트랜지스터의 임계치 전압(이후 "Vt"라고 한다)을 낮게 하여 지연량를 감소시키는 방법이 채택될 수 있다. 따라서, 종래의 반도체 디바이스의 일 예로서 고속화를 도모할 필요가 있는 패스상의 회로 모두가 임계치 전압이 낮은 트랜지스터로 구성되어 있는 설계가 있다(이하, 제1의 종래기술이라고 한다).
그러나, 트랜지스터의 고속동작을 시키기 위해서 임계치 전압이 내려 가면 트랜지스터는 충분히 컷 오프될 수 없다. 그 결과, 게이트-소스간 전압이 "0"인 상태의 바이어스가 없는 상태에서도 "서브 임계값 전류"라고 불리는 리크 전류가 트랜지스터에 흐르게 될 것이다. 트랜지스터의 수가 많고 스탠바이 전류가 매우 작은 저소비전력의 SRAM으로 대표되는 제품의 경우에서 이러한 서브 임계값 전류는 무시할 수 없을 만큼 크다. 그러나, 리크 전류를 작게 하기 위해서 트랜지스터의 임계치 전압이 올라가면 지연량이 증대하여 고속화의 개선이 달성되지 않는다. 따라서, 반도체 디바이스를 저전압 전원으로 저소비 전류이면서 또한 고속으로 동작시키기 위해서는 트랜지스터의 임계치 전압을 저하시키면서 리크 전류는 작게해야 한다는 상반된 요구를 만족시킬 필요성이 있다.
서브 임계값 전류에 의한 영향이 제거된 반도체 디바이스로서 도 10에 도시된 바와 같은 제1의 종래기술에 대해 개량된 구성이 생각되고 있다 (이하, (이하, 제2의 종래기술이라고 한다). 상기 제2의 종래기술의 반도체 디바이스는 일본국 특개평6-208790호공보에 개시되어 있는 기술 사상에 따라 종속 접속된 4단의 인버터를 실현한 것이다. 제2의 종래기술의 반도체 디바이스에서는 논리 회로가 동작되지 않는 스탠바이 상태(대기 상태)에서 온상태가 되는 트랜지스터의 임계치 전압만이 낮아진다. 주목할 점은 도면에 도시된 적용예에서는 스탠바이 상태에서의 입력 노드(A)의 전위를 "L"의 레벨로 가정한다는 점이다.
더욱 자세히 말하면, 입력 노드(A)에 접속된 초단의 인버터를 구성하는 트랜지스터중에 p형(p채널)의 트랜지스터(MOSFET; 금속 산화물 전계효과 트랜지스터)(Q101)는 임계치 전압이 낮은 저Vt의 트랜지스터인데 반하여, n형(n채널)의 Tr(Q102)은 임계치 전압이 높은 고Vt의 트랜지스터이다. 주목할 점은 여기서 채택된 "고Vt"라는 용어는 Tr(Q101)에 비교했을 때 임계치 전압이 높다는 것을 의미하지 특별히 임계치 전압이 증가된 트랜지스터라는 것을 의미하지 않다는 점이다. 따라서, 서브 임계값 전류가 차단될 수 있다면 임계치 전압을 변경하지 않는 통상적인 Vt의 트랜지스터를 써서 Tr(Q102)은 구성될 수 있다. 트랜지스터의 n형 및 p형의 구별은 도면으로부터 분명하기 때문에 이하의 설명에서는 별도로 언급되지 않을 것이다.
Tr(Q103) 내지 Tr(Q108)은 Tr(Q101)과 Tr(Q102)과 동일하다. 그러나, 제2단 및 최종단의 인버터에는 Tr(Q103) 및 Tr(Q107)이 고Vt의 트랜지스터이고 Tr(Q104) 및 Tr(Q108)은 저Vt의 트랜지스터이다. 여기서, 도 10에서의 스탠바이 상태에서의 노드(A, A1, A2, A3)의 전위 레벨은 각각 "L", "H", "L", "H"레벨이다. 즉, 스탠바이 상태에서 컷 오프하는 트랜지스터는 Tr(Q102), Tr(Q103), Tr(Q106), Tr(Q107)이다. 그러나, 이들은 상기 트랜지스터는 모두 고Vt의 트랜지스터이기 때문에 서브 임계값 전류는 작다. 따라서, 스탠바이시의 리크 전류가 제1의 종래기술에서와 같은 문제가 되지 않는다.
그러나, 제2의 종래기술은 이하와 같은 문제가 있다. 즉, 반도체 디바이스가 내부의 논리 회로를 동작시키기 위한 액티브 상태에 있는 경우, Tr(Q101), Tr(Q104), Tr(Q105), Tr(Q108)은 제1의 종래기술과 같이 저Vt이기 때문에 고속동작이 가능하다. 따라서, 입력 노드(A)로의 입력 신호가 하강하는 경우에는 저Vt의 Tr(Q101)이 온이고 노드(A1)의 전위는 결과적으로 고속으로 변한다. 역으로, 노드(A)로의 입력 신호가 상승하는 경우에는 고Vt의 Tr(Q102)이 온이다. 이 경우, 고Vt의 트랜지스터의게이트 용량이 저Vt의 트랜지스터의 용량보다 크기 때문에 노드(A1)의 전위는 신호가 하강하는 경우에 비해 저속으로 변한다.
따라서, 전술한 일본국 특개평6-208790호공보에서는 입력 노드(A)에 입력되는 신호가 상승하는 때에 노드(A1)의 전위가 고속으로 변화되도록 고Vt의 트랜지스터의 채널 폭을 넓히고 있다. 그러나, 채널 폭을 넓히기 위해서는 트랜지스터의 사이즈를 크게할 필요가 있다. 따라서, 제2의 종래의 기술에서와 같은 구성을 갖는 반도체 디바이스의 칩 사이즈의 증가되게 된다.
제1의 종래기술에서 인용된 서브 임계값 전류에 의한 영향을 제거하는 장치로서 도 11에 도시된 바와 같은 반도체 디바이스가 고려될 수 있다(이하, 제3의 종래의 기술이라고 한다). 제2의 종래기술의 경우에서와 같이, 제3의 종래기술에 따른 반도체 디바이스는 특개펑8-228145호공보에 개시되어 있는 기술을 4단의 인버터에 적용한 구성예이다. 도 11에서, 입력 노드(A)로부터 출력 노드(B)까지의 고속화 되어야만 하는 패스상의 논리 회로에 대한 트랜지스터 모두는 저Vt의 트랜지스터로 구성된다. 즉, 상기와 같은 점에서 제3의 종래기술은 제1의 종래기술과 동일하다. 도 10에 도시된 고Vt의 Tr(Q102), Tr(Q103), Tr(Q106), Tr(Q107) 대신에 도 11에서는 저Vt의 Tr(Q112), Tr(Q113), Tr(Q116), Tr(Q117)이 사용된다.
그 외에, 도 11에는 고Vt의 Tr(Q120) 및 Tr(Q121)이 제공되어 있다. 그 중, Tr(Q120)은 전원 전위와 Tr(Q101) 등의 소스 단자의 사이에 삽입되어 있다. Tr(Q120)의 온 오프상태는 게이트 단자에 접속된 칩 선택 신호(/CS)에 의해 제어된다. Tr(Q121)은 접지 전위와 Tr(Q112) 등의 소스 단자의 사이에 삽입되어 있다. Tr(Q121)의 온 오프상태는 게이트 단자에 접속된 칩 선택 신호(CS)에 의해 제어된다. 주목할 점은 칩 선택 신호(/CS)는 반도체 디바이스가 도면에 도시된 액티브 상태에 있을 때에 "H"레벨로 설정되고 반도체 디바이스가 스탠바이 상태에 있을 때에는 "L"레벨로 설정된다는 점이다.
신호의 이름의 앞에 부여된 심벌 "/"는 반전신호를 의미한다. 따라서, 칩 선택 신호(/CS)는 칩 선택 신호(CS)의 반전신호이다.
도 11에 도시된 반도체 디바이스가 스탠바이 상태이고 칩 선택 신호(CS, /CS)가 각각 "L", "H"의 레벨에 있으면, Tr(Q120) 및 Tr(Q121) 양자 모두는 컷 오프된다. 그 결과, 인버터를 구성하는 저Vt의 트랜지스터에 흐르는 서브 임계값 전류는 상기의 고Vt의 트랜지스터에 의해 저지된다. 반면에, 반도체 디바이스가 액티브 상태이면 칩 선택 신호(CS, /CS)는 각각 "H", "L"레벨이 되어 Tr(Q120),Tr(Q121) 양자 모두가 온상태가 된다. 상기 경우에, 서브 임계값 전류가 동작전류에 비해 무시될 수 있을 정도로 충분히 작다. 이하의 설명에서는 서브 임계값 전류를 차단하는 Tr(Q120) 및 Tr(Q121)과 같은 트랜지스터는 "파워 커트용 트랜지스터"라고 부른다.
그러나, 제3의 종래기술의 반도체 디바이스도 다음과 같은 문제가 있다. 즉, 제3의 종래기술의 회로 구성에서, 반도체 디바이스가 스탠바이 상태가 되었을 때에 Tr(Q117) 및 Tr(Q108)로부터 출력 노드(B)로의 전위 공급은 차단되기 때문에 하이 임피던스 상태가 된다. 상기와 같은 이유로 인해, 반도체 디바이스의 출력 전위가 불안정하게 된다. 따라서, 제3의 종래기술에 의한 반도체 디바이스에서 출력 노드(B)의 전위를 안정화시키기 위해서, 반도체 디바이스가 액티브 상태로부터 스탠바이 상태로 이행하기 직전의 상태를 유지하는 설계를 제공할 필요성이 있다. 상기는 래치나 플립플롭과 같은 유지수단을 제공함으로써 달성된다. 그러나, 제3의 종래기술의 반도체 디바이스의 회로설계는 이 경우에는 달성은 되지만 그 결과로서 칩 사이즈가 커진다.
도 12에 도시된 설계가 이러한 문제를 해결하는 반도체 디바이스로서 생각된다(이하, 제4의 종래기술이라고 한다). 이것은 상기 일본국 특개평6-208790호공보나 1993년 VLSI 심포지엄 논문 연구집, pp.47-48, "SWITCHED-SOURCE-IMPEDANCE CMOS CIRCUIT F0R L0W STANDBY SUBTHRESHOLD CURRENT GIGA-SCALE LSI'S", Masashi Horiguchi et.al. 및 동 논문의 pp.83-84, "Stand-by/Active Mode Logic for Sub-1 V 1G/4Gb DRAMS", Daisaburo Takashima et.al. 등에 개시되어 있는 반도체 디바이스이다.
도 12는 이하의 점에서 도 11과 다른 점은 다음과 같다. 즉, 도 12에서는 각 인버터를 구성하는 n형 및 p형의 트랜지스터중에서 스탠바이 상태에서 컷 오프하는 어느 한쪽의 트랜지스터만이 Tr(Q120) 또는 Tr(Q121)에 접속된다. 그 결과, 스탠바이 상태에서 문제가 되는 서브 임계값 전류는 이들 트랜지스터에 흐르지 않게 된다. 주목할 점은 도 12는 또한 스탠바이 상태에서의 입력 노드(A)의 전위가 "L"레벨인 것을 가정하고 있다는 점이다. 즉, 스탠바이 상태에서 Tr(Q112), Tr(Q113), Tr(Q116), Tr(Q117)만이 컷 오프된다.
상기와 같은 이유로, Tr(Q101, 105)의 소스 단자는 Tr(Q120)의 소스 단자에 접속되는 대신에 전원 전위에 직접 접속되어 있다. 또한, 동 도면에서 Tr(Q104, 108)의 소스 단자는 Tr(Q121)의 드레인 단자에 접속되는 대신에 접지 전위에 직접 접속되어 있다. 그 결과, 디바이스가 스탠바이 상태가 되는 경우에도 온상태에 있는 Tr(Q101), Tr(Q104), Tr(Q105), Tr(Q108)로부터의 각각의 "H", "L", "H", "L"레벨이 노드(A1, A2, A3, B)에 계속 공급되게 된다. 따라서, 제4의 종래개술에서는 스탠바이 상태에서도 출력 노드(B)의 전위가 불안정하지 않아 제3의 종래기술과 같이 출력 노드(B)의 앞에 유지수단을 제공할 필요성이 없다.
그런데, 제4의 종래기술의 반도체 디바이스도 다음에 서술하는 바와 같은 문제점을 안고있다. 즉, 제4의 종래기술의 구성에서는 반도체 디바이스에 입력되는 신호가 가지는 주파수에 따라 지연 시간이 달라진다는 것이다. 구체적으로, 입력 노드(A)에 주파수가 낮은 신호가 입력된 경우에 비해 주파수가 높은 신호(이하, "쇼트 펄스"라고 한다)가 입력 될 수록 입력 노드(A)에서 출력 노드(B)까지의 지연 시간이 증가한다는 문제점이 있다. 상기 관점은 이하에서 더욱 자세히 기술될 것이다.
입력 노드(A)에 입력되는 신호의 주기(cycle)는 시각(Tcycle)으로 표시되고, 상기 입력 신호가 출력 노드(B)에서 출력되기까지의 전파(propagation) 지연 시간은 도 13에 도시된 바와 같이 시각(Tpd)으로 표시된다. 주목할 점은 상기 도면에 있어서 부호 VA 및 VB는 각각 입력 노드(A) 및 출력 노드(B)에서의 전위이다. 부호 In은 Tr(Q120)에 흐르는 전류의 전류값이다. 시각(t101 내지 t103)으로 도시된 바와 같이 저주파수의 신호로서 주기(T1)(= Tcycle) ≥시각(Tpd)을 만족하는 신호가 입력된다.
이 경우에 예컨대 입력 신호의 상승이 고려되면, 도 12에서의 Tr(Q112), Tr(Q113), Tr(Q116) 및 Tr(Q117)이 차례로 온으로 변하고, 이것과 더불어 Tr(Q101), Tr(Q104), Tr(Q105) 및 Tr(Q108)이 차례로 오프로 변한다. 주목할 점은 상기 사항은 입력 신호가 하강하는 경우에도 또한 적용된다는 점이다. 즉, 상기 경우에는 각 트랜지스터의 온/오프 상태가 신호가 상승하는 경우와 반대가 된다. 더욱, 시각(tpd)이 시각(t101)으로부터 시각(t102)까지 경과되면, 입력 노드(A)에 입력된 신호가 출력 노드(B)에서 출력된다. 따라서, 그 후에 주기(T1)에 대한 입력 신호가 공급되면 다음 주기 동안에 입력 신호의 상승이 시각(t103)에 나타난다. 전술한 바와 같은 것은 반복적으로 실행된다.
요약하면, 저주파수의 입력 신호가 제공되는 경우에 어느 시각(t)에 관해서보더라도 각각 4개의 n형 및 p형의 저Vt 트랜지스터중의 단 하나만이 충방전된다. 따라서, 예컨대 Tr(Q120)에 흐르는 전류의 전류치(In)는 도 13에서 도시된 바와 같이 n형 트랜지스터의 충방전에 조화하여 거의 등시간 간격으로 변화한다. 피크시에서의 전류치(In)도 거의 동일해 진다. 주목할 점은 도 13은 실제로는 도 12에 도시된 반도체 디바이스보다 인버터를 다단으로 접속한 경우에 관한 것이므로 전류(In)가 반복적으로 변화되는 경우를 언급하고 있다는 점이다.
반면에, 도 13의 시각(t103 내지 t104)으로 도시된 바와 같이, 고주파의 신호로서 주기(Ts)(= Tcycle) < 시간(Tpd)을 만족하는 쇼트 펄스가 입력되었다. 상기 경우에 시각(t103)에서 상승하고 있던 입력 신호는 시각(t105)에서 출력 노드(B)로부터 출력된다. 따라서, 상기 신호는 시각(t104)에서 아직 반도체 디바이스 내를 전파하고 있는 중이다. 따라서, 시각(t104)에서 입력 신호가 재상승하여 초단의 인버터에 입력되면 반도체 디바이스에서는 2개의 저Vt 트랜지스터가 동시에 충방전하게 된다. 상기와 같은 이유 때문에, 예컨대 Tr(Q120)에 흐르는 전류는 도 13의 시각(t104 내지 t105)에 의해 도시된 바와 같이 입력 신호의 주파수가 낮은 경우에 비해 증가한다. 따라서, TrQ(112, 113, 116, 117)의 소스 단자에서의 전위(즉, 노드(CN, CP)에서의 전위)의 상승 및 하강이 커져 결과적으로 전파 지연 시간(Tpd)이 커지게 된다.
도 14 및 도 15는 본 발명자가 24단의 인버터를 채택하여 실행된 시뮬레이션 결과를 도시하고 있다. 도 14는 저주파의 입력 신호가 제공된 경우를 도시하고 있다. 도면에서 도시된 "IN"은 입력 노드(A)에 입력된 신호 파형이다. 상기 파형의상승부는 도면에서 도시 가능한 주기가 긴 신호이다. 또한, "A1", "A9" 및 "A17"은 각각 초단, 9단번째, 17단번째의 인버터로부터 출력되는 신호 파형이다.
주목할 점은 상기 신호들은 실제로는 입력 신호(IN)에 대하여 반전되게 된다. 그러나, 편의상, 상기 신호들은 도면에서 입력 신호(IN)의 서술에 맞춰진다. "OUT"은 출력 노드(B)로부터 출력되는 신호 파형이다. 도면에서부터 알수 있는 바와 같이 상기 경우의 지연 시간은 약 7.2초이다. 또한, 도면중의 "Ip" 및 "In"은 각각 Tr(Q120), Tr(Q121)에 흐르는 전류의 신호 파형을 도시한 것으로서, 인버터의 각 단을 통한 입력 신호의 순차적인 전파에 따라 변화한다. 전류치의 피크는 인버터의 각 단에 관해서 대략 동일하게 되어 있다.
반면에, 도 15는 입력 신호로서 쇼트 펄스가 제공된 경우이다. 도면에서 "IN"은 앞에 입력된 「IN」의 다음 주기에서의 입력 신호 파형이다. 「A1'」 및 「A9'」도 마찬가지로, 입력 신호 IN'에 대응하여 초단, 9단번째의 인버터로부터 각각 출력되는 신호 파형이다. 상기의 경우에 입력 신호(IN)의 주기는 4ns로서 반도체 디바이스의 전파 지연 시간이 7ns 정도인데 비해 짧다. 상기와 같은 이유로 인해, 입력 신호(IN')가 입력된 4ns의 시점 내지 입력 신호(IN)가 출력 노드(B)에서 출력(도면중의"OUT")되는 7.5ns의 시점까지는 전류(In, Ip)의 전류치의 절대치가 상기 이외의 범위에 비해 증가하고 있다. 결국, 입력 신호(IN)가 출력(OUT)으로서 출력될 때 까지 약 7.5ns가 필요하고 도 14의 경우에 비해서 약 O.3ns(= 약5%)만큼 전파 지연 시간(Tpd)이 커진다.
본 발명은 전술한 점을 고려하여 이루어진 것으로서, 그 목적은 낮은 전원전압을 사용하여 고속으로 동작할 수 있고 소비전력이 낮고 스탠바이 상태에서 전위를 안정화시키기 위한 여분의 회로를 필요치 않고 더구나 입력되는 신호의 주파수에 의존하여 지연 시간이 영향받지 않는 반도체 디바이스를 제공하는 것에 있다.
전술한 문제점을 해결하기 위해 제1의 특징에 따른 발명은 논리 회로를 구성하는 논리 회로 트랜지스터중 스탠바이 상태에서 컷 오프하는 논리 회로 트랜지스터의 리크 전류를 차단하기 위한 파워 커트용 트랜지스터를 구비하고, 상기 논리 회로 트랜지스터의 임계치 전압을 상기 파워 커트용 트랜지스터의 임계치 전압보다도 낮게 한 반도체 디바이스이다. 상기 반도체 디바이스는 상기 파워 커트용 트랜지스터가 트랜지스터의 종류마다 다수 제공되고 상기 논리 회로 트랜지스터에 상기 다수의 파워 커트용 트랜지스터가 트랜지스터의 종류마다 할당된 것을 특징으로 한다.
제2의 특징에 따른 발명은 제1의 특징에 따른 발명에서 동시에 충방전하는 상기 논리 회로 트랜지스터의 수가 최대 1개가 되는 회로부분마다 상기 각 파워 커트용 트랜지스터를 할당하는 것을 특징으로 한다.
제3의 특징에 따른 발명은 제1의 특징에 따른 발명에서 상기 논리 회로에 공급되는 입력 신호가 취해질 수 있는 최소 주기에 따라 상기 각 파워 커트용 트랜지스터에 할당하는 1 내지 다수의 논리 회로 트랜지스터를 결정하는 것을 특징으로 한다.
제4의 특징에 따른 발명은 제3의 특징에 따른 발명에서 상기 입력 신호를 취할수 있는 최소 주기를 Tcyc로 했을 때 상기 각 파워 커트용 트랜지스터에 할당하는 1 내지 다수의 논리 회로 트랜지스터로 구성되는 회로부분의 지연 시간(Td)이 Tcyc ≥Td를 만족하도록 상기 회로부분을 결정하는 것을 특징으로 한다.
제5의 특징에 따른 발명은 제1의 특징에 따른 발명에서 상기 논리 회로의 입력단 부근인 경우보다 출력단 부근인 경우에 접근될 수록 상기 파워 커트용 트랜지스터에 할당하는 상기 논리 회로 트랜지스터의 수를 적게 한 것을 특징으로 한다.
제6의 특징에 따른 발명은 제1의 특징에 따른 발명에서 상기 파워 커트용 트랜지스터는 상기 논리 회로를 액티브 상태, 상기 스탠바이 상태중 어느것으로 하는가를 지정하기 위한 칩 선택 신호에 따라 공통으로 온, 오프되는 것으로서 상기 칩 선택 신호를 상기 각 파워 커트용 트랜지스터에 분배하여 갈 때 상기 칩 선택 신호를 버퍼링하는 버퍼수단을 상기 파워 커트용 트랜지스터 사이에 삽입한 것을 특징으로 하고있다.
제7의 특징에 따른 발명은 메모리 셀 어레이를 구성하는 메모리 셀에 데이터를 기억하는 반도체기억장치에서 외부에서 입력되는 어드레스 신호를 버퍼링하는 버퍼수단과, 상기 어드레스 신호에 포함되는 로우 어드레스를 디코드하여 상기 메모리 셀 어레이 내의 워드선을 활성화시킴과 동시에, 당해 로우 어드레스의 변화를 검출하여 로우 어드레스 변화 검출신호를 출력하는 로우 디코드수단과, 상기 어드레스 신호에 포함되는 칼럼 어드레스를 디코드하여 상기 메모리 셀 어레이 내의 비트선 쌍의 선택신호를 생성함과 동시에, 당해 칼럼 어드레스의 변화를 검출하고 칼럼 어드레스 변화 검출신호를 출력하는 칼럼 디코드수단과, 상기 어드레스 신호로 지정된 메모리 셀의 데이터가 상기 비트선 쌍상에 판독됨에 의해 생기는 전위를 센스하여 당해 데이터를 출력하는 센스수단과, 상기 센스수단과 외부와의 사이에서 상기 데이터를 수수하는 입출력 데이터 제어수단과, 상기 로우 어드레스 변화 검출신호 및 상기 칼럼 어드레스 변화 검출신호에 의거하여, 상기 로우 디코드수단, 상기 칼럼 디코드수단 및 상기 센스수단을 동작시키기 위한 타이밍 신호를 생성하는 타이밍 신호 생성수단을 구비하고, 상기 각 수단중의 적어도 하나의 수단을 제 1항 내지 6항중 어는 한 항에 기재된 반도체 디바이스로 구성된 것을 특징으로 한다.
도 1은 본 발명의 제1의 실시예에 따른 반도체 디바이스의 설계에 관한 일 예로서 다단의 인버터가 종속 접속된 반도체 디바이스의 회로도.
도 2는 본 발명의 제2의 실시예에 따른 반도체 디바이스의 설계에 관한 일 예로서 다단의 인버터가 종속 접속된 반도체 디바이스의 회로도.
도 3은 본 발명의 제3의 실시예에 따른 반도체 디바이스의 설계에 관한 일 예인 SRAM의 블록도.
도 4는 상기 동일한 실시예에 따른 반도체 디바이스에서의 어드레스 버퍼의 상세 구성을 도시하는 회로도.
도 5는 상기 실시예에 따른 반도체 디바이스에서의 로우 디코더/칼럼 디코더의 프리디코더(predecoder) 부분의 상세 구성을 도시하는 회로도.
도 6은 상기 실시예에 따른 반도체 디바이스에서의 로우 디코더/칼럼 디코더의 메인 디코드 부분의 상세 구성을 도시하는 회로도.
도 7은 상기 실시예에 따른 반도체 디바이스에서의 하나의 원 숏신호 생성회로의 상세 구성을 도시하는 회로도.
도 8은 상기 실시예에 따른 반도체 디바이스에서의 칼럼 스위치/센스 앰프의 상세 구성을 도시하는 회로도.
도 9는 상기 실시예에 따른 반도체 디바이스에서의 입출력 데이터 컨트롤러의 상세 구성을 도시하는 회로도.
도 10은 종래기술의 제2의 실시예에 따른 반도체 디바이스의 설계에 관한 일 예로서 4단의 인버터가 종속 접속된 반도체 디바이스의 회로도.
도 11은 종래기술의 제3의 실시예에 따른 반도체 디바이스의 설계에 관한 일 예로서 4단의 인버터가 종속 접속된 반도체 디바이스의 회로도.
도 12는 종래기술의 제4의 실시예에 따른 반도체 디바이스의 설계에 관한 일 예로서 4단의 인버터가 종속 접속된 반도체 디바이스의 회로도.
도 13은 상기 종래기술의 제4의 실시예에서의 반도체 디바이스로 쇼트 펄스가 입력된 경우에 파워컷용의 트랜지스터를 통해 흐르는 전류가 증가하는 경우를 도시하는 설명도.
도 14는 다단 접속된 인버터에 낮은 주파수의 신호가 입력된 경우에 입력 신호가 인버터의 각 단에서 지연되는 모양과 파워 커트용의 트랜지스터를 통해 흐르는 전류치를 시뮬레이션해서 얻은 결과를 도시하는 그래프.
도 15는 다단 접속된 인버터에 높은 주파수의 신호가 입력된 경우에 입력 신호가 인버터의 각 단에서 지연되는 모양과 파워 커트용 트랜지스터를 통해 흐르는 전류치를 시뮬레이션해서 얻은 결과를 도시하는 그래프.
<도면의 주요부호에 대한 간단한 설명>
ADD : 어드레스 ATDC, ATDR : 어드레스 변화 검출신호
I/O : 데이터 OSC, OSR : 원 숏신호
Qn1, Qn2, Qn(m-1), Qnm, Qp1, Qp2, Qp(m-1), Qpm, Q1 내지 Q18 : 트랜지스터
I1 내지 I4 : 인버터 1 : 메모리 셀 어레이
2, 3 : 어드레스 버퍼 4 : 로우 디코더
5 : 칼럼 디코더 6 : 칼럼 스위치/센스 앰프
7 : 입출력 데이터 컨트롤러 8 : 원 숏신호 생성회로
이하, 본 발명의 제1의 실시예의 양호한 실시예가 도면을 참조하여 기술될 것이다. 본 발명에 따른 반도체 디바이스의 동작 원리에 관해서 먼저설명하고 그 후에 구체적인 회로 구성을 사용하여 여러 실시예를 설명한다.
〔본 발명의 원리〕
도 11 및 도 12에 도시된 바와 같은 종래의 반도체 디바이스에서는 반도체 디바이스 내부에 있는 저Vt화된 n형 및 p형의 모든 트랜지스터가 n형 및 p형의 각 트랜지스터를 위한 파워 커트용 트랜지스터에 할당되어 있다. 이에 반하여 본 실시예에 따른 반도체 디바이스에서는 다수의 파워 커트용 트랜지스터가 n형 및 p형의 트랜지스터 각각에 대하여(바꾸어 말하면 트랜지스터의 종류마다) 제공되고 반도체 디바이스의 저Vt 트랜지스터가 상기 다수의 파워 커트용 트랜지스터에 할당된다.
보다 구체적으로는 각각의 파워 커트용 트랜지스터에 할당된 저Vt 트랜지스터중의단 하나의 트랜지스터만이 어떤 시점에 있어서도 충방전하도록 저Vt의 트랜지스터가 파워 커트용 트랜지스터에 할당되어 있다. 상기를 달성하기 위해서는 반도체 디바이스에 입력된 신호의 주파수(주기)에 따라 트랜지스터가 할당될 필요가 있다. 입력 신호의 주파수는 클록 신호와 같은 고정치에 한정될지 않기 때문에 입력 신호로서 예상될 수 있는 최고의 주파수에 따라 파워 커트용 트랜지스터의 할당을 결정할 필요성이 있다.
여기서, 고속화가 되어야 하는 논리 회로에 공급된 입력 신호의 주기를 시간(Tcyc)으로 하고 상기 논리 회로의 전파 지연 시간을 시간(Td)로 한다. 시간(Tcyc) ≥시간(Td)를 만족하도록 논리 회로를 구성하는 트랜지스터가 파워 커트용 트랜지스터에 할당되면 양호하다. 상기와 같이 하여, 어떤 주어진 주기에서의 입력 신호는 선행 주기중의 입력 신호의 변화가 논리 회로에서 출력된 후 논리 회로에 입력된다. 그 결과, 2개 이상의 트랜지스터는 상기 논리 회로에서 동시에 충방전되지 않는다. 따라서, 파워 커트용 트랜지스터와 논리 회로를 접속하는 노드에서의 전류치는 상승 및 하강하지 않아 논리 회로의 전파 지연 시간이 증대되지 않는다.
이하의 도 1에 도시된 바와 같은 CMOS(상보형 MOS)의 인버터만으로 구성되는 논리 회로에서, n형 및 p형의 트랜지스터는 쌍으로 되어 있고 동시에 충방전된다. 상기와 같은 이유로, 동일한 수의 n형 및 p형 트랜지스터가 소정의 파워 커트용 트랜지스터에 할당된다. 그러나, 보통의 논리 회로에서, 인버터 이외에 NAND게이트,NOR게이트 등의 각종 게이트나 래치, 플립플롭 등이 혼재하고 있다. 따라서, 상기 트랜지스터에 할당된 논리 회로에 따라 파워 커트용 트랜지스터 각각에 할당된 p형 트랜지스터의 수와 n형 트랜지스터의 수를 결정할 필요성이 있다.
예컨대, 비동기식 메모리인 경우에 메모리의 외부에서 어드레스 신호나 데이터가 공급되는 입력단의 논리 회로에 노이즈 등에 기인하는 쇼트 펄스가 입력될 가능성이 있다. 따라서, 각각의 파워 커트용 트랜지스터에 할당된 트랜지스터 수는 적어진다. 논리 회로가 클록 신호에 동기하여 동작하는 동기식 논리 회로인 경우에, 예컨대, 레지스터의 후단에 배치된 회로부분에서 클록 신호에 동기된 신호가 레지스터로부터 공급되기 때문에, 클록 신호의 주기에 따라 파워 커트용 트랜지스터에 할당된 트랜지스터가 결정된다.
또한, 논리 회로의 입력단에 제공된 입력 신호에 포함되어 있는 노이즈 등과 같은 고주파 성분은 입력단과 출력단 부근의 회로부 사이에 존재하는 용량성분 및 저항성분에 의해서 신호가 논리 회로의 출력단 부근의 회로부에 도달하는 시간까지 거의 완전히 제거된다. 상기와 같은 이유로, 입력단에 비해 각각의 파워 커트용 트랜지스터에 할당된 트랜지스터가 더 많이 할당된다.
각각의 파워 커트용 트랜지스터에 할당된 군(group)으로 된 트랜지스터로부터 동시에 충방전하는 트랜지스터의 수가 항상 하나가 되도록 트랜지스터의 할당이 행해지면 논리 회로의 지연 시간의 증가를 최소로 하는 것이 가능하다. 따라서, 지연 시간만의 관점에서라면 상기와 같은 설계는 최적이며 각 트랜지스터에 대한 전용의 파워 커트용 트랜지스터를 할당함으로서 달성될 수 있다. 그러나 그렇게 하면논리 회로를 구성하는 트랜지스터와 동일한 수의 파워 커트용 트랜지스터가 필요하게 되어 상기 목적으로 사용되는 칩상의 표면적이 증가되게 된다.
즉, 본 발명에서는 각 파워 커트용 트랜지스터에 할당되는 군으로 된 트랜지스터로부터 동시에 충방전하는 트랜지스터 수가 항상 하나가 되어야만 하는 것이 아니다. 종래의 반도체 디바이스의 경우에서 보다 지연 시간의 변동이 작으면 간단히 받아들일 수 있다. 예컨대, 동시에 충방전하는 예컨대 50개의 트랜지스터가 존재하는 종래의 반도체 디바이스를 예를 들어보면, 50개 보다 적은 수의 트랜지스터가 동시에 충방전하도록 트랜지스터의 할당이 행해지면 지연 시간의 증가는 제어될 수 있다. 요약하면, p형 트랜지스터 또는 n형 트랜지스터 중의 어느 한 트랜지스터의 수는 논리 회로를 다수의 군(group)으로 분할하고 각각의 군을 p형 또는 n형 트랜지스터의 어느 하나로 할당함으로써 결정될 수 있다.
〔제1의 실시예〕
도 1은 본 실시예에 따른 반도체 디바이스의 구성을 도시한 회로도이다. 도 1의 회로는 인버터가 다단으로 종속 접속된 논리 회로이다. 도면에서 Tr(Q1) 내지 Tr(Q8), Tr(Q11) 내지 Tr(Q18)은 모두 저Vt의 트랜지스터로서 입력 노드(A)부터 출력 노드(B)에 달하는 논리 회로를 형성한다. Tr(Qn1) 내지 Tr(Qnm), Tr(Qp1) 내지 Tr(Qpm)(m은 2 이상의 자연수)은 모두 고Vt의 파워 커트용 트랜지스터로서, 상기 저Vt화된 트랜지스터보다도 임계치 전압이 높게 설정되어 있다. 주목할 점은 상기 도면은 입력 노드(A)를 기점으로 제1의 4단번째 까지의 인버터와 출력 노드(B)에서 거스러 올라 마지막 4단번째 까지의 인버터만을 도시하고 있다는 점이다. 상기 실시예는 반도체 디바이스가 스탠바이 상태에 있는 경우의 입력 노드(A)의 전위가 "L"레벨인 것을 가정하고 있다.
상기 실시예에서, 예컨대 인버터 1단당의 전파 지연 시간은 모두 1ns이고 입력 노드(A)에 공급되는 입력 신호의 최대 주파수는 200MHz(즉, 주기(Tcyc)= 5ns)이다. 상기의 경우에, 인버터 4단마다 파워 커트용 트랜지스터를 1개 배치하면 좋다. 즉, 본 실시예에서는 스탠바이 상태에서 컷 오프하는 트랜지스터 중에 Tr(Q2), Tr(Q6)의 소스 단자와 접지 전위 사이에 Tr(Qn1)을 제공함과 동시에 Tr(Q3), Tr(Q7)의 소스 단자와 전원 전위 사이에 Tr(Qp1)을 배치하고 있다. 즉, n형 및 p형의 파워 커트용 트랜지스터에 관해서는 모두 저Vt의 트랜지스터 2개가 할당된다.
Tr(Qn1)의 게이트 단자에는 칩 선택 신호(CS)가 공급되고 Tr(Qp1)의 게이트 단자에는 칩 선택 신호(/CS)가 공급된다. 상기 이외의 예컨대 Tr(Qnm), Tr(Qpm)도 Tr(Qn1), Tr(Qp1)과 마찬가지다. 또한, 칩 선택 신호(CS)는 Tr(Qn1), …, Tr(Qnm)에 차례로 접속되고, 칩 선택 신호(/CS)는 Tr(Qp1), …, Tr(Qpm)에 차례로 접속되어 있다. 주목할 점은 본 실시예에서도 역시 스탠바이 상태에서는 칩 선택 신호(CS, /CS)가 "L", "H"레벨에 있고 액티브 상태에서는 이것과 반대로 "H", "L"레벨에 있다는 점이다.
전술한 설계에 따른 반도체 디바이스의 동작에 관해서 이하 기술될 것이다. 반도체 디바이스가 액티브 상태인 경우에 칩 선택 신호(CS, /CS)가 각각 "H", "L"레벨이 되고 파워컷용의 Tr(Qn1) 내지 Tr(Qnm), Tr(Qp1) 내지 Tr(Qpm)은 모두 온상태가 된다. 그 결과, 논리 회로를 구성하고 있는 저Vt의 트랜지스터에 파워가 공급되고 입력 노드(A)에 주어진 입력 신호가 인버터 각각의 단으로 차례로 반전되고 최종적으로 출력 노드(B)로부터 출력된다.
여기서, 예컨대 파워컷용의 Tr(Qn1), Tr(Qp1)에 할당된 논리 회로의 전파 지연 시간은 예컨대 4ns이다. 따라서, 어떤 주기에서의 입력 신호가 입력 노드(A)에 입력되는 경우에 상기 입력 신호는 4ns 후에 Tr(Q7), Tr(Q8)로부터 출력된다. 그 후 1ns가 경과한 시점에서 다음 주기에서의 입력 신호가 입력 노드(A)에 공급된다. 따라서, Tr(Qn1), Tr(Qp1)에 각각 할당된 2개의 저Vt 트랜지스터는 동시에 동작하지 않는다. 따라서, 파워 커트용 트랜지스터의 드레인 단자에서의 전위는 상승 및 하강하지 않아 종래의 반도체 디바이스에 비하여 지연 시간의 증가를 억제하는 것이 가능하다. Tr(Q7), Tr(Q8)의 후단에 배치된 회로에 관해서도 동일한 동작이 실행된다. 또한, 논리 회로는 저Vt의 트랜지스터만으로 구성되어 있기 때문에 모든 인버터에 대한 고속동작 및 저소비전력이 달성될 수 있다.
반도체 디바이스가 스탠바이 상태로 이행한 경우에 입력 노드(A)가 "L"레벨로 되고 파워 커트용 트랜지스터에 할당된 저Vt의 트랜지스터는 모두 컷 오프된다. 그러나, 칩 선택 신호(CS, /CS)는 "L", "H"레벨이 되어 파워 커트용 트랜지스터는 모두 컷 오프되고 컷 오프된 저Vt의 트랜지스터에 흐르는 서브 임계값 전류는 이때에 차단된다. 또한, 파워 커트용 트랜지스터에 접속되어 있지 않은 저Vt의 트랜지스터는 모두 온상태가 되어 이들 트랜지스터는 각각의 인버터의 출력전위를 공급한다.
이상과 같이, 본 실시예에서 쇼트 펄스가 입력된 경우에도 파워 커트용 트랜지스터에 흐르는 전류치가 증가하여 논리 회로의 지연 시간이 증가하지 않는다. 따라서, 도 14 내지 도 15를 참조하여 설명된 바와 같이, 24단의 인버터를 갖는 논리 회로에 본 실시예를 적용함으로써 종래에 비하여 전파 지연 시간은 5% 정도 단축될 수 있다. 또한, 본 실시예에 따른 반도체 디바이스에서는 입력되는 펄스의 폭에 의존하지 않고 지연 시간을 일정하게 할 수 있다. 또한, 본 실시예에서는 논리 회로를 저Vt의 트랜지스터만으로 구성하므로 저전원전압을 사용함으로써 저소비전력으로 고속동작을 실행할 수 있다. 또한, 스탠바이 상태에서의 서브 임계값 전류는 파워 커트용 트랜지스터로 차단되므로 스탠바이 전류를 지극히 낮은 값으로 억제할 수 있다. 더구나, 스탠바이 상태에서 컷 오프되지 않는 트랜지스터에는 파워 커트용 트랜지스터를 접속하지 않으므로 출력 노드(B)의 레벨이 불안정하게 되지 않는다.
주목할 점은 전술한 설명은 스탠바이 상태에서의 입력 노드(A)의 레벨이 "L"레벨인 것을 가정 했지만 이것과 역이어도 무방하다는 점이다. 즉, 스탠바이 상태에서의 입력 노드(A)의 레벨이 "H"레벨인 경우에, Tr(Q1), Tr(Q5), …, Tr(Q11), Tr(Q15)에 대한 소스 단자는 Tr(Qp1), …, Tr(Qpm)의 드레인 단자에 접속되고, Tr(Q4), Tr(Q8), …, Tr(Q14), Tr(Q18)의 소스 단자는 Tr(Qn1), …, Tr(Qnm)의 드레인 단자에 접속되고, Tr(Q2), Tr(Q6), …, Tr(Q12), Tr(Q16)의 소스 단자는 접지되고, Tr(Q3), Tr(Q7), …, Tr(Q13), Tr(Q17)의 소스 단자는 전원 전위에 접속되면 양호하다.
〔제2 실시예〕
도 2는 본 실시예에 따른 반도체 디바이스의 구성을 도시한 회로도이다. 도 1에 도시된 것과 같은 구성요소에 관해서는 동일한 부호가 붙어있다. 제1의 실시예에서는 칩 선택 신호(CS)는 파워컷용의 Tr(Qn1) 내지 Tr(Qnm)의 모든 게이트 단자에 공급되었고 칩 선택 신호(/CS)는 파워컷용의 Tr(Qp1) 내지 Tr(Qpm)의 모든 게이트 단자에 공급되었다. 즉, 제1의 실시예에서는 칩 선택 신호(CS, /CS)에 각각 제공된 드라이버(도면에는 생략됨)에 의해 모든 파워 커트용 트랜지스터가 구동된다.
이에 반해, 본 실시예에서는 제1의 실시예에 있어서 공통으로 접속된 파워 커트용 트랜지스터의 게이트 단자 사이에 각각의 버퍼가 추가되어 있다. 예컨대, 파워컷용의 Tr(Qn1)의 게이트 단자와 파워컷용의 Tr(Qn2)의 게이트 단자 사이에는 인버터(I1, I2)가 종속 접속된 버퍼가 삽입되어 있다. 유사하게, 예컨대 파워컷용의 Tr(Qp1)의 게이트 단자와 파워컷용의 Tr(Qp2)의 게이트 단자 사이에는 인버터(I3, I4)로 구성된 버퍼가 삽입되어 있다.
주목할 점은 Tr(Qn2), Tr(Qp2)은 Tr(Q1) 내지 Tr(Q8)의 후단에 위치하는 인버터 4단의 논리 회로에 대응함과 동시에 Tr(Qn(m-1)), Tr(Qp(m-1))은 Tr(Q11) 내지 Tr(Q18)의 전단에 위치하는 인버터 4단의 논리 회로에 대응하고 있다. 그러나, 이것들은 모두 도 1에서 생략되어 있다. 또한, 인버터(I1 내지 I4)는 고속동작 시킬 필요가 없기 때문에 저Vt의 트랜지스터가 아니라 통상적인 Vt의 트랜지스터로 구성되어도 양호하다.
칩 선택 신호(CS, /CS)를 인접하는 파워 커트용 트랜지스터 사이에서 버퍼링함으로써 제1의 실시예에 비해 칩 선택 신호(CS, /CS)의 부하 용량이 감소될 수 있다.
〔제3 실시예〕
도 3은 본 실시예에 따른 반도체 디바이스의 전체 구성을 도시한 블록도로서, 본 발명이 적용되는 SRAM의 구성예를 도시하고 있다. 상기 도면에서, 메모리 셀 어레이(1)는 로우(행)방향의 워드선과 칼럼(열)방향의 비트선의 교차 위치에 메모리 셀이 배치되는 것이 일반적인 것이다. 어드레스(ADD)는 SRAM 외부로부터 공급되는 액세스 어드레스로서 로우 어드레스 및 칼럼 어드레스를 포함하고 있다.
어드레스 버퍼(2)는 어드레스(ADD)에 포함되는 로우 어드레스를 버퍼링하여 로우 어드레스(RA)로서 출력한다. 어드레스 버퍼(3)는 어드레스(ADD)에 포함되는 칼럼 어드레스를 버퍼링하여 칼럼 어드레스(CA)로서 출력한다. 또한, 어드레스 버퍼(2)는 로우 어드레스의 변화를 비트마다 검출하여 상기 검출결과를 어드레스 변화 검출신호(ATDR)로서 출력한다. 마찬가지로, 어드레스 버퍼(3)는 칼럼 어드레스의 변화를 비트마다 검출하여 상기 검출결과를 어드레스 변화 검출신호(ATDC)로서 출력한다.
로우 디코더(4)는 로우 어드레스(RA)를 디코딩하여 도면에서 생략된 워드선중 의 하나를 활성화 시킨다. 칼럼 디코더(5)는 칼럼 어드레스(CA)를 디코딩하여 도면에서 생략된 비트선 쌍의 하나를 선택하기 위한 칼럼 선택신호를 출력한다. 칼럼 스위치/센스 앰프(6)는 칼럼 디코더(5)로부터 공급되는 칼럼 선택신호로 지정된 비트선 쌍에 대응하는 센스 앰프를 활성화시킴과 동시에 센스 앰프와 입출력 데이터 컨트롤러(7)의 사이에 제공된 칼럼 스위치를 온시킨다. 그 결과, 어드레스(ADD)에서 지정된 메모리 셀의 유지 데이터에 대응하는 전위가 선택된 비트선 쌍상에 판독되고 칼럼 스위치/센스 앰프(6) 내의 센스 앰프가 비트선 쌍의 전위를 센스하여 "H"/"L" 레벨의 어느 하나까지 증폭하여 출력한다.
입출력 데이터 컨트롤러(7)는 동일한 센스 앰프로부터 출력된 데이터를 SRAM 외부에 데이터(I/O)로서 출력하고 SRAM 외부에서 공급된 데이터(I/O)를 칼럼 스위치/센스 앰프(6)에 전송하여 최종적으로 메모리 셀 어레이(1)에 기록한다. 원 숏신호 생성회로(8)는 어드레스 버퍼(2)로부터 공급되는 어드레스 변화 검출신호(ATDR)에 따라 로우 디코더(4)의 동작 타이밍을 정하는 원 숏신호(OSR)를 발생시킨다. 마찬가지로, 원 숏신호 생성회로(8)는 어드레스 버퍼(3)로부터 공급되는 어드레스변경신호(ATDC)에 따라 칼럼 디코더(5) 및 칼럼 스위치/센스 앰프(6)의 동작 타이밍을 정하는 원 숏신호(/OSC)를 발생시킨다.
전술한 바와 같은 구성으로 된 상기 실시예에서, 본 발명은 메모리 셀 어레이(1) 이외의 부분에 적용된다. 따라서, 이하에 도 3에 도시된 블럭 각각의 상세구조가 도 4 내지 도 9를 참조하여 기술될 것이다. 도 1 내지 도 3에 도시된 것과 동일한 신호에는 동일한 부호가 붙여질 것이다. 또한, 기호「O」는 저Vt의 트랜지스터로 구성된 논리게이트의 안쪽에 부여된다. 본 발명은 SRAM 내의 여러가지 논리 회로에 적용하는 것이 가능하지만 이 경우에 파워 커트용 트랜지스터의 수가 증가된다. 따라서, 칩 사이즈나 레이아웃상의 관점에서 바람직하지 못하다. 즉, 파워 커트용 트랜지스터는 가능한 최소로 배치하는 것이 바람직하므로 본 실시예에서는 지연 시간의 증가에 의한 크게 영향을 받을 수 있는 부분에는 저Vt의 트랜지스터가배치된다.
<어드레스 버퍼>
도 4는 어드레스 버퍼(2, 3)의 상세 구성을 도시한 회로도이다. 상기 도면에서, 어드레스(ADDi)는 도 3에 도시된 어드레스(ADD)를 구성하는 특정한 1비트이다. 모든 비트는 동일한 회로구조를 갖는다. NOR게이트(21)는 SRAM이 스탠바이 상태로 되고 칩 선택 신호(/CS)가 "H"레벨이 되었을 때에 어드레스(ADDi)의 값에 무관하게 인버터(22)의 입력을 "L"레벨에 설정하기 위한 게이트이다.
NOR게이트(21)는 SRAM이 액티브 상태인 때에 어드레스(ADDi)를 반전시켜 출력한다. 인버터(22) 및 저Vt의 인버터(23 내지 25)를 차례로 통과함으로써 상기 NOR게이트(21)의 출력에 지연이 인가된다. 상기 인버터(25)의 출력은 어드레스(/ADDi)로서 어드레스 버퍼의 외부에 출력된다. 또, 상기 어드레스(/ADDi)는 도 3에 도시된 로우 어드레스(RA) 또는 칼럼 어드레스(CA)의 한 비트에 상응한다.
다음에, 어드레스(/ADDi)는 저Vt의 인버터(26 내지 33)에서 더욱 지연되어 저Vt의 NAND게이트(34)의 한쪽의 입력단에 공급된다. 또한, 상기 다단 접속된 인버터로부터는 인버터(26)의 출력이 발췌되어 저Vt의 NAND게이트(34)의 다른쪽의 입력단에 공급되는 동시에 인버터(32)의 출력이 발췌되어 저Vt의 NAND게이트(35)의 한쪽의 입력단에 공급된다. 또한, NAND게이트(35)의 다른쪽의 입력단에는 어드레스(/ADDi)가 그대로 공급된다.
전술한 구성으로된 장치에 의해, NAND게이트(34)는 어드레스(ADDi)의 상승의변화("0" → "1")를 검출하여 인버터 7단분의 폭을 가진 펄스를 생성한다. 한편, NAND게이트(35)는 어드레스(ADDi)의 하강의 변화("1" → "0")를 검출하여 인버터 7단분의 폭을 가진 펄스를 생성한다. 저Vt의 NAND게이트(36)는 NAND게이트(34, 35)의 출력의 논리합을 취함으로써 이들 양 출력을 합성하여 저Vt의 인버터(37, 38)에서 다시 버퍼링함으로써 파형을 정형한 후에 어드레스 변화 검출신호(ATDi)로서 어드레스 버퍼 외부에 출력한다. 상기 어드레스 변화 검출신호(ATDi)는 도 3에 도시된 어드레스 변화 검출신호(ATDR, ARDC)중의 한 비트에 상응한다.
Tr(Q31) 내지 Tr(Q39)은 모두 고Vt의 파워 커트용 트랜지스터로서, 저Vt의 논리게이트를 구성하는 트랜지스터에 접속되어 있다. 예컨대, Tr(Q31)의 드레인 단자는 인버터(23)를 구성하는 p형 트랜지스터의 소스 단자에 접속되고, Tr(Q33)의 드레인 단자는 인버터(24)를 구성하는 n형 트랜지스터의 소스 단자에 접속되어 있다. 또한, Tr(Q39)은 2입력의 NAND게이트(35)를 구성하는 세로로 겹처진 2개의 n형 트랜지스터중 도면중 아래쪽에 배치된 트랜지스터의 소스 단자에 접속되어 있다. 또한, Tr(Q38)은 2입력의 NAND게이트(36)를 구성하는 2개의 p형 트랜지스터의 공통 소스 단자에 접속되어 있다. 주목할 점은 도 4에서는 참고로서 NAND게이트의 회로도를 도시하고 있다는 점이다.
어드레스 버퍼가 SRAM의 외부로부터 공급된 어드레스(ADD)를 수정이 없이 그대로 수신하도록 내부의 논리 회로의 대부분은 저Vt의 트랜지스터로 구성되어 있다. 예컨대, 입력측에 가까운 단에 있는 인버터(23 내지 25)에 노이즈 등을 추가하면 주기가 짧은 쇼트 펄스가 입력될 가능성이 있다. 상기와 같은 이유로 인해, 각인버터에 전용의 파워 커트용 트랜지스터가 할당된다. 반면에, 인버터(23 내지 25)보다도 후단에 위치하는 인버터(26 내지 33)에 관해서는 전술한 바와 같이 용량성분 및 저항성분에 의해서 노이즈 성분이 저감하기 때문에 2개의 저Vt 트랜지스터마다 파워 커트용 트랜지스터가 배치된다. 한편, 인버터(26 내지 33)보다도 더욱 후단에 위치하는 NAND게이트(34 내지 36) 및 인버터(37 내지 38)에 관해서는 3개의 트랜지스터마다 각각 파워 커트용 트랜지스터가 1개 배치된다. 주목할 점은 NAND게이트(36)는 내부에서 2개의 p형 트랜지스터에 접속되어 있다는 점이다.
다음에, 스탠바이 상태에서 NOR게이트(21)의 출력이 "L"레벨로 고정되어 인버터(22)의 출력이 "H"레벨로 된다. 그 결과, 파워 컷용의 트랜지스터Tr(Q31)은 다음단의 인버터(23)를 구성하는 p형 트랜지스터에 접속되어 컷 오프되는 P형 트랜지스터에 접속된다. 인버터(24, 25)에도 도 마찬가지로서 레벨이 차례로 반전되도록 파워 커트용 트랜지스터가 n형 및 p형 트랜지스터 각각에 제공되어 있다. 또한, 인버터(26 내지 33)도 마찬가지다. 다음에, NAND게이트(34)에는 인버터(26, 33)로부터 각각 "H", "L"레벨이 출력된다. 그 결과로서, p형 트랜지스터의 어느 한쪽이 온이 된다. 파워 커트용 트랜지스터는 전류의 흐름이 n형 트랜지스터의 컷 오프에 의해 중단되도록 NAND게이트(34)의 n형 트랜지스터측에 제공된다.
NAND게이트(35)에는 인버터(25, 32)로부터 각각 "L", "H"레벨이 공급된다. NAND게이트(34)의 경우에서와 같이, n형 트랜지스터측에 파워 커트용 트랜지스터가 제공되어 있다. 또한, NAND게이트(34, 35)의 출력은 양쪽 모두 "H"레벨이기 때문에 모든 p형 트랜지스터는 NAND게이트(36)에서 컷 오프되고 모든 n형 트랜지스터는 온상태로 들어간다. 상기와 같은 이유로, NAND게이트(36)에는 p형 트랜지스터측상에 파워 커트용 트랜지스터가 제공된다. 또한, NAND게이트(36)의 출력은 "L"레벨이 되어 인버터(37, 38)에는 도시된 바와 같이 파워 커트용 트랜지스터가 제공된다. 또한, 상기의 경우에는 어드레스 변화 검출신호(ATDi)는 "L"레벨이다.
<로우 디코더, 칼럼 디코더>
도 5 내지 도 6은 로우 디코더(4) 또는 칼럼 디코더(5)의 상세 구성을 도시하는 회로도이다. 상기 도면들은 디코더에 입력되는 어드레스의 비트 수가 적은 경우를 도시하고 있다. 상기 디코더는 도 5에 도시된 전단의 프리디코더와 도 6에 도시된 후단의 메인 디코더로서 구성된다. 우선, 도 5에 있어서, 어드레스(/ADDO, /ADD1)는 로우 어드레스(RA) 또는 칼럼 어드레스(CA)를 구성하는 비트중 비트 O, 비트 1에 상응한다. 상기 2비트를 디코드하여 4비트의 디코드신호(D1a 내지 D1(a+3))를 생성한다.
저Vt의 인버터(41 내지 44)는 어드레스(/ADDO)를 지연시키고, 저Vt의 인버터(45 내지 48)는 어드레스(/ADD1)를 지연시킨다. 또한, 인버터(49, 50)는 지연이 주어진 어드레스(/ADDO, /ADD1)로부터 어드레스(ADDO, ADD1)를 생성한다. NAND게이트(51 내지 54) 및 인버터(55 내지 58)는 상기 4종류의 어드레스에 따라, 어드레스(ADD1, ADDO)가 "O0", "01", "10", "11"인 때에 "H"레벨이 되는 디코드신호(D1a, D1(a+1), D1(a+2), D1(a+3))를 생성한다.
다음에, Tr(Q41) 내지 Tr(Q44)은 저Vt의 인버터(41 내지 48)를 위해 제공된 파워 커트용 트랜지스터로서 동일한 어드레스(/ADDi)가 입력되는 도 4의 인버터(26내지 33)의 경우와 같이 각각의 인버터에 1개의 파워 커트용 트랜지스터가 제공된다. 스탠바이 상태에서, 모든 어드레스(/ADDi)는 "L"레벨이므로 인버터(41, 45)에는 n형 트랜지스터측에 파워 커트용 트랜지스터가 제공된다. 저Vt인 다른 인버터는 이것에 준한다.
다음에, 도 6에 있어서, 디코드신호(D1j 내지 D1t)는 도 5에 도시된 프리디코드회로에서 생성되는 디코드신호(D1a) 등에 상응한다. 예컨대, 디코드신호(D1j)는 어드레스(ADD)의 비트(O, 1)의 디코드화된 결과이며, 디코드신호(D1k)는 어드레스(ADD)의 비트(2, 3)의 디코드화된 결과이며, 디코드신호(D1m)는 어드레스(ADD)의 비트(4, 5)의 디코드화된 결과이다. 또한, NAND게이트(61)는 상기 디코드화된 신호의 논리곱을 취하여 상기 논리곱을 NOR게이트(62)에 공급한다.
다음에, 원 숏신호(OS)는 어드레스(ADD)의 비트의 어느것에든 변화가 있을 때에 "H"레벨이 되는 신호로서, 도 3에 도시된 원 숏신호(/OSR, /OSC)의 반전신호에 상응한다. NOR게이트(62)는 어드레스(ADD)가 변화된 후 소정 시간에 걸쳐 NAND게이트(61)로부터 출력되는 디코드 신호를 무효화한다. 상기 출력은 "L"레벨로 유지된다. 다음에, 저Vt의 인버터(63 내지 68)는 NOR게이트(62)로부터 출력되는 디코드신호를 지연시켜 상기 결과를 디코드신호(D2c0)로서 출력한다. 주목할 점은 상술한 회로 구성의 다수의 쌍이 존재하므로 디코드신호(D1n, D1p, D1q) 및 디코드신호(D1r, D1s, D1t)에 따라 디코드신호(D2c1, D2cz)가 각각 생성된다.
Tr(Q48) 및 Tr(Q49)은 다단으로 접속된 인버터를 위한 파워 커트용 트랜지스터이다. 도 6에 도시된 메인 디코드회로는 도 5에 도시된 프리디코드회로의 후단에위치한다. 따라서, 도 4에 도시된 어드레스 버퍼의 출력단 부분의 경우와 같이 인버터 3개마다 파워 커트용 트랜지스터를 1개가 할당된다. 전술한 바와 같이 스탠바이 상태에서, 모든 어드레스(/ADDi)는 "L"레벨로 된다. 따라서, NAND게이트(51 내지 54)의 출력은 "H"레벨이고 모든 디코드신호(D1a) 등은 "L"레벨이다. 따라서, 도 6에도시된 NAND게이트(61)의 출력은 "H"레벨이고 NOR게이트(62)의 출력은 "L"레벨이다. 따라서, 인버터(63)의 n형 트랜지스터측상에 파워컷용의 트랜지스터가 접속된다. 인버터(64 내지 68)도 이것에 준한다.
다음에, 도 7은 원 숏신호 생성회로(8)의 상세 구성을 도시한 회로도이다. 상기 도면에서, NOR게이트(71)는 어드레스(ADD)의 비트(O 내지 2)에 각각 대응하는 어드레스 변화 검출신호(ATDO 내지 ATD2)를 합성한 후에 상기 신호를 반전하여 출력한다. 전술한 것과 동등한 다른 NOR게이트(71)가 어드레스(ADD)의 비트 수에 대응하는 만큼 존재한다. 따라서, NAND게이트(72)는 액티브 상태에 있어서 칩 선택 신호(CS)가 "H"레벨인 때에, NOR게이트(71, …, 71)의 출력의 논리합을 취하여 상기 결과를 출력한다. 즉, 어드레스(ADD)의 어느 한 비트에 변화가 있어서 어드레스 변화 검출신호(ATDi)의 어느것이 "H"레벨이면, 액티브 상태에서의 NAND게이트(72)의 출력은 "H"레벨이 된다. 또한, 저Vt의 인버터(73 내지 79)는 NAND게이트(72)의 출력을 버퍼링함으로써 파형을 정형한 후 원 숏신호(/OS)를 출력한다.
Tr(Q51) 내지 Tr(Q54)은 인버터(73 내지 79)를 위한 파워 커트용 트랜지스터이다. NAND게이트(72)의 출력에 가까운 인버터(73, 74)에 관해서는 전용의 파워 커트용 트랜지스터가 제공된다. 그 이유는 NAND게이트(72)에서 어드레스 변화 검출신호(ATDi) 모두가 합성되므로, 어드레스(ADD)의 모든 비트가 스큐(skew)되면 NAND게이트(72)로부터 출력되는 신호가 짧게되어 쇼트 펄스가 되기 때문이다.
보다 후단에 위치하는 인버터(75 내지 79)에서 쇼트 펄스를 감소시키기 위해, 각각의 파워 커트용 트랜지스터는 2개 내지 3개의 인버터에 할당된다. 스탠바이 상태에서, 전술한 바와 같이 어드레스 변화 검출신호(ATDi) 모두가 "L"레벨이고 NOR게이트(71)의 출력은 모두가 "H"레벨이 된다. 칩 선택 신호(CS)가 "L"레벨이 되기 때문에 NAND게이트(72)의 출력은 "H"레벨이 된다. 상기와 같은 이유로, 인버터(73 내지 79)에서, 도면에 도시된 n형 및 p형의 어드 한 트랜지스터에 파워 커트용 트랜지스터가 제공된다. 주목할 점은 NAND게이트(72)의 출력이 "H"레벨이므로 스탠바이 상태에서의 원 숏신호(/OS)의 레벨은 "L"레벨이 된다.
<칼럼 스위치/센스 앰프>
도 8은 칼럼 스위치/센스 앰프(6)의 일부에 관한 상세 구성을 도시한 회로도이다. 칼럼 스위치 및 센스 앰프 자체는 종래의 SRAM에서 채택된 특별히 다르지 않다. 따라서, 칼럼 스위치의 도면은 여기서는 생략됨과 동시에 센스 앰프도 블록 모양에 의해 단순히 표시된다. 도 8에 있어서, 부호 DB는 메모리 셀에 접속된 비트선 쌍이 도시되지 않은 칼럼 스위치를 통해 상호 접속된 데이터 베이스이이다. 부호 WRB는 센스 앰프(80)와 도 3에 도시된 입출력 데이터 컨트롤러(7)의 사이에서 판독 데이터 및 기록 데이터를 보내고 수신하기 위한 I/O(입출력) 버스이다.
부호 SS는 그 레벨이 "H"레벨인 때에 센스 앰프(80)를 활성화시키기 위한 칼럼 선택신호( 및 센스 앰프 선택신호)이다. 상기 부호 SS는 도 3에 도시된 칼럼 디코더(5)의 출력에 상응한다. NAND게이트(81)는 전술한 이유에 기인하여 원 숏신호(OS)가 "L"레벨(원 숏신호(/OS)가 "L"레벨)로 되는 경우에 센스 앰프(80)의 활성화를 제어하기 위한 것이다. 즉, NAND게이트(81)는 칼럼 선택신호(SS)의 레벨에 무관하게 그 출력을 "H"레벨로 강제한다. 주목할 점은 원 숏신호(/OS)는 도 3에 도시된 원 숏신호(/OSC)에 상응한다. 또한, 인버터(82)는 NAND게이트(81)의 출력을 단순히 반전시킨다.
저Vt의 인버터(83 내지 96)는 인버터(82)의 출력을 지연시켜 그 결과를 NAND게이트(97)에 공급한다. 또한, 출력 인버터(82)의 출력뿐만 아니라 장치에서 도중에 있는 인버터(88)의 출력이 NAND게이트(97)에 직접 입력된다. 칼럼 선택신호(SS)가 상승할 때에는 원 숏신호(/OS)는 "L"레벨이 되어 NAND게이트(81)의 출력이 "L"레벨이 되는 것을 억제한다. 그 후, 원 숏신호(/OS)가 일단 상승하면 NAND게이트(81)의 출력은 "L"레벨이 되어 인버터(82)의 출력은 "H"레벨이 된다. 또한, 인버터 14단분에 상응하는 지연 시간이 일단 경과하면 NAND게이트(97)의 출력이 "L"레벨이 된다. 그 후, 칼럼 선택신호(SS)가 하강한 때에 NAND게이트(97)의 출력은 "H"레벨이 된다. 인버터(98)는 NAND게이트(97)의 출력을 반전시켜 상기 결과를 센스 앰프 활성화신호로서 센스 앰프(80)에 공급한다.
Tr(Q60), Tr(Q61)은 파워 컷용의 트랜지스터이다, 상기 두개의 트랜지스터는 모든 저Vt 인버터에 할당된다. 칼럼 선택신호(SS)는 메모리 셀을 센스할 때에 상승하고 센스동작이 완료하고 나서 하강한다. 상기와 같은 이유로, 칼럼 선택신호(SS)는 어드레스(ADD) 등에 비해 충분히 긴 주기로 변화된다. 따라서, n형 및 p형 각각의 트랜지스터 각각에 대해서 1개의 파워 커트용 트랜지스터를 할당하면 충분하다. 주목할 점은 원 숏신호(/OS)는 스탠바이 상태에서 "L"레벨로 고정되어 인버터(82)의 출력이 "L"레벨이 된다는 점이다. 그 결과, 인버터(83 내지 96)에는 도면에서 도시된 바와 같이 파워 커트용 트랜지스터가 접속된다.
<입출력 데이터 컨트롤러>
도 9는 입출력 데이터 컨트롤러(7)의 상세 구성을 도시하는 것으로서, 데이터 1비트분에 상응하는 회로이다. 상기 도면에서, NOR게이트(101)는 스탠바이 상태에서 칩 선택 신호(/CS)가 "H"레벨이 되었을 때에 데이터(I/O)에 무관하게 그 출력을 "L"레벨로 고정시킨다. 저Vt의 인버터(102 내지 116)는 NOR게이트(101)의 출력에 지연을 제공한다. Tr(Q70) 내지 Tr(Q74)은 상기 인버터들을 위한 파워 커트용 트랜지스터이다.
기록 데이터는 SRAM 외부로 부터 데이터(I/O)에 직접 공급된다. 노이즈 및 쇼트 펄스 등을 고려하여, 초단의 인버터(102)에는 전용의 파워 커트용 트랜지스터가 제공된다. 그러나, 인버터(102)의 후단에 위치하는 인버터(103 내지 106)의 경우에는 인버터 2개마다 파워 커트용 트랜지스터를 1개 할당된다. 최종적으로, 보다 후단에 있는 인버터(107 내지 116)의 경우에는 n형 및 p형 각각의 트랜지스터에 대해서 파워 커트용 트랜지스터를 1개만이 배치된다.
기록 인에이블신호(/WDE)는 메모리 셀 어레이(1)에 기록하는 경우에 유효(즉, "L"레벨)이 되는 신호이다. 인버터(117)는 상기 신호를 반전시켜 기록 인에이블신호(WDE)를 생성한다. NAND게이트(118), NOR게이트(119)는 기록 인에이블신호(WDE, /WDE)가 유효할 때에 인버터(116)로부터 출력된 데이터(I/O)에 따라 Tr(Q75), Tr(Q76)을 구동한다. Tr(Q75), Tr(Q76)은 I/O 버스(WRB)를 통해 데이터(I/O)를 센스 앰프(80)에 공급한다(도 8을 참조).
데이터 출력 인에이블신호(/DOE)는 메모리 셀 어레이(1)로부터 데이터를 판독할 때에 유효화 되는 신호이다. 인버터(120)는 상기 신호를 반전시켜 데이터 출력 인에이블신호(DOE)(도면에 도시되지 않음)를 생성한다. NAND게이트(121) 및 NOR게이트(122)는 데이터 출력 인에이블신호(/DOE)가 유효할 때에 I/O 버스(WRB)를 통하여 센스 앰프(80)에서 판독되는 데이터의 반전데이터를 출력한다. 인버터(123, 124)는 NAND게이트(121)로부터 출력되는 데이터를 지연시켜 Tr(Q77)을 구동한다. 마찬가지로, 인버터(125, 126)는 NOR게이트(122)로부터 출력되는 데이터를 지연시켜 Tr(Q78)을 구동하고 상기 Tr(Q77), Tr(Q78)은 메모리 셀 어레이(1)로부터 판독된 데이터를 데이터(I/O)로서 SRAM의 외부에 출력한다.
전술한 바와 같이, 상기 실시예에서, 도 3에 도시된 블록에 대해 파워 커트용 트랜지스터가 독립적으로 제공된다. 또한, 각 블록에 입력되는 신호의 주기에 따라 파워 커트용 트랜지스터에 할당된 트랜지스터의 수가 결정된다. 상기 경우는 각 블록에 대한 입력 신호에 포함된 노이즈 및 입력 신호 사이의 스큐를 고려하고 있다. 즉, 입력단 부근에 배치된 트랜지스터에 대해 파워 커트용 트랜지스터에 할당된 트랜지스터 수가 감소한다. 또한, 신호가 후단으로 전파될수록 디바이스에서 그때까지의 용량성분이나 저항성분에 기인하여 주파수가 높은 신호가 소멸한다. 따라서, 출력단 근접될 수록 파워 보다 많은 수의 커트용 트랜지스터의 수가 가각의파워 커트용 트랜지스터에 할당된다. 상기와 같이 함으로써, 파워 커트용 트랜지스터를 최적으로 배치할수 있다.
상기 실시예에는 제1의 실시예를 기초로 한 SRAM에 대한 본 발명의 적용예를 도시한다. 그러나, 제1의 실시예 대신에 제2 실시예를 바탕으로 구성하는 것도 물론 가능하다. 상기의 경우에 도 4에 도시된 Tr(Q31)의 게이트 단자와 Tr(Q32)의 게이트 단자의 사이 및 Tr(Q34)의 게이트 단자와 Tr(Q35)의 게이트 단자의 사이에 2단의 인버터로 구성된 버퍼가 삽입된다.
또한, 본 실시예는 메모리 셀 어레이(1)을 제외하고 도 3에 도시된 모든 블록에 대해 적용하였다. 그러나, 본 발명이 상기 블록의 일부에 관해서 물론 적용할 수 있다.
전술한 바와 같이, 본 발명에서는 논리 회로를 구성하는 트랜지스터인 논리 회로 트랜지스터중에 스탠바이 상태에서 컷 오프하는 논리 회로 트랜지스터의 리크 전류를 차단하기 위한 파워 커트용 트랜지스터를 n형 및 p형의 트랜지스터의 종류마다 각각 다수 제공하로 논리 회로 트랜지스터에 대하여 다수의 파워 커트용 트랜지스터를 트랜지스터의 종류마다 할당하고 있다. 그에 따라, 각각의 파워 커트용 트랜지스터가 담당하는 논리 회로 트랜지스터의 수를 감소시킬 수 있다. 따라서, 할당된 트랜지스터의 수를 적게 할수록 상기 논리 회로 트랜지스터가 동시에 충방전에 의해 야기된 논리 회로의 지연 시간의 증가의 억제가 더욱 가능하다. 또한,논리 회로에 입력되는 펄스의 폭에 의존하지 않고 지연 시간을 일정하게 하는 것이 가능하다. 상기 이외에, 논리 회로 트랜지스터의 임계치 전압을 낮게 하므로 저전원전압으로 고속동작시키는 것이 가능하다다 또한, 파워 커트용 트랜지스터가 제공되어 있으므로 스탠바이 상태에서 컷 오프하는 논리 회로 트랜지스터에 흐르는 서브 임계값 전류를 방지할 수가 있어 저소비 전류화가 가능해진다. 또한, 스탠바이 상태에서 컷 오프하는 논리 회로 트랜지스터만을 파워 커트용 트랜지스터에 접속하고 있기 때문에 스탠바이 상태에서 컷 오프되지 않는 논리 회로 트랜지스터로부터 전위를 공급할 수가 있어 논리 회로 내의 게이트의 출력이 불안정하게 되지 않는다.
제2의 특징에 따른 발명에서, 동시에 충방전하는 논리 회로 트랜지스터의 수가 파워 커트용 트랜지스터마다 최대 1개가 되도록 할당되므로 논리 회로 트랜지스터가 충방전함에 의한 지연 시간의 증대를 최소로 할 수 있다.
제3의 특징에 따른 발명에서, 입력 신호를 취하는 최소 주기에 따라 각 파워 커트용 트랜지스터에 할당하는 논리 회로 트랜지스터가 결정된다. 그에 따라, 주기가 짧고 주파수가 높은 쇼트 펄스가 입력되는 논리 회로라 할 지라도 지연 시간의 증대가 억제된다. 역으로, 주기가 길고 주파수가 낮은 신호가 입력되는 논리 회로에서는 파워 커트용 트랜지스터의 수를 감소시킬수 있어 그 만큼 상기 파워 커트용 트랜지스터의 점유 면적을 줄일수가 있어 파워 커트용 트랜지스터의 최적 배치를 실현할 수있다.
제4의 특징에 따른 발명에서, 입력 신호를 취할수 있는 최소 주기가 각 파워커트용 트랜지스터에 할당하는 회로부분의 지연 시간 이상이 되도록 파워 커트용 트랜지스터가 할당된다. 그에 따라, 지연 시간이 증가되지 않는 범위로 각각의 파워 커트용 트랜지스터에 할당된 논리 회로 트랜지스터의 수가 최대로 되므로 파워 커트용 트랜지스터의 수가 최소로 됨에 따라 이들 파워 커트용 트랜지스터에 의한 점유 면적도 최소가 되는 것이 가능하다.
제5의 특징에 따른 발명에서, 입력단 부근에 비해 출력단 부근으로 근접될 수록 파워 커트용 트랜지스터에 할당된 논리 회로 트랜지스터의 수가 적어진다. 그에 따라, 입력 신호에 노이즈가 실리는 경우나 비트 사이에 스큐를 가진 어드레스 신호나 데이터신호가 입력된 경우에도, 지연 시간의 증대를 억제하면서 파워 커트용 트랜지스터의 수도 가능한 한 적게 할 수 있다. 즉, 입력단 부근에서는 파워 커트용 트랜지스터를 조밀하게 배치하므로 쇼트 펄스에 의해 지연 시간이 증가하지 않는다. 또한, 출력단 부근에서는 입력단으로부터 전단까지 존재하는 용량성분 및 저항성분에 의해 쇼트 펄스가 소멸되므로 파워 커트용 트랜지스터의 수를 감소시키더라도 지연 시간에 영향을 주지 않는다.
제6의 특징에 따른 발명에서, 칩 선택 신호를 각각의 파워 커트용 트랜지스터에 분배할 때에 칩 선택 신호를 버퍼링하는 버퍼수단을 파워 커트용 트랜지스터 사이에 삽입하는 구성을 갖는다. 그에 따라, 칩 선택 신호의 부하 용량을 줄일 수 있다.
제7의 특징에 따른 발명에서, 메모리 셀 어레이를 제외한 반도체기억장치 내의 주요인 수단을 구성하는 논리 회로로서 제1의 특징이 반도체 디바이스의 구성을채택하고 있다. 그에 따라, 저전원전압으로 고속으로 동작하며 또한 스탠바이 상태에서도 저소비 전류이며 칩 사이즈가 작은 SRAM과 같은 반도체기억장치를 실현시킬 수 있다.

Claims (7)

  1. 회로가 스탠바이 상태인 경우에 컷 오프하는 논리 회로를 형성하는 논리 회로 트랜지스터로부터의 리크 전류를 차단하기 위한 파워 커트용 트랜지스터가 제공되며, 상기 논리 회로 트랜지스터의 임계치가 상기 파워 커트용 트랜지스터의 임계치 보다 낮은 반도체 디바이스에 있어서,
    다수의 상기 파워 커트용 트랜지스터는 트랜지스터 각각의 종류에 대해 제공되고, 상기 파워 커트용 트랜지스터 몇몇은 상기 논리 회로의 상기 트랜지스터에 대한 트랜지스터의 종류에 의해 할당되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서,
    동시에 충방전하는 상기 논리 회로 트랜지스터의 수는 최대가 1이 되도록, 각각의 상기 파워 커트용 트랜지스터가 회로 각 부분에 할당되는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1항에 있어서,
    상기 논리 회로에 공급되는 입력 신호가 취해질 수 있는 최소 주기에 따라, 각각의 상기 파워 커트용 트랜지스터에 할당되는 한개 내지 다수의 논리 회로 트랜지스터가 결정되는 것을 특징으로 하는 반도체 디바이스.
  4. 제 3항에 있어서,
    각각의 상기 파워 커트용 트랜지스터에 할당되는 상기 1 내지 다수의 논리 회로 트랜지스터로 형성되는 회로부분은 상기 회로부분에 대한 지연 시간(Td)이 Tcyc ≥Td(여기서, Tcyc는 상기 입력 신호를 취하기 위한 최소 주기)를 만족시키도록 결정되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1항에 있어서,
    상기 논리 회로의 입력단 부근인 경우에 비해 출력단이 접근됨에 따라 상기 파워 커트용 트랜지스터당 할당된 상기 논리 회로 트랜지스터의 수가 감소되는 것을 특징으로 하는 반도체 디바이스
  6. 제 1항에 있어서,
    상기 파워 커트용 트랜지스터는 상기 논리 회로를 액티브 상태 또는 스탠바이 상태로 설정하는 칩 선택 신호에 따라 함께 온 및 오프되며,
    버퍼링 디바이스는 상기 칩 선택 신호가 상기 파워 커트용 트랜지스터 각각에 분배되고 있음에 따라 상기 칩 선택 신호를 버퍼링 하는 상기 파워 커트용 트랜지스터 사이에 삽입되는 것을 특징으로 하는 반도체 디바이스.
  7. 메모리 셀 어레이를 형성하는 메모리 셀에 데이터를 기억하는 반도체 디바이스에 있어서,
    외측으로부터 입력되는 어드레스 신호를 버퍼링하는 버퍼 장치와,
    상기 어드레스 신호에 포함된 로우(row) 어드레스를 디코딩하고 상기 메모리 셀 어레이 내의 워드선을 활성화시키며, 상기 로우 어드레스의 변화를 또한 검출하여 로우 어드레스 변화 검출신호를 출력하는 로우 디코딩 장치와,
    상기 어드레스 신호에 포함된 칼럼(column) 어드레스를 디코딩하여 상기 메모리 셀 어레이에서 비트선에 대한 선택신호를 생성하며, 상기 칼럼 어드레스의 변화를 또한 검출하여 칼럼 어드레스 변화 검출신호를 출력하는 칼럼 디코딩 장치와,
    상기 어드레스 신호에 의해 지정된 메모리 셀의 데이터를 상기 비트선 상에 판독함으로서 생성되는 전위를 센스하여 상기 데이터를 출력하는 센스 장치와,
    상기 센스 장치와 외측 사이에서 상기 데이터를 주고 받는 입/출력 데이터 제어 장치와,
    상기 로우 어드레스 변화 검출신호 및 상기 칼럼 어드레스 변화 검출신호에 따라, 상기 로우 디코딩 수단, 상기 칼럼 디코딩 수단 및 상기 센스 수단을 동작시키는 타이밍 신호를 생성하는 타이밍 신호 생성 장치를 포함하고,
    상기 장치 중 적어도 하나는 제 1항에 따른 반도체 디바이스로 형성되는 것을 특징으로 하는 반도체 디바이스.
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