CN109937451B - 低电压高西格玛多端口存储器控制 - Google Patents

低电压高西格玛多端口存储器控制 Download PDF

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Abstract

在本公开的一方面，提供了一种装置。在一个方面，该装置是包括逻辑电路的存储器控制器，逻辑电路被配置为根据第一和第二端口信号来生成选择信号，选择信号用于在存储器的第一和第二端口之间进行选择。另外，存储器控制器包括开关，开关被配置为将第一和第二端口信号连接和断开。在本公开的另一方面，该装置是包括存储器和存储器控制器的存储装置。存储器控制器包括锁存器，锁存器被配置为锁存第一端口选择信号以产生第一端口信号，并且锁存第二端口选择信号以产生第二端口信号。存储器控制器还包括开关和逻辑电路，开关被配置为将第一和第二端口信号连接和断开，逻辑电路被配置为生成选择信号。

Description

低电压高西格玛多端口存储器控制
相关申请的交叉引用
本申请要求2016年11月15日提交的题为“LOW VOLTAGE HIGH SIGMA MULTI-PORTMEMORY CONTROL”的美国专利申请No.15/352,197的权益，该美国专利申请以其整体通过引用明确地并入本文。
技术领域
本公开一般地涉及存储器电路系统，并且更特别地，涉及存储器控制电路系统。
背景技术
示例静态随机访问存储器(SRAM)单元可以包括成对的交叉耦合的反相器，例如，每个由成对的晶体管形成。交叉耦合的反相器可以用于将位存储在两个稳定逻辑状态(例如，逻辑“1”或逻辑“0”)之一中。可以形成反相器的每对晶体管可以是一个P型金属氧化物半导体(PMOS)晶体管和一个N型金属氧化物半导体(NMOS)晶体管。通过使用PMOS晶体管和NMOS晶体管的组合，静态功耗可以减小，因为在两个逻辑状态中，每个交叉耦合的反相器中的晶体管之一总是关断。
“位单元”(例如，单端口SRAM单元)可以由六个晶体管形成。例如，位单元可以具有四个晶体管，例如，每两个用于成对的交叉耦合的反相器。位单元还可以具有两个附加的晶体管。两个附加的晶体管用作访问晶体管。在读取操作和写入操作期间，访问晶体管可以控制对位单元中的数据的访问。访问晶体管可以连接到字线。字线可以用于启用访问晶体管。
多端口存储器单元可以提供附加的特征，附加的特征可以使存储器单元的操作更灵活。换言之，多端口存储器单元可以提供比单端口SRAM单元更多的读取能力和写入能力。例如，多端口存储器可以包括附加的访问晶体管。每个存储器单元处的附加的访问晶体管可以向存储器单元提供附加的访问端口。
在多端口存储器系统中，存储器端口选择信息可以针对每个操作周期利用脉冲锁存器被锁存。多端口存储器可以使用多个脉冲锁存器来记录它们各自的端口选择状态。通常，归因于局部环境和布局效果，每个脉冲锁存器之间可能存在变化。布局效果和硅变化可能对最新半导体器件技术中的信号完整性具有显著影响。布局效果和硅变化在低电压操作时可能更加敏感。脉冲锁存器之间的变化可能引起功能故障，导致被配置具有低电压操作的多端口存储器系统的低产量。因此，最小化脉冲锁存器之间的操作变化可能是有利的。
发明内容
下文呈现一个或多个方面的简化概述，以便提供对这些方面的基本理解。该概述不是对所有设想到的方面的广泛综述，并且既不旨在标识所有方面的关键或重要元素，也不旨在界定任何或所有方面的范围。其唯一目的是以简化的形式呈现一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。
在本公开的一方面，提供了一种装置。该装置可以是存储器控制器。存储器控制器可以包括逻辑电路，逻辑电路被配置为根据第一端口信号和第二端口信号来生成选择信号，该选择信号用于在存储器的第一端口与第二端口之间进行选择。另外，存储器控制器可以包括开关，开关被配置为将第一端口信号与第二端口信号连接和断开。
在本公开的另一方面，提供了另一种装置。该装置可以是存储器控制器。存储器控制器可以包括锁存器。锁存器可以被配置为锁存第一端口选择信号以产生第一端口信号，并且锁存第二端口选择信号以产生第二端口信号。存储器控制器可以包括开关，开关被配置为将第一端口信号与第二端口信号连接和断开。
在本公开的另一方面，提供了另一种装置。该装置可以是存储装置。存储装置可以包括存储器和存储器控制器。存储器控制器可以包括锁存器。锁存器可以被配置为锁存第一端口选择信号以产生第一端口信号，并且锁存第二端口选择信号以产生第二端口信号。存储器控制器还可以包括开关。开关可以被配置为将第一端口信号与第二端口信号连接和断开。存储器控制器还可以包括逻辑电路。逻辑电路可以被配置为根据第一端口信号和第二端口信号来生成选择信号，该选择信号用于在存储器的第一端口与第二端口之间进行选择。
所理解的是，从以下详细描述，装置和方法的其他方面对本领域的技术人员将容易变得明显，其中通过说明的方式示出和描述了装置和方法的各种方面。如将认识到的，这些方面可以按其他形式和不同形式来实施，并且这些方面的若干细节能够在各种其他方面中进行修改。因此，附图和详细描述将被认为在性质上是说明性的，而不是在性质上是限制性的。
附图说明
图1是示例读/写地址复用选择电路。
图2是图示了示例脉冲锁存器的示图。
图3A是图示了脉冲锁存器波形的示例的示图。
图3B是图示了脉冲锁存器波形的示例的另一示图。
图4是图示了示例脉冲锁存器的另一示图。
图5是图示了脉冲锁存器波形的示例的另一示图。
图6是图示了示例存储器装置的示图。
具体实施方式
下面关于附图阐述的详细描述旨在作为各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。详细描述包括具体细节以用于提供对各种概念的透彻理解的目的。然而，对本领域的技术人员将明显的是，这些概念可以被实践而没有这些具体细节。在一些实例中，以框图形式示出了公知的结构和组件以便避免使这样的概念模糊不清。首字母缩略词和其他描述性术语可以仅为了方便和清楚而使用，而非旨在限制本文中公开的任何概念。
贯穿本公开所提出的各种存储器可以实施为独立存储器或者实施在独立存储器中。这些方面还可以被包括在以下各项中：集成电路(IC)或系统、或者集成电路或系统的一部分(例如，驻留在集成电路或集成电路的一部分中的模块、组件、电路等)、或者集成电路或系统与其他集成电路或系统组合的中间产品(例如，视频卡、主板等)、或者最终产品(例如，移动电话、个人数字助理(PDA)、台式计算机、膝上型计算机、掌上计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的模拟器、用于膝上型计算机的无线通信附件，等等)。
本文中使用词语“示例性”来意指用作示例、实例或说明。本文中描述为“示例性”的任何实施例不必然被解释为相对于其他实施例是优选的或有利的。类似地，装置的术语“实施例”不要求本发明的所有实施例包括所描述的组件、结构、特征、功能、过程、优点、益处、或操作模式。
术语“连接”、“耦合”、或它们的任何变体意指两个或更多元件之间的直接或间接的任何连接或耦合，并且可以涵盖“连接”或“耦合”在一起的两个元件之间的一个或多个中间元件的存在。元件之间的耦合或连接可以是物理的、逻辑的、或它们的组合。如本文中使用的，作为若干非限制性和非穷举性示例，通过使用一个或多个接线、电缆、和/或印刷电连接、以及通过使用电磁能量，诸如具有在射频区域、微波区域和光(可见和不可见两者)区域中的波长的电磁能量，两个元件可以被认为“连接”或“耦合”在一起。
本文中使用诸如“第一”、“第二”等名称对元件的任何引用不限制这些元素的数量或顺序。相反，这些名称在本文中用作区分两个或更多元素或元素的实例的便利方法。因此，对第一和第二元素的引用并不意味着可以仅采用两个元素，或者第一元素必须在第二元素之前。如本文中使用的，对复数的引用包括单数，并且对单数的引用包括复数。
存储器可以包括随机访问存储器(RAM)、静态随机访问存储器(SRAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、双数据速率RAM(DDRAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、处理器上的通用寄存器、闪存、或任何其他合适的存储器。因此，对SRAM的所有引用仅旨在说明存储器的示例性方面，并具有以下理解：这些方面可以扩展到宽范围的应用。
在多端口存储器系统中，存储器端口选择信息可以针对每个操作周期利用脉冲锁存器被锁存。多端口存储器可以使用多个脉冲锁存器来记录相应的端口选择状态。通常，归因于每个脉冲锁存器的局部环境和布局效果，每个脉冲锁存器之间可能存在变化。布局效果和硅变化可能对最新半导体器件技术中的信号完整性具有显著影响。布局效果和硅变化在低电压操作时可能甚至更加敏感。脉冲锁存器之间的变化可能引起功能故障，导致低LV产量。
在一种示例中，锁存器状态可以被反馈到跟踪控制部。跟踪控制部可以是开关控制器，开关控制器被配置为根据第一端口信号和第二端口信号来控制开关，开关可以将第一端口信号和第二端口信号短接。一旦端口选择状态被记录，就可能不再需要跟踪控制部。示例设计可以不损害性能，同时减小脉冲锁存器之间的差异并且减小面积影响。
在一种示例设计中，为了减小裸片上的脉冲锁存器之间的变化的影响，脉冲锁存器的锁存速度可以在不同端口之间相联系。更特别地，用于两个或更多端口的选择信号可以被配置，以使得用于两个或更多端口的选择信号的电压在各种切换时间相等或接近相等。例如，开关可以用来将端口短接在一起，以确保例如在端口选择信号的电压中存在最小的差别，直到端口选择信号被记录或存储，例如，在存储器(诸如交叉耦合的反相器)中。开关可以例如在对两个或更多端口选择信号中的每个的切换之前被激活。
在一个示例中，两个端口选择信号可以处于不活动状态。两个端口选择信号可能需要转变到活动状态。归因于跨用来实施存储器的裸片的变化，两个端口选择信号的转变上可能存在差异。为了减小两个端口选择信号的转变(例如，逻辑状态上的改变)上的差异，开关可以用来将两个端口选择信号短接在一起。将两个端口选择信号短接在一起可以帮助确保：在例如两个端口选择信号(例如，从不活动状态)到活动状态的转变期间，两个端口选择信号之间的差别被减小。开关可以例如在对两个或更多端口选择信号中的每个向活动状态的切换之前被激活。因此，假定两个端口选择信号在相同的电压电平处两者都是不活动的和活动的，则两个端口选择信号可以倾向于更靠近在一起地从不活动状态切换到活动状态，因为信号从相同的开始电压电平进行转变。上面描述的方案一般将不与如下的两个信号一起使用：该两个信号不共享用于活动状态的相同电压电平以及用于不活动状态的电压电平。
图1是示例读/写地址复用选择电路100。示例读/写地址复用选择电路100包括反相器102、104、106以及或非门108。第一信号(Net A)可以由反相器102反相以生成时钟信号(rclk)，时钟信号(rclk)可以连接到或非门108的第一输入。第二信号(Net B)可以由成对的反相器(反相器104、106)缓冲和延迟以生成延迟信号(b_延迟)，延迟信号(b_延迟)可以连接到或非门108的第二输入。或非门108可以在或非门108的输出处生成读/写选择信号(rw_sel)。因此，当Net A是逻辑“1”并且Net B是逻辑“0”时，或非门108的输出处的读/写选择信号(rw_sel)将是逻辑“1”。当Net A和Net B两者都是逻辑“1”以及当Net A是逻辑“0”时，或非门108的输出处的读/写选择信号(rw_sel)将是逻辑“0”。利用每个信号被拉低，NetA和Net B可以开始存储器访问周期。因此，或非门108的输出处的读/写选择信号(rw_sel)将是逻辑“0”，这可以指示读取地址的选择。相反，读/写选择信号(rw_sel)上的高可以选择写入地址。图1的电路和上面讨论的信号的状态是示例。其他电路和其他信号状态可以用于实施本文中描述的系统和方法。
脉冲锁存器可以包括读/写地址复用选择电路系统，诸如图1中所图示的读/写地址复用选择电路100。图1中所图示的读/写地址复用选择电路100可以用于控制读取和写入地址复用。例如，读/写地址复用选择电路100可以生成读/写选择信号(rw_sel)，如上文所描述的，其可以在低时选择读取地址并且在高时选择写入地址。
例如，当两个端口(例如，端口A和端口B)在存储器访问周期的起始处在操作中时，Net A和Net B可以被下拉，例如，至逻辑低(“0”)。因此，读/写地址复用选择电路系统可以初始地选择读取地址，例如，当Net A和Net B被下拉时。
然而，变化可能存在于脉冲锁存器控制电路系统中，诸如图1中所图示的示例读/写地址复用选择电路100，其可以是脉冲锁存器的一部分。因为变化可能存在于脉冲锁存器控制电路系统中，所以Net A和Net B可能不在相同的时间量内下拉到例如逻辑“0”。例如，一个信号(例如，Net A)可能比另一信号(例如，Net B)更快地下拉到例如逻辑“0”，或者相反地，与Net A下拉到例如逻辑“0”相比，Net B可能更快地下拉到例如逻辑“0”。当Net A为高并且Net B为低时(这可能在Net B比Net A更快地下拉时瞬间发生)，或非门108的输出为逻辑高，例如“1”。因此，如果Net B比Net A更快地放电(例如，下拉)，则作为Net A和Net B的函数(如图1中所图示)的读/写选择信号(rw_sel)可能毛刺为(glitch)高。
当端口A和端口B两者被选择时，归因于局部环境、加载、和/或布局效果，Net A和Net B可能以不同的速率被下拉到例如逻辑“0”。换言之，裸片的一部分的局部环境，包括端口、端口的加载、和/或端口电路系统的布局，可能影响Net A和Net B的转变速率。两个不同的信号(例如，Net A和Net B)即使在相同的裸片上，也可能不同地进行动作，因为即使在单个裸片上，裸片的该部分(包括端口、端口附近的信号的电流流动、和/或这些信号的布局)也可能影响净信号(例如，Net A和/或Net B)的功能。当Net A与Net B之间在下拉速率上的差异足够大时，存储器中可能存在功能性毛刺。毛刺可能使得只写状态被错误地选择。当逻辑功率供应电压为低并且存储器功率供应电压为高时，例如，在逻辑上具有较低电压并且在存储器上具有较高电压的双电压系统中，毛刺问题可能更糟糕。例如，当读/写地址复用选择电路100由较低逻辑功率供应供电时，逻辑“0”与逻辑“1”之间可能存在较小的电压差。因此，毛刺或许更加有可能，因为例如当从逻辑“1”下降到逻辑“0”时，Net A与Net B之间在电压上的较小差可能被解释为两个不同的逻辑状态，例如，逻辑“0”和逻辑“1”。
另外，信号在Net A与Net B之间从一个逻辑状态改变到另一逻辑状态可以有多快(例如，从逻辑“1”到逻辑“0”的转变的下拉速率)之间的差异，当与可以用于创建电子电路系统的其他材料相比较时，在使用硅的设计中可能更糟糕。图1的示例设计可以向电路的正确功能提供三西格玛的置信水平。
图2是图示了示例脉冲锁存器200的示图。示例脉冲锁存器200包括若干p沟道金属氧化物半导体(PMOS)场效应晶体管(也称为PMOS晶体管202、204、206)、以及若干n沟道金属氧化物半导体(NMOS)场效应晶体管(也称为NMOS晶体管208、210、212、214)。示例脉冲锁存器200包括若干反相器216、218、220、222。反相器216、218形成交叉耦合的反相器的集合224。反相器220、222也形成交叉耦合的反相器的集合226。交叉耦合的反相器224、226每个可以形成存储器单元，例如，SRAM存储器单元。例如，交叉耦合的反相器224、226每个可以形成单个位的SRAM存储器单元。
脉冲锁存器200可以具有由存储器功率供应供电的部分(例如，存储器部分228)、以及由逻辑功率供应供电的部分(例如，逻辑部分230)。存储器部分228可以包括PMOS晶体管202、204；NMOS晶体管208、210、212、214；以及反相器216、218、220、222。逻辑部分230可以包括PMOS晶体管206和NMOS晶体管212。NMOS晶体管212可以由存储器部分228和逻辑部分230共享。例如，如图2中所图示的，NMOS晶体管212连接到存储器部分228中的NMOS晶体管208和逻辑部分230中的PMOS晶体管206两者。因此，NMOS晶体管212可以被认为是借助于到NMOS晶体管208和PMOS晶体管206的连接，而在存储器部分228与逻辑部分230之间被共享。
如上文所讨论的，存储器部分228和逻辑部分230可以具有单独的功率源。例如，存储器部分228可以连接到存储器功率供应，并且逻辑部分230可以连接到逻辑功率供应。存储器功率供应和逻辑功率供应可能不在相同的电压。如上文所讨论的，当逻辑功率供应的电压低于存储器功率供应的电压时，例如，归因于更大的差异，Net A电压和Net B电压下降的速度上的差异可能更糟糕。使用不同的功率供应电压(例如，用于存储器部分228的较低电压)可以提供存储器部分228使用的功率量上的减少。实际的存储器设备可以包括大数目的存储器部分228以存储大量的数据，例如，兆字节、吉字节。(然而，将理解，本文中描述的系统和方法也被应用到更小或更大的存储器或者具有更小或更大存储器的系统。)因此，节省存储器电路系统中的功率可能对包含存储器的系统所使用的功率具有相对高的影响。
PMOS晶体管202可以被配置为：例如，使用端口A重置信号向端口A提供重置功能。例如，PMOS晶体管202可以被配置为：向由交叉耦合的反相器224(例如，反相器216、218)形成的SRAM存储器单元提供重置功能。PMOS晶体管202上的低电压可以接通PMOS晶体管202，并且使得反相器218的输入被拉至存储器功率供应处的电压，而使得Net A为逻辑高，即使Net A先前处于逻辑低。Net A上的逻辑高可以由反相器218反相，以在反相器218的输出处创建逻辑低。反相器218的输出处的逻辑低可以由反相器216反相。因此，在PMOS晶体管202转变为关断之后，例如，当端口A重置信号从逻辑低转变为逻辑高时，反相器216的输出可以将Net A保持为高。
类似地，PMOS晶体管204可以被配置为：例如，使用端口B重置信号向端口B提供重置功能。例如，PMOS晶体管204可以被配置为：向由交叉耦合的反相器226(例如，反相器220、222)形成的SRAM存储器单元提供重置功能。PMOS晶体管204上的低电压可以接通PMOS晶体管204，并且使得反相器222的输入被拉至存储器功率供应处的电压，而使得Net B为逻辑高，即使Net B先前处于逻辑低。Net B上的逻辑高可以由反相器222反相，以在反相器222的输出处创建逻辑低。反相器222的输出处的逻辑低可以由反相器220反相。因此，在PMOS晶体管204转变为关断之后，例如，当端口B重置信号从逻辑低转变为逻辑高时，反相器220的输出可以将Net B保持为高。
NMOS晶体管208可以被配置为：例如，使用端口A选择信号向端口A提供选择功能。例如，NMOS晶体管208可以被配置为：向由交叉耦合的反相器224(例如，反相器216、218)形成的SRAM存储器单元提供选择。类似地，NMOS晶体管210可以被配置为：例如，使用端口B选择信号向端口B提供选择功能。例如，NMOS晶体管210可以被配置为：向由交叉耦合的反相器226(例如，反相器220、222)形成的SRAM存储器单元提供选择。
NMOS晶体管212可以被配置为：例如，使用时钟信号CLK向端口A提供计时功能。例如，NMOS晶体管212可以被配置为：向由交叉耦合的反相器224(例如，反相器216、218)形成的SRAM存储器单元提供时钟。类似地，NMOS晶体管214可以被配置为：例如，使用时钟信号CLK向端口B提供计时功能。例如，NMOS晶体管214可以被配置为：向由交叉耦合的反相器226(例如，反相器220、222)形成的SRAM存储器单元提供时钟。
如图2中所图示的，当端口A选择信号和时钟信号CLK两者都为高时，Net A可以被拉到大地。在一些示例中，大地可以对存储器电压域和逻辑电压域两者是共用的。类似地，当端口B选择信号和时钟信号CLK两者都为高时，Net B可以被拉到大地。因此，端口A选择信号和端口B选择信号可以用于分别选择相关联的交叉耦合的反相器，例如，交叉耦合的反相器224(反相器216、218)和交叉耦合的反相器226(反相器220、222)。时钟信号CLK然后可以接通NMOS晶体管212、214中的一个或多个，以下拉所选择的净信号(net)，以将逻辑低值写入例如Net A、Net B、或Net A和Net B两者。
逻辑部分230中的PMOS晶体管206可以用于将来自存储器部分228的信号桥接到逻辑电路系统(未示出)，逻辑电路系统耦合到PMOS晶体管206。逻辑电路系统可以由逻辑功率供应供电。PMOS晶体管206可以用于允许两个存储器部分(例如，交叉耦合的反相器224、226)相互作用，它们可以操作在例如存储器功率供应和逻辑功率供应的不同供应电压处。
NMOS晶体管212可以向PMOS晶体管206提供计时。当时钟为逻辑高时，PMOS晶体管212可以接通以生成虚拟地。虚拟地可以使PMOS晶体管206接地。当时钟CLK为低时，PMOS晶体管206可以接通，这可以将虚拟地拉到逻辑功率供应的电压。当时钟CLK为高时，PMOS晶体管206可以关断。因此，取决于PMOS晶体管202和NMOS晶体管208和/或PMOS晶体管204和NMOS晶体管210的状态，虚拟地可以是浮动的或者可以被拉高。
图3A是图示了脉冲锁存器波形302、304的示例的示图300。示图300图示了第一脉冲锁存器波形302和第二脉冲锁存器波形304。在一种示例中，端口A和端口B两者可以被选择。因此，Net A(波形302)和Net B(波形304)两者都可以改变逻辑状态，例如，在图3A的所图示的示例中，从逻辑“1”到逻辑“0”。如上文所描述的，Net A和Net B可能以不同的速度下拉到例如较低电压，使得一个可能花费更久来达到某个电压电平。Net A和Net B以不同速度下拉可能归因于局部环境、加载和布局效果。例如，如图3A中所图示的，第一脉冲锁存器波形302的电压可以比第二脉冲锁存器波形304的电压更慢地减小。
在所图示的示例中，Net A(波形302)可以用于激活存储器读取。Net B(波形304)可以用于激活存储器写入。当对存储器的读取和写入两者将发生时(例如，在单个时钟周期或单组时钟周期期间)，Net A(波形302)和Net B(波形304)两者都可以转变为低。Net A(波形302)和Net B(波形304)两者可以同时转变为低，以准备存储器用于读取和写入两者。然而，读取和写入可以串行地发生，例如，一个接一个地，例如，在单个时钟周期中。读取可能首先完成。因此，Net A(波形302)可以转变为逻辑低并且快速地或几乎立即地转变回到高，而Net B(波形304)可以转变为低并且与Net A(波形302)相比保持为低更久。另外，Net B(波形304)上的实际电压可以继续减小一个时段，并且然后保持在较低电压一个时段，因为波形304在更长时段内处于逻辑低。
当Net A的电压降与Net B的电压降之间的差异足够大时，存储器中可能存在功能性毛刺。例如，当Net B的电压降是比Net A的电压降更快的电压降时，在电压降之后的读/写地址复用选择电路100的Net B输入上的电压可以被解释为逻辑“0”，而读/写地址复用选择电路的Net A输入上的电压仍然可以被解释为逻辑“1”，这归因于从逻辑“1”到逻辑“0”的较慢变化。
因此，在存储器中可能引起功能性毛刺的Net A的电压降与Net B的电压降之间的差异，可能取决于图1的读/写地址复用选择电路100。例如，在存储器中可能引起功能性毛刺的Net A的电压降与Net B的电压降之间的差异，可能取决于用于实施图1的读/写地址复用选择电路100的特定逻辑的二进制逻辑电平的电压电平。因此，足够大而在存储器中引起功能性毛刺的Net A的电压降与Net B的电压降之间的差异可能变化。
当Net A的电压降与Net B的电压降之间的差异足够大而在存储器中引起功能性毛刺时，只写状态可能不正确地被选择。当逻辑供应电压与存储器供应电压相比为低时，例如，当存储器供应电压高于逻辑供应电压时，Net A与Net B之间的电压降的差异可能更糟糕。另外，如上文所讨论的，例如，与用于芯片制造的其他材料相比，Net A与Net B之间的电压降的差异在硅中可能更糟糕。
当Net A为高并且Net B为低时(这可能在Net B(例如，第二脉冲锁存器波形304)比Net A(例如，第一脉冲锁存器波形302)更快地例如朝向低电压下拉时瞬间发生)，或非门108的输出为逻辑高，例如“1”。因此，如图3B中所图示的，如果Net B比Net A更快地放电，则读/写选择信号(rw_sel)可能毛刺为高。
图3B是图示了脉冲锁存器波形的示例的另一示图。更具体地，图3B提供了简化的时序图，其图示了如果Net B比Net A更快地放电，则读/写选择信号(rw_sel)可能毛刺为高。如图3B中所图示的，当Net A为高并且Net B为低时(这可能在Net B比Net A更快地例如朝向低电压下拉时瞬间发生)，读/写选择信号(rw_sel)可能瞬间地毛刺为高，例如，在352处至逻辑“1”。Net A的缓慢转变为低可能延迟rclk中的上升。Net B的快速转变为低可能导致“b_延迟”的快速转变为低。因此，在时间t1与时间t2之间，rclk和“b_延迟”两者都可以为逻辑低。rclk信号和“b_延迟”信号是到或非门108的输入。向或非门的逻辑低输入引起或非门108的逻辑高输出。因此，图1的或非门108的输出在352处可以为高，其沿着时间轴向右被移动以说明通过或非门108的可能延迟。rw_sel上的毛刺是不期望的。当Net A和Net B以相同的速率或接近相同的速率转变为低时，应当不会出现毛刺。
图4是图示了另一示例脉冲锁存器400的示图。图4的脉冲锁存器400具有与图2的脉冲锁存器200的一些相似性。例如，示例脉冲锁存器400包括若干PMOS晶体管202、204、206和若干NMOS晶体管208、210、212、214。示例脉冲锁存器400还包括若干反相器216、218、220、222。如同脉冲锁存器200，在脉冲锁存器400中，反相器216、218形成交叉耦合的反相器的集合224。反相器220、222也形成交叉耦合的反相器的集合226。交叉耦合的反相器224、226每个可以形成存储器单元，例如，SRAM存储器单元。例如，交叉耦合的反相器224、226每个可以形成单个位的SRAM存储器单元。
脉冲锁存器400可以具有由存储器功率供应供电的部分(例如，存储器部分228)、以及由逻辑功率供应供电的部分(例如，逻辑部分230)。存储器部分228可以包括PMOS晶体管202、204；NMOS晶体管208、210、212、214；以及反相器216、218、220、222。逻辑部分230可以包括PMOS晶体管206和NMOS晶体管212。尽管被示出为在存储器部分228内，但是NMOS晶体管212可以由存储器部分228和逻辑部分230共享。例如，如图4中所图示的，NMOS晶体管212连接到存储器部分228中的NMOS晶体管208和逻辑部分230中的PMOS晶体管206两者。因此，NMOS晶体管212可以被认为是借助于到NMOS晶体管208和PMOS晶体管206的连接，而在存储器部分228与逻辑部分230之间被共享。取决于PMOS晶体管202、206、NMOS晶体管208的状态、以及反相器216的输出，NMOS晶体管212可以由逻辑功率供应和/或存储器功率供应供电。
如上文所讨论的，存储器部分228和逻辑部分230可以具有单独的功率源。例如，存储器部分228可以连接到存储器功率供应，并且逻辑部分230可以连接到逻辑功率供应。存储器功率供应和逻辑功率供应可能不是在相同的电压。如上文所讨论的，当逻辑功率供应的电压低于存储器功率供应的电压时，Net A电压和Net B电压被下拉(例如，从逻辑高或逻辑“1”电压到较低电压)的速度的差异可能更糟糕，例如，具有更大的差异。使用不同的功率供应电压(例如，用于存储器部分228的较低电压)可以提供存储器部分228使用的功率量的减少。实际的存储器设备可以包括大数目的存储器部分228以存储大量的数据，例如，兆字节、吉字节。(然而，将理解，本文中描述的系统和方法也可以应用到更小或更大的存储器或具有更小或更大存储器的系统。)因此，节省存储器电路系统中的功率可能对由包含存储器的系统使用的功率具有相对高的影响。
PMOS晶体管202可以被配置为：例如，使用端口A重置信号向端口A提供重置功能。例如，PMOS晶体管202可以被配置为：向由交叉耦合的反相器224(例如，反相器216、218)形成的SRAM存储器单元提供重置功能。PMOS晶体管202上的低电压可以接通PMOS晶体管202，并且使得反相器218的输入被拉至存储器功率供应处的电压，而使得Net A为逻辑高，即使Net A先前是逻辑低。Net A上的逻辑高可以由反相器218反相，以在反相器218的输出处创建逻辑低。反相器218的输出处的逻辑低可以由反相器216反相。因此，在PMOS晶体管202转变为关断状态之后，例如，当端口A重置信号从逻辑低转变为逻辑高时，反相器216的输出可以将Net A保持为高。
类似地，PMOS晶体管204可以被配置为：例如，使用端口B重置信号向端口B提供重置功能。例如，PMOS晶体管204可以被配置为：向由交叉耦合的反相器226(例如，反相器220、222)形成的SRAM存储器单元提供重置功能。PMOS晶体管204上的低电压可以接通PMOS晶体管204，并且使得反相器222的输入被拉至存储器功率供应处的电压，而使得Net B为逻辑高，即使Net A先前为逻辑低。Net BA上的逻辑高可以由反相器222反相，以在反相器222的输出处创建逻辑低。反相器222的输出处的逻辑低可以由反相器220反相。因此，在PMOS晶体管204转变为关断之后，例如，当端口B重置信号从逻辑低转变为逻辑高时，反相器220的输出可以将Net B保持为高。
NMOS晶体管208可以被配置为：例如，使用端口A选择信号向端口A提供选择功能。例如，NMOS晶体管208可以被配置为：向由交叉耦合的反相器224(例如，反相器216、218)形成的SRAM存储器单元提供选择。类似地，NMOS晶体管210可以被配置为：例如，使用端口B选择信号向端口B提供选择功能。例如，NMOS晶体管210可以被配置为：向由交叉耦合的反相器226(例如，反相器220、222)形成的SRAM存储器单元提供选择。
NMOS晶体管212可以被配置为：例如，使用时钟信号CLK向端口A提供计时功能。例如，NMOS晶体管212可以被配置为：向由交叉耦合的反相器224(例如，反相器216、218)形成的SRAM存储器单元提供时钟。类似地，NMOS晶体管214可以被配置为：例如，使用时钟信号CLK向端口B提供计时功能。例如，NMOS晶体管214可以被配置为：向由交叉耦合的反相器226(例如，反相器220、222)形成的SRAM存储器单元提供时钟。
如图4中所图示的，当端口A选择信号和时钟信号CLK两者都为高时，Net A可以被拉到大地。类似地，当端口B选择信号和时钟信号CLK两者都为高时，Net B可以被拉到大地。因此，端口A选择信号和端口B选择信号可以用于分别选择相关联的交叉耦合的反相器，例如，交叉耦合的反相器224(反相器216、218)和交叉耦合的反相器226(反相器220、222)。时钟信号CLK然后可以接通NMOS晶体管212、214中的一个或多个以下拉所选择的净信号，以将逻辑低值写入例如Net A、Net B、或Net A和Net B两者。
逻辑部分230中的PMOS晶体管206可以用于将来自存储器部分228的信号桥接到逻辑电路系统(未示出)，逻辑电路系统耦合到PMOS晶体管206。逻辑电路系统可以由逻辑功率供应供电。PMOS晶体管206可以用于允许两个存储器部分(例如，交叉耦合的反相器224、226)相互作用，它们可以操作在例如存储器功率供应和逻辑功率供应的不同供应电压处。
NMOS晶体管212可以向PMOS晶体管206提供计时。当时钟为逻辑高时，PMOS晶体管212可以接通以生成虚拟地。虚拟地可以使PMOS晶体管206接地。当时钟CLK为低时，PMOS晶体管206可以接通，这可以将虚拟地拉到逻辑功率供应的电压。
脉冲锁存器400还包括与非门402。Net A信号和Net B信号是与非门402的输入。因此，当Net A信号和Net B信号两者为逻辑高值时，与非门402的输出可以为低。当与非门402的输出为低时，PMOS晶体管404可以接通，并且Net A和Net B可以被短接在一起。随着Net A信号电压和Net B信号电压开始下降，归因于信号变化传播通过与非门402的延迟，Net A和Net B可以继续被短接在一起。因此，因为Net A和Net B可以被短接在一起，所以Net A信号和Net B信号可以按相似的速率下降。Net A信号和Net B信号可以按相似的速率下降，而不依赖于或者更加不依赖于例如局部环境、加载和布局效果。因此，如图4中所图示的，脉冲锁存器400是可以在不同端口之间最小化的示例设计，例如，通过将与两个端口相关联的净信号短接在一起。另外，锁存器状态可以被反馈到跟踪控制部，例如，与非门402。一旦端口选择状态由交叉耦合的反相器记录(例如，存储)，可能不再需要跟踪控制部，例如，直到例如从Net A信号和Net B信号的逻辑高状态到逻辑低状态的下一改变。跟踪控制部可以将NetA信号和Net B信号短接，使得Net A信号和Net B信号可以按相似的速率下降。
图5是图示了脉冲锁存器波形502、504的示例的示图500。示图500图示了第一脉冲锁存器波形502和第二脉冲锁存器波形504。在一种示例中，端口A和端口B两者都被选择，例如，如在图2的示例中那样。在图5的示例中，Net A和Net B近似一起下拉。例如，如图5中所图示的，第一脉冲锁存器波形502的电压可以按与第二脉冲锁存器波形504的电压近似相同的速度减小。通过使用图4中所图示的脉冲锁存器400，第一脉冲锁存器波形502的电压可以按与第二脉冲锁存器波形504的电压近似相同的速度减小。脉冲锁存器400可以将Net A信号和Net B信号短接，使得Net A信号和Net B信号可以按相似的速率下降。
在所图示的示例中，Net A(波形502)可以用于激活存储器读取。Net B(波形504)可以用于激活存储器写入。当对存储器的读取和写入两者将发生时(例如，在单个时钟周期或单组时钟周期期间)，Net A(波形502)和Net B(波形504)两者都可以转变为低。Net A(波形502)和Net B(波形504)两者可以同时转变为低，以准备存储器用于读取和写入两者。然而，读取和写入可以串行地发生，例如，一个接一个地，例如，在单个时钟周期中。读取可能首先完成。因此，Net A(波形502)可以转变为逻辑低并且快速地或几乎立即地转变回到逻辑高，而Net B(波形504)可以转变为低并且与Net A(波形502)相比保持为低更久。在一种示例中，在Net A转变为逻辑低值之后，Net B转变为逻辑低值，或者Net A和Net B两者都转变为逻辑低值，Net A不再被短接到Net B，因为逻辑低值可以消除毛刺的原因。因此，由于Net A和Net B不再被短接，因此Net A在达到逻辑低值之后可以很快转变回到高。Net B(波形504)上的实际电压可以继续减小一个时段，并且然后保持在较低电压一个时段，因为(波形504)在更长时段内处于逻辑低。
如图5中所图示的，Net A和Net B现在近似一起下拉。因此，由于Net A和Net B现在近似一起下拉，所以性能可以有可能较少地被布局效果、加载和硅变化所损害。因此，在许多情况下，布局效果、加载和硅变化将不会影响Net A和Net B的性能。
在第一脉冲锁存器波形502和第二脉冲锁存器波形504的区域506处，第一脉冲锁存器波形502的电压可以按与第二脉冲锁存器波形504的电压近似相同的速度减小。波形的区域506可以是在第一脉冲锁存器波形502的电压下降和第二脉冲锁存器波形504的电压下降的初始时段期间。在第一脉冲锁存器波形502和第二脉冲锁存器波形504的区域506处，第一脉冲锁存器波形502的电压可以按与第二脉冲锁存器波形504的电压近似相同的速度减小，是因为第一端口信号(例如，第一脉冲锁存器波形502)和第二端口信号(例如，第二脉冲锁存器波形504)可以被短接在一起，例如，在波形502、504的区域506周围，在第一脉冲锁存器波形502的电压下降和第二脉冲锁存器波形504的电压下降的初始时段期间。将第一端口信号和第二端口信号短接在一起可以使得第一端口信号和第二端口信号更紧密地相互跟踪，例如，如图5中在波形502、504的区域506附近所图示的。
例如，示例存储器控制器可以包括逻辑电路。逻辑电路可以被配置为生成选择信号，用于在存储器的第一端口与第二端口之间进行选择。存储器的第一端口与第二端口之间的选择可以是第一端口信号(例如，第一脉冲锁存器波形502)和第二端口信号(例如，第二脉冲锁存器波形504)的函数。示例存储器控制器可以包括开关，该开关被配置为将第一端口信号(例如，第一脉冲锁存器波形502)与第二端口信号(例如，第二脉冲锁存器波形504)连接(例如，短接)和断开。
图6是图示了示例存储器装置600的示图。存储器系统可以包括存储器控制器602。存储器控制器可以包括逻辑电路(例如，读/写地址复用选择电路100)，该逻辑电路被配置为根据第一端口信号和第二端口信号(Net A、Net B)来生成选择信号(rw_sel)，用于在存储器的第一端口与第二端口之间进行选择。存储器控制器还可以包括开关(例如，脉冲锁存器400内的PMOS晶体管404)，该开关被配置为将第一端口信号与第二端口信号(例如，NetA、Net B，如图4中所图示)连接和断开。因此，存储器控制器602可以包括图1的读/写地址复用选择电路100和脉冲锁存器400的部分604。脉冲锁存器400的部分604可以被认为是存储器控制器602的一部分。换言之，脉冲锁存器400内的一些电路可以被认为是存储器控制器602的一部分，而脉冲锁存器400中的其他电路可以不被认为是存储器控制器的一部分。例如，存储器控制器可以包括与非门402和PMOS晶体管404中的一个或多个。存储器控制器还可以包括以下中的一个或多个：PMOS晶体管202、204、206；NMOS晶体管208、210、212、214。与非门402、PMOS晶体管404、PMOS晶体管202、204、206；NMOS晶体管208、210、212、214在图4中被图示。
脉冲锁存器400的其他部分606可以被认为是示例存储器装置600中的存储器的一部分，而不是存储器控制器的一部分。脉冲锁存器400的其他部分606在存储器控制器602外部，并且与可以被认为是存储器控制器602的一部分的脉冲锁存器400的部分604分离。例如，反相器216、218、220、222可以被认为是示例存储器装置600中的存储器的一部分。图4中图示了反相器216、218、220、222。参考回到图4，反相器216、218形成交叉耦合的反相器的集合224。反相器220、222也形成交叉耦合的反相器的集合226。因此，交叉耦合的反相器224、226每个可以形成存储器单元，例如，SRAM存储器单元。存储器(例如，交叉耦合的反相器224、226)可以由存储器控制器602控制。
在一个示例中，存储器控制器还可以包括开关控制器，例如，与非门402。开关控制器可以被配置为根据第一端口信号和第二端口信号来控制开关。例如，图4中所图示的与非门402包括Net A和Net B作为输入。与非门402的输出耦合到PMOS晶体管404。
在一个示例中，存储器控制器602还可以包括复用器608，复用器608被配置为基于选择信号，来复用与第一端口相关联的第一地址(ADDR1)和与第二端口相关联的第二地址(ADDR2)。
在一个示例中，存储器控制器602还可以包括锁存器612，锁存器612被配置为锁存第一端口选择信号以产生第一端口信号，并且锁存第二端口选择信号以产生第二端口信号。
参考回到图4，在一个示例中，开关包括耦合在第一端口信号与第二端口信号(例如，Net A和Net B)之间的晶体管，例如，PMOS晶体管404。
在一个示例中，锁存器可以是脉冲锁存器400的一部分。例如，锁存器可以包括重置电路，例如，PMOS晶体管202、204。重置电路可以被配置为在存储器访问周期之前，重置第一端口信号和第二端口信号中的每个。例如，重置信号(端口A重置、端口B重置)可以使PMOS晶体管202、204接通，这可以将端口信号拉高(Net A、Net B)。存储器控制器还可以包括端口选择电路，例如，NMOS晶体管208、210。端口选择信号可以被配置为在存储器访问周期的起始处，设置第一端口信号和第二端口信号中的每个。例如，每个端口选择信号可以使NMOS晶体管208、210中的一个接通。NMOS晶体管212、214可以在时钟上的高逻辑信号处被接通，例如，这可以是存储器访问周期的起始。
在一个示例中，逻辑电路(例如，存储器访问周期的起始)还被配置为：当第一端口信号和第二端口信号(Net A、Net B)中的每个被设置时，将选择信号(rw_sel)驱动到第一逻辑状态，并且当第一端口信号或第二端口信号(Net A、Net B)中的任何一个被重置时，将选择信号(rw_sel)驱动到第二逻辑状态。
一个示例可以是存储器控制器602。存储器控制器602可以包括锁存器612，锁存器612被配置为锁存第一端口选择信号以产生第一端口信号，并且锁存第二端口选择信号以产生第二端口信号。存储器控制器602还可以包括开关，该开关被配置为将第一端口信号与第二端口信号连接和断开。
一个示例可以包括开关控制器(例如，与非门402)。开关控制器可以被配置为根据第一端口信号和第二端口信号(Net A、Net B)来控制开关(例如，PMOS晶体管404)。
在一个示例中，开关可以是耦合在第一端口信号与第二端口信号(Net A、Net B)之间的晶体管(例如，PMOS晶体管404)。
例如，锁存器可以包括重置电路，例如，PMOS晶体管202、204。重置电路可以被配置为在存储器访问周期之前，重置第一端口信号和第二端口信号中的每个。例如，重置信号(端口A重置、端口B重置)可以使PMOS晶体管202、204接通，这可以将端口信号拉高(Net A、Net B)。存储器控制器602还可以包括端口选择电路，例如，NMOS晶体管208、210。端口选择信号可以被配置为在存储器访问周期的起始处，设置第一端口信号和第二端口信号中的每个。例如，每个端口选择信号可以使NMOS晶体管208、210中的一个接通。NMOS晶体管212、214可以在时钟上的高逻辑信号处被接通，例如，这可以是存储器访问周期的起始。
一个示例还可以包括逻辑电路，例如，读/写地址复用选择电路100。逻辑电路可以被配置为根据第一端口信号和第二端口信号(Net A、Net B)来生成选择信号(rw_sel)，用于在存储器的第一端口与第二端口之间进行选择。
一个示例还包括复用器608。复用器608可以被配置为基于选择信号，来复用与第一端口相关联的第一地址(ADDR1)和与第二端口相关联的第二地址(ADDR2)。
在一种示例中，逻辑电路(例如，读/写地址复用选择电路100)还可以被配置为：当第一端口信号和第二端口信号中的每个被设置时，将选择信号(rw_sel)驱动到第一逻辑状态，并且当第一端口信号或第二端口信号中的任何一个被重置时，将选择信号驱动到第二逻辑状态。
另一示例是存储器装置600。存储器装置600包括存储器，诸如脉冲锁存器400内的交叉耦合的反相器224、226。存储器装置600还包括存储器控制器602。另外，存储器装置600还包括锁存器612。锁存器可以被配置为锁存第一端口选择信号以产生第一端口信号，并且锁存第二端口选择信号以产生第二端口信号。存储器装置600还包括开关，例如，PMOS晶体管404，该开关被配置为将第一端口信号与第二端口信号(Net A、Net B)连接和断开。另外，存储器装置600包括逻辑电路，例如，读/写地址复用选择电路100。逻辑电路可以被配置为根据第一端口信号和第二端口信号(Net A、Net B)来生成选择信号(rw_sel)，用于在存储器的第一端口与第二端口之间进行选择。
所理解的是，所公开的过程/流程图中的块的特定顺序或层次是示例性方法的说明。基于设计偏好，所理解的是，过程/流程图中的块的特定顺序或层次可以重新布置。此外，一些块可以被组合或省略。随附的方法权利要求以样本顺序呈现各种块的元素，并且不意味着限于所呈现的特定顺序或层次。
之前的描述被提供以使得本领域的任何技术人员能够实践本文中描述的各种方面。对这些方面的各种修改对于本领域的技术人员将容易是明显的，并且本文中定义的一般原理可以应用到其他方面。因此，权利要求不旨在限于本文中所示出的方面，而是符合于与语言权利要求相一致的全部范围，其中对单数元素的引用不旨在意指“一个且仅一个”，而是“一个或多个”，除非特别地如此陈述。除非另外特别陈述，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”以及“A、B、C、或其任何组合”之类的组合包括A、B和/或C的任何组合，并且可以包括A的倍数、B的倍数、或C的倍数。具体地，诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”、以及“A、B、C、或其任何组合”之类的组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或A和B和C，其中任何这样的组合可以包含A、B或C中的一个或多个成员。本领域的普通技术人员已知的或稍后变得已知的、贯穿本公开中描述的各种方面的元素的所有结构性和功能性等同物通过引用明确地并入本文，并且旨在由权利要求所涵盖。此外，本文中公开的内容不旨在贡献给公众，无论这样的公开是否明确地记载在权利要求中。词语“模块”、“机制”、“元件”、“设备”等可能不是用于词语“部件”的替代物。没有权利要求元素将在25U.S.C§112(f)的规定下解释，除非该元素明确地使用短语“用于……的部件”来记载，或者在方法权利要求的情况下，该元素使用短语“用于……的步骤”来记载。

Claims (18)

1.一种存储器控制器，包括：
逻辑电路，被配置为根据第一端口信号和第二端口信号来生成选择信号，所述选择信号用于在存储器的第一端口与第二端口之间进行选择；
开关，被配置为将所述第一端口信号与所述第二端口信号连接和断开；以及
开关控制器，被配置为根据所述第一端口信号和所述第二端口信号来控制所述开关。
2.根据权利要求1所述的存储器控制器，还包括复用器，所述复用器被配置为基于所述选择信号，来复用与所述第一端口相关联的第一地址和与所述第二端口相关联的第二地址。
3.根据权利要求1所述的存储器控制器，其中所述开关包括耦合在所述第一端口信号与所述第二端口信号之间的晶体管。
4.根据权利要求1所述的存储器控制器，还包括锁存器，所述锁存器被配置为锁存第一端口选择信号以产生所述第一端口信号，并且锁存第二端口选择信号以产生所述第二端口信号。
5.根据权利要求4所述的存储器控制器，其中所述锁存器包括重置电路，所述重置电路被配置为在存储器访问周期之前，重置所述第一端口信号和所述第二端口信号中的每个端口信号，所述存储器控制器还包括端口选择电路，所述端口选择电路被配置为在所述存储器访问周期的起始处，设置所述第一端口信号和所述第二端口信号中的每个端口信号。
6.根据权利要求5所述的存储器控制器，其中所述逻辑电路还被配置为：当所述第一端口信号和所述第二端口信号中的每个端口信号被设置时，将所述选择信号驱动到第一逻辑状态，并且当所述第一端口信号或所述第二端口信号中的任何端口信号被重置时，将所述选择信号驱动到第二逻辑状态。
7.一种存储器控制器，包括：
锁存器，被配置为锁存第一端口选择信号以产生第一端口信号，并且锁存第二端口选择信号以产生第二端口信号；
开关，被配置为将所述第一端口信号与所述第二端口信号连接和断开；以及
开关控制器，被配置为根据所述第一端口信号和所述第二端口信号来控制所述开关。
8.根据权利要求7所述的存储器控制器，其中所述开关包括耦合在所述第一端口信号与所述第二端口信号之间的晶体管。
9.根据权利要求7所述的存储器控制器，其中所述锁存器包括重置电路，所述重置电路被配置为在存储器访问周期之前，重置所述第一端口信号和所述第二端口信号中的每个端口信号，所述存储器控制器还包括端口选择电路，所述端口选择电路被配置为在所述存储器访问周期的起始处，设置所述第一端口信号和所述第二端口信号中的每个端口信号。
10.根据权利要求7所述的存储器控制器，还包括逻辑电路，所述逻辑电路被配置为根据所述第一端口信号和所述第二端口信号来生成选择信号，所述选择信号用于在存储器的第一端口与第二端口之间进行选择。
11.根据权利要求10所述的存储器控制器，还包括复用器，所述复用器被配置为基于所述选择信号，来复用与所述第一端口相关联的第一地址和与所述第二端口相关联的第二地址。
12.根据权利要求10所述的存储器控制器，其中所述逻辑电路还被配置为：当所述第一端口信号和所述第二端口信号中的每个端口信号被设置时，将所述选择信号驱动到第一逻辑状态，并且当所述第一端口信号或所述第二端口信号中的任何端口信号被重置时，将所述选择信号驱动到第二逻辑状态。
13.一种存储装置，包括：
存储器；以及
存储器控制器，包括：
锁存器，被配置为锁存第一端口选择信号以产生第一端口信号，并且锁存第二端口选择信号以产生第二端口信号；
开关，被配置为将所述第一端口信号与所述第二端口信号连接和断开；
逻辑电路，被配置为根据所述第一端口信号和所述第二端口信号来生成选择信号，所述选择信号用于在所述存储器的第一端口与第二端口之间进行选择；以及
开关控制器，被配置为根据所述第一端口信号和所述第二端口信号来控制所述开关。
14.根据权利要求13所述的存储装置，其中所述开关包括耦合在所述第一端口信号与所述第二端口信号之间的晶体管。
15.根据权利要求13所述的存储装置，其中所述锁存器包括重置电路，所述重置电路被配置为在存储器访问周期之前，重置所述第一端口信号和所述第二端口信号中的每个端口信号，所述存储装置还包括端口选择电路，所述端口选择电路被配置为在所述存储器访问周期的起始处，设置所述第一端口信号和所述第二端口信号中的每个端口信号。
16.根据权利要求13所述的存储装置，其中所述逻辑电路被配置为根据所述第一端口信号和所述第二端口信号来生成所述选择信号，所述选择信号用于在所述存储器的所述第一端口与所述第二端口之间进行选择。
17.根据权利要求16所述的存储装置，还包括复用器，所述复用器被配置为基于所述选择信号，来复用与所述第一端口相关联的第一地址和与所述第二端口相关联的第二地址。
18.根据权利要求16所述的存储装置，其中所述逻辑电路还被配置为：当所述第一端口信号和所述第二端口信号中的每个端口信号被设置时，将所述选择信号驱动到第一逻辑状态，并且当所述第一端口信号或所述第二端口信号中的任何端口信号被重置时，将所述选择信号驱动到第二逻辑状态。
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