KR100712986B1 - 래치회로 - Google Patents

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KR100712986B1
KR100712986B1 KR1020050107233A KR20050107233A KR100712986B1 KR 100712986 B1 KR100712986 B1 KR 100712986B1 KR 1020050107233 A KR1020050107233 A KR 1020050107233A KR 20050107233 A KR20050107233 A KR 20050107233A KR 100712986 B1 KR100712986 B1 KR 100712986B1
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나광진
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주식회사 하이닉스반도체
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Abstract

본 발명은 입력데이터를 클럭신호의 제 1 전압레벨에 동기하여 래치하고, 상기 클럭신호의 제 2 전압레벨에 동기하여 상기 래치된 데이터를 출력하는 데이터래치부 및 상기 데이터래치부의 출력신호를 래치하여 출력하는 제 1 래치부를 포함하여 구성되는 래치회로에 관한 것이다.
플리플롭, 어드래스 래치회로, 커맨드 래치회로

Description

래치회로{Latch Circuit}
도 1은 종래의 커맨드 래치회로의 회로도이다.
도 2는 종래의 어드래스 래치회로의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 어드래스 래치회로의 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 어드래스 래치회로의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 커맨드 래치회로의 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 커맨드 래치회로의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
30, 40, 50, 60: 데이터래치부 32, 42, 52, 62: 제 2 래치부
34, 44, 54, 64: 제 1 래치부 56, 66: 출력부
58: 제 1 논리부 59: 제 2 논리부
본 발명은 래치회로에 관한 것으로, 더욱 구체적으로는 플리플롭을 이용하여 종래에 비해 보다 적은 소자를 통해 동일한 동작을 수행하는 래치회로를 구현함으로써, 래치회로의 면적을 감소시키고, 동작에 필요한 지연시간 및 소모전력을 감소시킬 수 있도록 한 래치회로에 관한 것이다.
도 1은 종래의 커맨드 래치회로의 회로도이고, 도 2는 종래의 어드래스 래치회로의 회로도이다.
우선, 도 1을 참고하여 커맨드 래치회로의 동작을 살펴보면 우선, 클럭신호(clk)가 로우레벨인 경우 VDD에 연결된 PMOS(P11)과 PMOS(P15)가 턴온(turn on)되므로, 인버터(IV14, IV15)를 통한 래치의 출력신호(out, outz)는 모두 로우레벨로 프리차지(precharge) 된다.
여기서, 만약 입력신호(data_in)가 하이레벨로 인가되고, 클럭신호(clk)가 하이레벨로 천이되면, PMOS(P11)과 PMOS(P15)가 턴오프(turn off)되고, NMOS(N12)와 NMOS(N15)는 턴온된다. 이때, NMOS(N11)에는 클럭신호(clk)가 로우레벨인 상태에서 PMOS(P15)의 턴온에 의해 인가된 하이레벨이 클럭신호(clk)가 하이레벨로 천이된 이후에도 계속해서 인가되므로 NMOS(N11)는 턴온된다. 따라서 인버터(IV14)를 통한 출력데이터(out)는 하이레벨이 된다. 또한, NMOS(N11)의 턴온에 의해 접지전압(Vss)이 PMOS(P14)와 NMOS(N13)에 인가되므로 PMOS(P14)는 턴온되고 NMOS(N13)는 턴오프된다. 따라서, 인버터(IV15)를 통한 반전출력데이터(outz)는 로우레벨이 된다.
한편, 만약 상기에서 입력신호(data_in)가 로우레벨로 인가되고 클럭신호(clk)가 하이레벨로 천이되면, PMOS(P11)과 PMOS(P15)가 턴오프(turn off)되고, NMOS(N14)와 NMOS(N15)는 턴온된다. 이때, NMOS(N13)에는 클럭신호(clk)가 로우레벨인 상태에서 PMOS(P11)의 턴온에 의해 인가된 하이레벨이, 클럭신호(clk)가 하이레벨로 천이된 이후에도 계속해서 인가되므로 NMOS(N13)는 턴온된다. 따라서 인버터(IV15)를 통한 반전출력데이터(outz)는 하이레벨이 된다. 또한, NMOS(N13)의 턴온에 의해 접지전압(Vss)이 PMOS(P12)와 NMOS(N11)에 인가되므로 PMOS(P12)는 턴온되고 NMOS(N11)는 턴오프된다. 따라서, 인버터(IV14)를 통한 출력데이터(out)은 로우레벨이 된다.
다음으로, 도 2를 참고하여 어드래스 래치회로의 동작을 살펴보면 앞서 도 1에서 살펴본 바와 같이 입력신호(data_in)가 하이레벨로 인가되고 클럭신호(clk)가 하이레벨인 경우 출력신호(out)는 하이레벨이 되므로 노어게이트(NR21)를 통한 출력신호는 로우레벨이 되고, 인버터(IV26)의 출력데이터(out)는 하이레벨이 된다. 또한, 입력신호(in)가 로우레벨로 인가되고 클럭신호(clk)가 하이레벨인 경우 반전출력데이터(outz)는 하이레벨이 되므로 노어게이트(NR22)를 통한 출력신호는 로우레벨이 되고, 출력신호(out)는 로우레벨이 되므로 인버터(IV26)의 출력신호는 로우레벨이 된다. 한편, 클럭신호(clk)가 로우레벨로 천이하는 경우 출력데이터(out) 및 반전출력데이터(outz)는 로우레벨이 되어 래치 형태로 결합된 노어게이트(NR21, NR22)의 출력데이터(data_out)를 일정하게 유지한다.
이와 같이, 종래 기술에 의한 커맨드 래치회로는 클럭신호(clk)가 로우레벨인 경우 출력데이터(out) 및 반전출력데이터(outz)를 로우레벨로 프리차지 시키며, 클럭신호(clk)가 하이레벨인 경우에는 입력데이터(data_in)와 그 반전신호를 각각 출력데이터(out) 및 반전출력데이터(outz)로 출력한다. 또한, 어드래스 래치회로는 클럭신호(clk)가 하이레벨인 경우 입력데이터(data_in)를 출력데이터(data_out)로 출력하고, 클럭신호(clk)가 로우레벨인 경우에는 종전 출력데이터(data_out)를 유지하는 동작을 수행한다.
그런데, 최근 노트북 컴퓨터 등 모바일 장치(mobile device)가 주요제품으로 대두 되면서, 반도체 메모리 칩에 있어 내부회로를 소형화하고, 내부회로의 동작에 필요한 지연시간 및 소비전력을 감소시키기 위한 기술 개발의 중요성이 날로 커지고 있다. 이러한 상황에서 현재 커맨드신호 및 어드래스신호 등의 입력을 받아 소정 시간 저장하는 종래 반도체 메모리 장치의 래치회로는 많은 소자를 사용함으로써 회로의 면적이 증가하고, 동작을 수행하는데 필요한 지연시간 및 전력 소모가 증가되는 문제가 있었다.
따라서, 회로의 소자 수를 감소시키면서 종래의 래치회로와 동일한 동작을 수행하는 회로의 개발이 절실히 요청되어지고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 플리플롭을 이용하여 종래에 비해 보다 적은 소자를 통해 동일한 동작을 수행하는 래치회로를 구현함으로써, 래치회로의 면적을 감소시키고, 동작에 필요한 지연시간 및 소모전력을 감소시킬 수 있도록 한 래치회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 입력데이터를 클럭신호의 제 1 전압레벨에 동기하여 래치하고, 상기 클럭신호의 제 2 전압레벨에 동기하여 상기 래치된 데이터를 출력하는 데이터래치부 및 상기 데이터래치부의 출력신호를 래치하여 출력하는 제 1 래치부를 포함하여 구성되는 래치회로를 제공한다.
본 발명에 있어서, 상기 데이터래치부는 상기 클럭신호의 제 1 전압레벨에 동기하여 턴온되어 상기 입력데이터를 입력받는 제 1 전달게이트와; 상기 제 1 전달게이트를 통해 입력된 상기 입력데이터를 래치하는 제 2 래치부 및 상기 클럭신호의 제 2 전압레벨에 동기하여 턴온되어 상기 제 2 래치부에 래치된 데이터를 출력하는 제 2 전달게이트를 포함하여 구성된다.
본 발명에 있어서, 상기 제 2 래치부는 상기 제 1 전달게이트를 통해 입력된 입력데이터를 반전 버퍼링하는 제 1 인버터 및; 상기 제 1 인버터와 래치형태로 결합된 제 2 인버터를 포함하여 구성된다.
본 발명에 있어서, 상기 제 2 래치부는 상기 제 1 전달게이트를 통해 입력된 입력데이터를 반전버퍼링하는 제 1 인버터와; 상기 제 1 인버터와 래치형태로 결합 된 제 2 인버터 및; 상기 클럭신호의 제 2 전압레벨에 동기하여 턴온되어 상기 제 2 인버터의 출력신호를 전달하는 제 3 전달게이트를 포함하여 구성된다.
본 발명에 있어서, 상기 제 1 래치부는 상기 데이터래치부의 출력신호를 반전 버퍼링하는 제 1 인버터 및; 상기 제 1 인버터와 래치형태로 결합된 제 2 인버터를 포함하여 구성된다.
본 발명에 있어서, 상기 제 1 래치부는 상기 데이터래치부의 출력신호를 반전 버퍼링하는 제 1 인버터와; 상기 제 1 인버터와 래치형태로 결합된 제 2 인버터 및; 상기 클럭신호의 제 1 전압레벨에 동기하여 턴온되어 상기 제 2 인버터의 출력신호를 전달하는 전달게이트를 포함하여 구성된다.
또한, 본 발명의 래치회로는 입력데이터를 클럭신호의 제 1 전압레벨에 동기하여 래치하고, 상기 클럭신호의 제 2 전압레벨에 동기하여 상기 래치된 데이터를 출력하는 데이터래치부와; 상기 데이터래치부의 출력신호를 래치하여 출력하는 제 1 래치부 및; 상기 데이터래치부의 출력신호와 상기 제 1 래치부의 출력신호를 입력받아, 상기 클럭신호에 동기하여 출력데이터 및 반전출력데이터를 출력하는 출력부를 포함하여 구성된다.
본 발명에 있어서, 상기 출력부는 상기 제 1 래치부의 출력신호와 상기 클럭신호를 입력받아 논리연산하여 상기 입력데이터를 출력데이터 출력하는 제 1 논리부 및; 상기 데이터래치부의 출력신호와 상기 클럭신호를 입력받아 논리연산하여 상기 입력데이터의 반전출력데이터를 출력하는 제 2 논리부를 더 포함하여 구성된 다.
본 발명에 있어서, 상기 제 1 논리부 및 상기 제 2 논리부는 논리곱 연산을 수행하는 것을 특징으로 한다.
본 발명에 있어서, 상기 출력부는 상기 클럭신호를 버퍼링한 신호와 상기 제 1 래치부의 출력신호를 논리연산하여 상기 입력데이터를 출력하는 제 1 논리부 및; 상기 버퍼링된 클럭신호와 상기 데이터래치부의 출력신호를 논리연산하여 상기 입력데이터의 반전신호를 출력하는 제 2 논리부를 더 포함하여 구성된다.
본 발명에 있어서, 상기 제 1 논리부 및 상기 제 2 논리부는 부정 논리합 연산을 수행하는 것을 특징으로 한다.
본 발명에 있어서, 상기 데이터래치부는 상기 클럭신호의 제 1 전압레벨에 동기하여 턴온되어 상기 입력데이터를 입력받는 제 1 전달게이트와; 상기 제 1 전달게이트를 통해 입력된 입력데이터를 래치하는 제 2 래치부 및 상기 클럭신호의 제 2 전압레벨에 동기하여 턴온되어 상기 제 2 래치부에 래치된 데이터를 출력하는 제 2 전달게이트를 포함하여 구성된다.
본 발명에 있어서, 상기 제 2 래치부는 상기 제 1 전달게이트를 통해 입력된 입력데이터를 반전 버퍼링하는 제 1 인버터 및; 상기 제 1 인버터와 래치형태로 결합된 제 2 인버터를 포함하여 구성된다.
본 발명에 있어서, 상기 제 2 래치부는 상기 제 1 전달게이트를 통해 입력된 입력데이터를 반전버퍼링하는 제 1 인버터와; 상기 제 1 인버터와 래치형태로 결합된 제 2 인버터 및; 상기 클럭신호의 제 2 전압레벨에 동기하여 턴온되어 상기 제 2 인버터의 출력신호를 전달하는 제 3 전달게이트를 포함하여 구성된다.
본 발명에 있어서, 상기 제 1 래치부는 상기 데이터래치부의 출력신호를 반전 버퍼링하는 제 1 인버터 및; 상기 제 1 인버터와 래치형태로 결합된 제 2 인버터를 포함하여 구성된다.
본 발명에 있어서, 상기 제 1 래치부는 상기 데이터래치부의 출력신호를 반전 버퍼링하는 제 1 인버터와; 상기 제 1 인버터와 래치형태로 결합된 제 2 인버터 및; 상기 클럭신호의 제 1 전압레벨에 동기하여 턴온되어 상기 제 2 인버터의 출력신호를 전달하는 전달게이트를 포함하여 구성된다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 어드래스 래치회로의 회로도이고, 도 4는 본 발명의 다른 실시예에 따른 어드래스 래치회로의 회로도이다.
도 3에서 도시한 바와 같이, 본 발명의 일 실시예에 따른 어드래스 래치회로는 입력데이터를 클럭신호(clk)의 로우레벨에 동기하여 래치하고, 클럭신호(clk)의 하이레벨에 동기하여 상기 래치된 데이터를 출력하는 데이터래치부(30) 및 데이터래치부(30)의 출력신호를 래치하여 출력하는 제 1 래치부(34)를 포함하여 구성된다. 이때, 제 1 래치부(34)는 상기 데이터래치부(30)의 출력신호를 반전 버퍼링하 는 제 1 인버터(IV34) 및 제 1 인버터(IV34)와 래치형태로 결합된 제 2 인버터(IV35)를 포함하여 구성되는 것이 바람직하다. 또한, 데이터래치부(30)는 클럭신호(clk)의 로우레벨에 동기하여 턴온되어 상기 입력데이터를 입력받는 제 1 전달게이트(T3)와 제 1 전달게이트(T3)를 통해 입력된 상기 입력데이터(data_in)를 래치하는 제 2 래치부(32) 및 클럭신호의 하이레벨에 동기하여 턴온되어 제 2 래치부(32)에 래치된 데이터를 출력하는 제 2 전달게이트(T4)를 포함하여 구성되는 것이 바람직하다. 이때, 제 2 래치부(32)는 제 1 전달게이트(T3)를 통해 입력된 입력데이터를 반전 버퍼링하는 제 1 인버터(IV32) 및 제 1 인버터(IV32)와 래치형태로 결합된 제 2 인버터(IV33)를 포함하여 구성되는 것이 바람직하다.
한편, 도 4에 도시한 바와 같이 본 발명의 다른 실시예에 따른 어드래스 래치회로에서 제 1 래치부(44)는 데이터래치부(40)의 출력신호를 반전 버퍼링하는 제 1 인버터(IV44)와 제 1 인버터(IV44)와 래치형태로 결합된 제 2 인버터(IV45) 및 클럭신호의 로우레벨에 동기하여 턴온되어 제 2 인버터(IV45)의 출력신호를 전달하는 전달게이트(T8)를 포함하고, 제 2 래치부(42)는 제 1 전달게이트(T5)를 통해 입력된 입력데이터를 반전버퍼링하는 제 1 인버터(IV42)와 제 1 인버터(IV42)와 래치형태로 결합된 제 2 인버터(IV43) 및 클럭신호의 하이레벨에 동기하여 턴온되어 제 2 인버터(IV43)의 출력신호를 전달하는 전달게이트(T6)를 포함하여 구성된다. 제 1 래치부(44) 및 제 2 래치부(42)를 제외한 다른 구성요소는 앞서 도 3에서 설명한 회로와 동일하므로 자세한 설명은 생략한다.
이와 같이 구성된 어드래스 래치회로의 동작을 구체적으로 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 우선, 클럭신호(clk)가 로우레벨이면 전달게이트(T3)가 턴온되어 입력데이터(data_in)가 제 2 래치부(32)에 래치된다. 이후, 클럭신호(clk)가 하이레벨로 천이되면 제 1 전달게이트(T3)가 턴오프되고, 제 2 전달게이트(T4)가 턴온되면서 제 2 래치부(32)에 래치된 입력데이터(data_in)가 제 1 래치부(34)에 래치되면서 출력데이터(data_out)로 출력된다. 이와 같이, 본 발명의 일 실시예에 의한 어드래스 래치회로는 클럭신호(clk)가 로우레벨일 때 입력데이터(data_in)를 래치하고, 이후 클럭신호(clk)가 하이레벨로 천이하는 시점에서 상기 래치된 데이터를 출력하는 플리플롭 동작을 수행하는 데이터래치부(30)을 이용하여, 종래의 어드래스 래치회로와 동일한 동작, 즉 클럭신호(clk)가 하이레벨인 경우 입력데이터(data_in)와 동일한 출력데이터(data_out)를 출력하고, 클럭신호(clk)가 로우레벨인 경우에는 래치부(34)에 이전에 래치된 데이터를 출력데이터(data_out)로 출력하는 동작을 더 적은 소자를 이용하여 수행하고 있다.
한편, 본 발명의 다른 실시예에 의한 어드래스 래치회로는 도 4에 도시한 바와 같이 클럭신호(clk)가 로우레벨에서 하이레벨로 천이하면 제 1 전달게이트(T5)가 턴오프되어 입력데이터(data_in)의 입력을 차단하고, 제 2 래치부(42)의 전달게이트(T6)를 턴온시켜 제 2 인버터(IV43)의 출력신호를 제 1 인버터(IV42)에 전달한 다. 이때, 제 2 래치부(42)에서 래치된 데이터가 턴온된 제 2 전달게이트(T7)을 통해 인버터(IV44)에 전달되어 반전버퍼링되어 출력데이터(data_out)로 출력된다. 그리고, 클럭신호가 하이레벨에서 로우레벨로 천이하면 제 2 전달게이트(T7)가 턴오프되고 제 1 래치부(44)의 전달게이트(T8)를 턴온시켜 제 2 인버터(IV43)의 출력신호를 제 1 인버터(IV42)에 전달함으로써, 래치된 데이터를 출력데이터(data_out)로 출력한다. 이와 같이 각 래치부에 데이터가 입력되는 경우에는 반전버퍼링하는 제 1 인버터(IV42, IV44)만 동작하도록 하고, 클럭신호에 동기하여 데이터 입력이 차단되는 경우에는 전달게이트(T6, T8)를 턴온시켜 제 1 인버터(IV42, IV44)와 래치형태로 결합된 제 2 인버터(IV43, IV45)를 동작시킴으로써, 이전 동작에서 입력된 데이터가 래치되어 출력될 수 있도록 하고 있다. 이는 제 2 인버터(IV43, IV45)를 통해 피드백되는 신호와 제 1 인버터(IV42, IV44)에 입력되는 신호 간의 간섭 효과를 줄이기 위함이다.
도 5는 본 발명의 일 실시예에 따른 커맨드 래치회로의 회로도이고, 도 6은 본 발명의 다른 실시예에 따른 커맨드 래치회로의 회로도이다.
도 5에서 도시한 바와 같이, 본 발명의 일 실시예에 따른 커맨드 래치회로는 입력데이터를 클럭신호(clk)의 로우레벨에 동기하여 래치하고, 클럭신호(clk)의 하이레벨에 동기하여 상기 래치된 데이터를 출력하는 데이터래치부(50) 및 데이터래치부(50)의 출력신호를 래치하여 출력하는 제 1 래치부(54)를 포함하여 구성된다. 이때, 제 1 래치부(54)는 상기 데이터래치부(50)의 출력신호를 반전 버퍼링하는 제 1 인버터(IV54) 및 제 1 인버터(IV54)와 래치형태로 결합된 제 2 인버터(IV55)를 포함하여 구성되는 것이 바람직하다. 또한, 데이터래치부(50)는 클럭신호의 로우레벨에 동기하여 턴온되어 상기 입력데이터를 입력받는 제 1 전달게이트(T9)와 제 1 전달게이트(T9)를 통해 입력된 상기 입력데이터를 래치하는 제 2 래치부(52) 및 클럭신호의 하이레벨에 동기하여 턴온되어 제 2 래치부(52)에 래치된 데이터를 출력하는 제 2 전달게이트(T10)를 포함하여 구성되는 것이 바람직하다. 이때, 제 2 래치부(52)는 제 1 전달게이트(T9)를 통해 입력된 입력데이터를 반전 버퍼링하는 제 1 인버터(IV52) 및 제 1 인버터(IV52)와 래치형태로 결합된 제 2 인버터(IV53)를 포함하여 구성되는 것이 바람직하다.
또한, 본 발명의 일 실시예에 따른 커맨드 래치회로는 클럭신호(clk)에 동기하여 출력데이터(out) 및 반전출력데이터(outz)를 출력하는 출력부(56)를 포함하여 구성되는데, 출력부(56)는 제 1 래치부(54)의 출력신호와 클럭신호(clk)를 입력받아 논리곱 연산하여 입력데이터(data_in)를 출력신호(out)로 출력하는 난드게이트(ND51)와 인버터(IV56)로 구성된 제 1 논리부(58)와 데이터래치부(50)의 출력신호와 클럭신호(clk)를 입력받아 논리곱 연산하여 입력데이터(data_in)의 반전신호를 반전출력데이터(outz)로 출력하는 난드게이트(ND52)와 인버터(IV57)로 구성된 제 2 논리부(59)를 더 포함하여 구성된다. 여기서 전달게이트(T11)는 제 1 래치부(54)에서 신호가 처리되는데 필요한 시간을 보상하여 제 1 논리부(58)와 제 2 논리부(59)의 출력신호의 동기를 맞추는 역할을 한다.
한편, 도 6에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 커맨드 래치회로에서 제 1 래치부(64)는 상기 데이터래치부(60)의 출력신호를 반전 버퍼링하는 제 1 인버터(IV64)와 제 1 인버터(IV64)와 래치형태로 결합된 제 2 인버터(IV65) 및 클럭신호(clk)의 로우레벨에 동기하여 턴온되어 제 2 인버터(IV65)의 출력신호를 전달하는 전달게이트(T15)를 포함하고, 제 2 래치부(62)는 제 1 전달게이트(T12)를 통해 입력된 입력데이터(data_in)를 반전버퍼링하는 제 1 인버터(IV62)와 제 1 인버터(IV62)와 래치형태로 결합된 제 2 인버터(IV63) 및 클럭신호(clk)의 하이레벨에 동기하여 턴온되어 제 2 인버터(IV63)의 출력신호를 전달하는 전달게이트(T13)를 포함하여 구성된다. 또한, 출력부(66)는 데이터래치부(60)의 출력신호와 인버터(IV66)에서 버퍼링된 클럭신호(clk)를 입력받아 부정 논리합 연산하여 입력데이터(data_in)를 출력데이터(out)로 출력하는 노어게이트(NR61)와 제 1 래치부(64)의 출력신호와 버퍼링된 클럭신호(clk)를 입력받아 부정 논리합 연산하여 입력데이터(data_in)의 반전신호를 반전출력데이터(outz)로 출력하는 노어게이트(NR62)를 더 포함하여 구성된다. 제 1 래치부(64)와 제 2 래치부(62) 및 출력부(66)를 제외한 다른 구성요소는 앞서 도 5에서 설명한 회로와 동일하므로 자세한 설명은 생략한다.
이와 같이 구성된 커맨드 래치회로의 동작을 구체적으로 설명하면 다음과 같다.
도 5에 도시된 바와 같이, 우선, 클럭신호(clk)가 로우레벨이면 전달게이트 (T9)가 턴온되어 입력데이터(data_in)가 제 2 래치부(52)에 래치된다. 이후, 클럭신호(clk)가 하이레벨로 천이되면 제 1 전달게이트(T9)가 턴오프되고, 제 2 전달게이트(T10)가 턴온되면서 래치부(52)에 래치된 입력데이터(data_in)가 제 1 래치부(54)에 래치된다. 그리고, 제 1 래치부(54)의 출력신호와 클럭신호(clk)는 제 1 논리부(58)에 입력되어 논리곱 연산을 통해 출력데이터(out)로 출력되고, 데이터래치부(50)의 출력신호와 클럭신호(clk)는 제 2 논리부(59)에 입력되어 논리곱 연산을 통해 반전출력데이터(outz)로 출력된다. 이때, 출력데이터(out)와 반전출력데이터(outz)는 클럭신호가 로우레벨인 경우 로우레벨로 프리차지(precharge)되고, 클럭신호가 하이레벨인 경우에는 출력데이터(out)는 입력데이터(data_in)가 되고, 반전출력데이터(outz)는 입력데이터(data_in)의 반전신호가 된다. 이와 같이, 본 발명의 다른 실시예에 의한 커맨드 래치회로는 플리플롭으로 구성된 데이터래치부(50)을 이용하여, 더 적은 소자를 이용하여 종래의 커맨드 래치회로와 동일한 동작, 즉 클럭신호가 로우레벨인 경우 출력데이터(out)와 반전출력데이터(outz)를 로우레벨로 프리차지 시키고, 클럭신호가 하이레벨인 경우 입력데이터(data_in)와 동일한 출력데이터(out)와 입력데이터(data_in)의 반전신호인 반전출력데이터(outz)를 출력시키는 동작을 수행 하고 있다.
한편, 본 발명의 다른 실시예에 의한 커맨드 래치회로는 도 6에 도시한 바와 같이 클럭신호(clk)가 로우레벨에서 하이레벨로 천이하면 제 1 전달게이트(T12)가 턴오프되어 입력데이터(data_in)의 입력을 차단하고, 제 2 래치부(62)의 전달게이 트(T13)를 턴온시켜 제 2 인버터(IV63)의 출력신호를 제 1 인버터(IV62)에 전달한다. 그리고, 제 2 래치부(62)에서 래치된 데이터가 턴온된 제 2 전달게이트(T14)를 통해 제 1 래치부(64)에 전달된다. 이때, 제 1 래치부(64)의 전달게이트(T15)는 턴오프된 상태이다. 그리고, 출력부(66)는 인버터(IV66)을 통해 버퍼링된 클럭신호와 데이터래치부(60)의 출력신호 및 제 1 래치부(64)의 출력신호를 입력받아 출력데이터(out)와 반전출력데이터(outz)를 생성하게 되는데, 우선 클럭신호가 로우레벨인 경우 출력부(66)에서 생성되는 출력데이터(out)와 반전출력데이터(outz)는 로우레벨로 프리차지(precharge) 되고, 클럭신호가 하이레벨인 경우 입력데이터(data_in)가 출력데이터(out)로 출력되고, 입력데이터(data_in)의 반전신호가 반전출력데이터(outz)로 출력된다. 여기서, 제 1 래치부(64)와 제 2 래치부(62)에 추가된 전달게이트(T13, T15)의 동작 및 기능은 앞서 도 4의 전달게이트(T6, T8)과 동일하므로자세한 설명은 생략한다.
이상 살펴본 바와 같이 플리플롭을 이용하여 종래에 비해 보다 적은 소자를 통해 동일한 동작을 수행하는 어드래스 래치회로 및 커맨드 래치회로를 구현함으로써, 래치회로의 면적을 감소시키고, 동작에 필요한 지연시간 및 소모전력을 감소시킬 수 있게 된다.
상기에서 본 발명에 따른 래치회로는 비록 어드래스 래치회로 및 커맨드 래치회로에 사용되는 것을 예로 들어 설명했지만, 기타 반도체 장치의 다양한 래치회로에도 널리 사용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 래치회로는 플리플롭을 이용하여 종래에 비해 보다 적은 소자를 통해 동일한 동작을 수행하는 래치회로를 구현함으로써, 래치회로의 면적을 감소시키고, 동작에 필요한 지연시간 및 소모전력을 감소시킬 수 있도록 이점을 가진다.

Claims (16)

  1. 삭제
  2. 삭제
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  5. 삭제
  6. 삭제
  7. 입력데이터를 클럭신호의 제 1 전압레벨에 동기하여 래치하고, 상기 클럭신호의 제 2 전압레벨에 동기하여 상기 래치된 데이터를 출력하는 데이터래치부와;
    상기 데이터래치부의 출력신호를 래치하여 출력하는 제 1 래치부 및;
    상기 클럭신호의 제1 레벨에 동기하여 출력데이터 및 반전출력데이터를 프리차지하고, 상기 클럭신호의 제2 레벨에 동기하여 상기 데이터래치부의 출력신호와 상기 제1 래치부의 출력신호를 각각 출력데이터 및 반전출력데이터로 출력하는 출력부를 포함하는 래치회로.
  8. 제 7항에 있어서, 상기 출력부는 상기 제 1 래치부의 출력신호와 상기 클럭신호를 입력받아 논리연산하여 상기 입력데이터를 출력데이터로서 출력하는 제 1 논리부 및;
    상기 데이터래치부의 출력신호와 상기 클럭신호를 입력받아 논리연산하여 상기 입력데이터의 반전신호를 반전출력데이터로서 출력하는 제 2 논리부를 더 포함하여 구성되는 래치회로.
  9. 제 8항에 있어서, 상기 제 1 논리부 및 상기 제 2 논리부는 논리곱 연산을 수행하는 것을 특징으로 하는 래치회로.
  10. 제 7항에 있어서, 상기 출력부는 상기 클럭신호를 버퍼링한 신호와 상기 제 1 래치부의 출력신호를 논리연산하여 상기 입력데이터를 출력하는 제 1 논리부 및;
    상기 버퍼링된 클럭신호와 상기 데이터래치부의 출력신호를 논리연산하여 상기 입력데이터의 반전신호를 출력하는 제 2 논리부를 더 포함하여 구성되는 래치회로.
  11. 제 10항에 있어서, 상기 제 1 논리부 및 상기 제 2 논리부는 부정 논리합 연산을 수행하는 것을 특징으로 하는 래치회로.
  12. 제 7에 있어서, 상기 데이터래치부는 상기 클럭신호의 제 1 전압레벨에 동기하여 턴온되어 상기 입력데이터를 입력받는 제 1 전달게이트와;
    상기 제 1 전달게이트를 통해 입력된 입력데이터를 래치하는 제 2 래치부 및
    상기 클럭신호의 제 2 전압레벨에 동기하여 턴온되어 상기 제 2 래치부에 래치된 데이터를 출력하는 제 2 전달게이트를 포함하여 구성되는 래치회로.
  13. 제 12항에 있어서, 상기 제 2 래치부는 상기 제 1 전달게이트를 통해 입력된 입력데이터를 반전 버퍼링하는 제 1 인버터 및;
    상기 제 1 인버터와 래치형태로 결합된 제 2 인버터를 포함하여 구성되는 래치회로.
  14. 제 12항에 있어서, 상기 제 2 래치부는 상기 제 1 전달게이트를 통해 입력된 입력데이터를 반전버퍼링하는 제 1 인버터와;
    상기 제 1 인버터와 래치형태로 결합된 제 2 인버터 및;
    상기 클럭신호의 제 2 전압레벨에 동기하여 턴온되어 상기 제 2 인버터의 출력신호를 전달하는 제 3 전달게이트를 포함하여 구성되는 래치회로.
  15. 제 7항에 있어서, 상기 제 1 래치부는 상기 데이터래치부의 출력신호를 반전 버퍼링하는 제 1 인버터 및;
    상기 제 1 인버터와 래치형태로 결합된 제 2 인버터를 포함하여 구성되는 래치회로.
  16. 제 7항에 있어서, 상기 제 1 래치부는 상기 데이터래치부의 출력신호를 반전 버퍼링하는 제 1 인버터와;
    상기 제 1 인버터와 래치형태로 결합된 제 2 인버터 및;
    상기 클럭신호의 제 1 전압레벨에 동기하여 턴온되어 상기 제 2 인버터의 출력신호를 전달하는 전달게이트를 포함하여 구성되는 래치회로.
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* Cited by examiner, † Cited by third party
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JPH06313793A (ja) * 1993-04-28 1994-11-08 Ando Electric Co Ltd デバイス試験装置のデータ取込回路
JP2000357943A (ja) * 1999-06-16 2000-12-26 Nec Corp ラッチ回路とレジスタ回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06313793A (ja) * 1993-04-28 1994-11-08 Ando Electric Co Ltd デバイス試験装置のデータ取込回路
JP2000357943A (ja) * 1999-06-16 2000-12-26 Nec Corp ラッチ回路とレジスタ回路

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