JPH06313793A - デバイス試験装置のデータ取込回路 - Google Patents

Abstract

(57)【要約】 【目的】 被試験デバイスの出力遅延時間が大きくて
も、サンプリングデータを正しく取り込めるデータ取込
回路を提供する。 【構成】 判別用データ１２を複数のＦＦにデータ入力
し、クロック分配器１は判別用データラッチクロック１
４を入力し、入力順に順次分配して複数のＦＦのクロッ
ク端子に入力し、ＦＦと同数のＡＮＤ回路の第１の入力
端子に複数のＦＦの出力を入力し、クロック分配器２は
サンプリングデータラッチクロック１３を入力とし、入
力順に順次分配して複数のＡＮＤ回路の第２の入力端子
に入力し、オア回路５は複数のＡＮＤ回路の出力を入力
とし、論理和をとり、ＦＦ６はサンプリングデータ１１
をデータ入力とし、オア回路５の出力をクロック入力と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ａ／Ｄ変換器やＤ／
Ａ変換器などのデバイスを測定する場合に、測定サイク
ルに対しディジタルデータが１サイクル以上遅れて出力
された時でも正しくデータを取り込むことができるデー
タ取込回路についてのものである。

【０００２】

【従来の技術】つぎに、デバイスを測定する装置の構成
を図３に示す。図３の１０はピンエレクトロニクス、２
０はフォーマット制御部、３０はパターン制御部、４０
は被試験デバイス、５０はデータ取込回路、６０はデー
タ演算部である。図３で、被試験デバイス４０はデータ
演算部６０に接続するとともにピンエレクトロニクス１
０に接続する。ピンエレクトロニクス１０はフォーマッ
ト制御部２０と接続し、フォーマット制御部２０はデー
タ取込回路５０に接続する。また、パターン制御部３０
もデータ取込回路５０に接続し、データ取込回路５０は
データ演算部６０に取り込んだデータを出力する。

【０００３】次に、被試験デバイス４０がＡ／Ｄ変換器
である場合の動作を図３を参照して説明する。図３で、
Ａ／Ｄ変換器はデータ演算部６０よりアナログデータを
入力し、Ａ／Ｄ変換器から出力したディジタルデータ
は、ピンエレクトロニクス１０→フォーマット制御部２
０を介してデータ取込回路５０にサンプリングデータと
して入力する。

【０００４】次に、被試験デバイス４０がＤ／Ａ変換器
である場合を図３を参照して説明する。図３で、フォー
マット制御部２０はディジタルデータを発生し、ピンエ
レクトロニクス１０を介してＤ／Ａ変換器に入力すると
ともに、データ取込回路５０にサンプリングデータとし
て入力する。また、パターン制御部３０からは、データ
取込回路５０にサンプリングデータが入力するのに対応
して、入力したサンプリングデータを取り込むかどうか
を制御する判別用データがデータ取込回路５０に送られ
る。データ取込回路５０に取り込まれたサンプリングデ
ータは、データ演算部６０へ渡される。

【０００５】つぎに、従来技術によるデータ取込回路５
０の構成を図２に示す。図２の２１はＡＮＤ回路、２２
はフリップフロップ（以下、ＦＦという。）であり、１
１はサンプリングデータ、１２は判別用データ、１３は
サンプリングデータラッチクロックである。ＡＮＤ回路
２１は判別用データ１２とサンプリングデータラッチク
ロック１３の論理積をとる。ＦＦ２２はサンプリングデ
ータ１１をＡＮＤ回路２１の出力タイミングでラッチす
る。

【０００６】つぎに、図３で被測定デバイス４０がＤ／
Ａ変換器の場合で、データ取込回路５０が図２の構成の
時の動作を図４を参照して説明する。図４のアはデバイ
ス試験装置のサイクル信号であり、図示を省略したサイ
クル発生部からの信号である。図４のイはパターン制御
部３０から出力される判別用データ１２の波形であり、
図４アに同期して発生し、データ取込回路５０のＡＮＤ
回路２１の第１の入力となる。

【０００７】図４のウは図３のフォーマット制御部２０
からのサンプリングデータ１１の波形であり、データ取
込回路５０のＦＦ２２にデータ入力する。図４のエはサ
ンプリングデータラッチクロック１３の波形であり、フ
ォーマット制御部２０からデータ取込回路５０のＡＮＤ
回路２１の第２の入力となる。図４のオは図４イのデー
タ０・２・４…が「Ｈ」の時のＡＮＤ回路２１の出力波
形であり、図４エに同期した波形である。図４のカは図
２のＦＦ２２の出力２２Ａの波形であり、図４オに同期
して図４ウのサンプリングデータが出力している。

【０００８】次に、図３で被測定デバイス４０がＡ／Ｄ
変換器の場合で、データ取込回路５０が図２の構成の時
の動作を図５を参照して説明する。図５は図４と同じで
あるが、サンプリングデータ１１は、被試験デバイスの
出力遅延あるいは経路の遅延などがあるため、試験装置
のサイクル信号のタイミングより遅れてデータ取込回路
５０に入力している。

【０００９】被測定デバイスがＡ／Ｄ変換器の場合も、
データ取込回路の動作はＤ／Ａ変換器の場合と同じであ
る。試験装置のサイクルに対し、判別用データ１２は同
期しているが、サンプリングデータ１１は遅延してい
る。そのため、サンプリングデータラッチクロック１３
もＤ／Ａ変換器を測定する場合に比べて遅れてデータ取
込回路５０のゲート２１に入力される。

【００１０】判別用データ１２とサンプリングデータラ
ッチクロック１３はＡＮＤ回路２１で論理積がとられ、
例えば判別用データ１２のデータ０・２・４が「Ｈ」と
すると、サンプリングデータラッチクロックの０・２・
４発目が有効となる。よってＦＦ２２はサンプリングデ
ータＡ・Ｃ・Ｅが取り込まれる。

【００１１】

【発明が解決しようとする課題】例えば、図６に示すよ
うに、試験装置のサイクルに対し判別用データ１２は同
期しているが、サンプリングデータ１１は１サイクル以
上遅れている。この時、判別用データ１２の０・２・４
が「Ｈ」とすると、正しくはサンプリングデータのＡ・
Ｃを取り込まなくてはならないが、誤ったデータのＢ・
Ｄが取り込まれる。

【００１２】このように、図２の構成のデータ取込回路
では、Ａ／Ｄ変換器の測定において被試験デバイスの出
力遅延時間が大きく、試験装置のサイクルに対し１サイ
クル以上遅れると、正しくデータが取り込めないという
問題がある。この発明は、被試験デバイスの出力遅延時
間が大きくても、サンプリングデータを正しく取り込む
ことができるデータ取込回路の提供を目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するため
に、この発明は、判別用データ１２をデータ入力とする
複数のＦＦと、判別用データラッチクロック１４を入力
とし、入力順に順次分配して複数のＦＦのクロック端子
に入力するクロック分配器１と、複数のＦＦの出力を第
１の入力端子に入力するＦＦと同数のＡＮＤ回路と、サ
ンプリングデータラッチクロック１３を入力とし、入力
順に順次分配して複数のＡＮＤ回路の第２の入力端子に
入力するクロック分配器２と、複数のＡＮＤ回路の出力
を入力とし、論理和をとるオア回路５と、サンプリング
データ１１をデータ入力とし、オア回路５の出力をクロ
ック入力とするＦＦ６を備える。

【００１４】

【作用】次に、この発明によるデータ取込回路５０の構
成を図１に示す。図１の１と２はクロック分配器、３Ａ
〜３ＣはＦＦ、４Ａ〜４ＣはＡＮＤ回路、５はオア回
路、６はＦＦである。図１で、判別用データはＦＦ３Ａ
〜３Ｃのデータ端子に接続している。クロック分配器１
は判別用データラッチクロック１４を入力し、入力順に
順次分配してＦＦ３Ａ〜３Ｃのクロック端子に出力す
る。

【００１５】ＦＦ３Ａの出力はＡＮＤ回路４Ａの第１の
入力となり、ＦＦ３Ｂの出力はＡＮＤ回路４Ｂの第１の
入力となり、ＦＦ３Ｃの出力はＡＮＤ回路４Ｃの第１の
入力となる。クロック分配器２はサンプリングデータラ
ッチクロック１３を入力とし、入力順に順次分配してそ
れぞれＡＮＤ回路４Ａ〜４Ｃの第２の入力となる。ＦＦ
６はサンプリングデータ１１をデータ端子に接続し、Ａ
ＮＤ回路４Ａ〜４Ｃの出力を入力としたオア回路５の出
力をクロック端子に入力する。

【００１６】次に、図１の動作を図７を参照して説明す
る。図７のア〜ウは図６ア〜ウと同じであり、判別用デ
ータ１２は試験装置のサイクルに同期してデータ取込回
路５０に入力されるが、被測定デバイスがＡ／Ｄ変換器
の場合には、サンプリングデータ１１は出力遅延時間の
ため遅れて入力される。図７のウでは、試験装置のサイ
クルに対し１サイクル以上遅れている場合を示してい
る。

【００１７】図７のエは判別用データラッチクロック１
４の波形であり、図７アのサイクルに同期して発生する
クロックである。図７のオ〜キはクロック分配器１の出
力波形であり、図７エのクロックが入力順に順次分配し
て出力されている。図７のク〜コはＦＦ３Ａ〜３Ｃの出
力波形であり、図７オ〜キのように順次分配されたクロ
ックは、それぞれＦＦ３Ａ〜３Ｃのクロック端子に入力
され、このタイミングで判別用データ１２がラッチされ
出力される。すなわち、ＦＦ３Ａは判別用データ１２の
データ０・３・６…を、ＦＦ３Ｂは１・４・７…のデー
タを、ＦＦ３Ｃは２・５・８…のデータをそれぞれラッ
チし、それぞれデータを３サイクルの間保持する。

【００１８】図７のサはサンプリングデータラッチクロ
ック１３の波形である。図７のシ〜セはクロック分配器
２に図７サの波形を入力し、入力順に順次出力２ａ〜２
ｃへ分配したクロック信号の波形である。

【００１９】図７のソ〜チはＡＮＤ回路４Ａ〜４Ｃの出
力４１〜４３の波形である。クロック分配器２で分配さ
れたクロック信号２ａ〜２ｃは、対応するＦＦ３Ａ〜３
Ｃの出力信号３１〜３３とＡＮＤ回路４Ａ〜４Ｃで論理
積がとられるので、図７イの判別用データがデータ０・
２・４で「Ｈ」の時、ＦＦ３Ｂにはデータが入力しない
のでＦＦ３Ｂの出力３２がＡＮＤ回路４Ｂに入力せず、
図７タに示すように波形は出力されない。

【００２０】図７のツはオア回路５の出力波形であり、
図７ソとチの波形が論理和されて出力される。図７のテ
はＦＦ６の出力１６のデータであり、図７ウのサンプリ
ングデータが、判定用データ１２の内容によりデータＡ
・Ｃ…を出力する。

【００２１】

【発明の効果】この発明によれば、判別用データが複数
サイクルの間保持されるので、サンプリングデータが１
サイクル以上遅れている場合でもクロックと判別用デー
タが正しく論理積をとり、データを取り込むことができ
る。なお、この実施例では、クロックの分配数、判別用
データラッチ用ＦＦ、ＡＮＤ回路を３つずつとしたため
正しくデータが取り込める範囲が遅れ３サイクル以内と
なったが、それぞれの回路数を増やすことにより、デー
タの取り込み可能範囲を拡張することができる。

【図面の簡単な説明】

【図１】この発明によるデータ取込回路の構成図であ
る。

【図２】従来技術によるデータ取込回路の構成図であ
る。

【図３】デバイスを測定する装置の構成図である。

【図４】被測定デバイス４０がＤ／Ａ変換器の場合で、
データ取込回路５０が図２の構成の時の動作を説明する
タイムチャートである。

【図５】被測定デバイス４０がＡ／Ｄ変換器の場合で、
データ取込回路５０が図２の構成の時の動作を説明する
タイムチャートである。

【図６】サンプリングデータ１１が１サイクル以上遅れ
た場合のデータ取込回路５０の動作を説明するタイムチ
ャートである。

【図７】この発明によるデータ取込回路５０の動作を説
明するタイムチャートである。

【符号の説明】

１１ サンプリングデータ １２ 判別用データ １３ 判別用データラッチクロック １４ サンプリングデータラッチクロック １・２ クロック分配器 ３Ａ〜３Ｃ フリップフロップ ４Ａ〜４Ｃ ＡＮＤ回路 ５ オア回路 ６ フリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 判別用データ(12)をデータ入力とする複
   数のＦＦと、 判別用データラッチクロック(14)を入力とし、入力順に
   順次分配して複数のＦＦのクロック端子に入力する第１
   のクロック分配器(1) と、 複数のＦＦの出力を第１の入力端子に入力するＦＦと同
   数のＡＮＤ回路と、 サンプリングデータラッチクロック(13)を入力とし、入
   力順に順次分配して複数のＡＮＤ回路の第２の入力端子
   に入力する第２のクロック分配器(2) と、 複数のＡＮＤ回路の出力を入力とし、論理和をとるオア
   回路(5) と、 サンプリングデータ(11)をデータ入力とし、オア回路
   (5) の出力をクロック入力とするＦＦ(6) を備えること
   を特徴とするデバイス試験装置のデータ取込回路。