JP3163128B2 - 電子部品等試験装置および電子部品等試験方法 - Google Patents
電子部品等試験装置および電子部品等試験方法Info
- Publication number
- JP3163128B2 JP3163128B2 JP24261491A JP24261491A JP3163128B2 JP 3163128 B2 JP3163128 B2 JP 3163128B2 JP 24261491 A JP24261491 A JP 24261491A JP 24261491 A JP24261491 A JP 24261491A JP 3163128 B2 JP3163128 B2 JP 3163128B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- master
- master clock
- control signal
- subsystem
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2836—Fault-finding or characterising
- G01R31/2844—Fault-finding or characterising using test interfaces, e.g. adapters, test boxes, switches, PIN drivers
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ，トランジスタ
等の試験に用いられる電子部品等試験装置に関し、ディ
ジタル信号，アナログ信号，直流（ＤＣ）信号にてテス
トされる被測定対象の、信号生成や信号取込み・解析を
行う電子部品試験装置および試験方法に関する。
等の試験に用いられる電子部品等試験装置に関し、ディ
ジタル信号，アナログ信号，直流（ＤＣ）信号にてテス
トされる被測定対象の、信号生成や信号取込み・解析を
行う電子部品試験装置および試験方法に関する。
【０００２】
【技術背景】近年、ＬＳＩ等の半導体集積回路の高集積
化が進み、これに伴い、入出力信号が高速化すると共
に、例えば、入出力信号に、ディジタル信号，アナログ
信号，ＤＣ信号の全てを含むようなＬＳＩも開発されて
いる。このようなＬＳＩの試験装置では、被測定ＬＳＩ
（以下、ＤＵＴと言う）の複数の入出力端子（上記ディ
ジタル・アナログ信号，ＤＣ信号の入出力端子）にイン
タフェースするため、信号の種類に応じた入出力チャン
ネルを有している。これらの入出力チャンネルは複数の
ハードウエア（Ｈ／Ｗ）モジュールにより構成され、該
Ｈ／Ｗモジュールは、マスタクロック信号（以下、「マ
スタクロックＦ」と言う）と呼ばれる一つのクロックを
整数分割したクロックに基づいて時間管理されて動作す
るものが一般である。ところで、通常、ＤＵＴは複数の
機能ブロックにより分割され、ＤＵＴによっては複数の
マスタクロック系で動作するものも多い。これらの機能
ブロックが相互に独立した関係を有している場合には、
試験装置の各Ｈ／Ｗモジュールを上記整数分割したクロ
ックに基づき動作（すなわち、各Ｈ／Ｗモジュールのク
ロックを同期して動作）させ、ＤＵＴの各機能ブロック
の試験をすることで、実動作と実質的に同一の信号環境
を実現できる。
化が進み、これに伴い、入出力信号が高速化すると共
に、例えば、入出力信号に、ディジタル信号，アナログ
信号，ＤＣ信号の全てを含むようなＬＳＩも開発されて
いる。このようなＬＳＩの試験装置では、被測定ＬＳＩ
（以下、ＤＵＴと言う）の複数の入出力端子（上記ディ
ジタル・アナログ信号，ＤＣ信号の入出力端子）にイン
タフェースするため、信号の種類に応じた入出力チャン
ネルを有している。これらの入出力チャンネルは複数の
ハードウエア（Ｈ／Ｗ）モジュールにより構成され、該
Ｈ／Ｗモジュールは、マスタクロック信号（以下、「マ
スタクロックＦ」と言う）と呼ばれる一つのクロックを
整数分割したクロックに基づいて時間管理されて動作す
るものが一般である。ところで、通常、ＤＵＴは複数の
機能ブロックにより分割され、ＤＵＴによっては複数の
マスタクロック系で動作するものも多い。これらの機能
ブロックが相互に独立した関係を有している場合には、
試験装置の各Ｈ／Ｗモジュールを上記整数分割したクロ
ックに基づき動作（すなわち、各Ｈ／Ｗモジュールのク
ロックを同期して動作）させ、ＤＵＴの各機能ブロック
の試験をすることで、実動作と実質的に同一の信号環境
を実現できる。
【０００３】しかし、上記機能ブロック間の独立性が低
い（換言するなら、相互依存性が高い）場合、一のマス
タクロックを整数分割した信号を使用したのでは、整数
比のクロック関係を持った信号の生成・測定しかできな
いため、実動作環境とはかなり異なった信号環境しか実
現できないという不都合がある。このような不都合を解
消するするために、従属或いは独立関係にある２つのマ
スタクロック発生器を持つ試験装置も開発されている
が、各Ｈ／Ｗモジュールによる信号生成・測定の複雑な
制御とその時間管理の両立を行うことができる試験装置
は提供されていない。その理由のひとつは、モジュール
間のタイミングの調整をホストコンピュータを仲介して
行ったり、特別のタイミング調整用の装置を使っていた
ためである。独立な２つのマスタクロック発生器を持つ
従来の試験装置では、例えばテスト開始時にのみ、各Ｈ
／Ｗモジュール間のタイミングをある程度調整すること
ができるものも知られているが、信号生成・測定の複雑
な制御を高精度で行うことはできず、異なるマスタクロ
ックにより動作するＨ／Ｗモジュール間の動作タイミン
グは、１μｓ程度の制御分解能しかなく、高速なＤＵＴ
のテストタイミングの再現性に問題があった。
い（換言するなら、相互依存性が高い）場合、一のマス
タクロックを整数分割した信号を使用したのでは、整数
比のクロック関係を持った信号の生成・測定しかできな
いため、実動作環境とはかなり異なった信号環境しか実
現できないという不都合がある。このような不都合を解
消するするために、従属或いは独立関係にある２つのマ
スタクロック発生器を持つ試験装置も開発されている
が、各Ｈ／Ｗモジュールによる信号生成・測定の複雑な
制御とその時間管理の両立を行うことができる試験装置
は提供されていない。その理由のひとつは、モジュール
間のタイミングの調整をホストコンピュータを仲介して
行ったり、特別のタイミング調整用の装置を使っていた
ためである。独立な２つのマスタクロック発生器を持つ
従来の試験装置では、例えばテスト開始時にのみ、各Ｈ
／Ｗモジュール間のタイミングをある程度調整すること
ができるものも知られているが、信号生成・測定の複雑
な制御を高精度で行うことはできず、異なるマスタクロ
ックにより動作するＨ／Ｗモジュール間の動作タイミン
グは、１μｓ程度の制御分解能しかなく、高速なＤＵＴ
のテストタイミングの再現性に問題があった。
【０００４】
【発明の目的】本発明は、単一クロックで動作するＨ／
Ｗモジュール群による信号生成・測定と同等な動作を、
独立した少なくとも２つのクロック系で実現することに
より、信号生成・測定の複雑な制御とその時間管理を両
立させ、実動作環境に非常に近い状態でのＤＵＴの試験
を可能とし、該試験の信頼性の向上を図ることができる
電子部品等試験装置および電子部品等試験方法を提供す
ることを目的とする。
Ｗモジュール群による信号生成・測定と同等な動作を、
独立した少なくとも２つのクロック系で実現することに
より、信号生成・測定の複雑な制御とその時間管理を両
立させ、実動作環境に非常に近い状態でのＤＵＴの試験
を可能とし、該試験の信頼性の向上を図ることができる
電子部品等試験装置および電子部品等試験方法を提供す
ることを目的とする。
【０００５】
【発明の概要】上記目的を達成するために、本発明の電
子部品等試験装置は、マスタサブシステムと該マスタサ
ブシステムの制御・管理下に置かれて動作するスレーブ
サブシステムとを有してなるサブシステム群と、少なく
とも２つのマスタクロック発生器及びこれらのマスタク
ロックを上記各スレーブサブシステムに出力するマスタ
クロック分配手段と、上記マスタサブシステムからの制
御信号を入力し、該制御信号を上記マスタクロック信号
のうち何れかに同期させる制御信号同期化手段及びこの
同期化した制御信号を上記各スレーブサブシステムに分
配する制御同期信号分配手段と、を有してなることを特
徴とする。
子部品等試験装置は、マスタサブシステムと該マスタサ
ブシステムの制御・管理下に置かれて動作するスレーブ
サブシステムとを有してなるサブシステム群と、少なく
とも２つのマスタクロック発生器及びこれらのマスタク
ロックを上記各スレーブサブシステムに出力するマスタ
クロック分配手段と、上記マスタサブシステムからの制
御信号を入力し、該制御信号を上記マスタクロック信号
のうち何れかに同期させる制御信号同期化手段及びこの
同期化した制御信号を上記各スレーブサブシステムに分
配する制御同期信号分配手段と、を有してなることを特
徴とする。
【０００６】ここで、上記制御信号同期化手段は、第１
および第２のシンクロナイザを有し、第１のシンクロナ
イザは、上記マスタサブシステムからの制御信号および
上記マスタサブシステムからの上記制御信号を入力し、
その同期化信号を第２のシンクロナイザおよび上記制御
同期信号分配手段に出力し、上記第２のシンクロナイザ
は、上記マスタサブシステムからの制御信号および上記
第１のシンクロナイザからの同期化信号を、上記制御同
期信号分配手段に出力するように構成することができ
る。また、ダイプレクサにより、上記マスタクロック信
号を上記第１および第２のシンクロナイザに選択的に分
配することができる。
および第２のシンクロナイザを有し、第１のシンクロナ
イザは、上記マスタサブシステムからの制御信号および
上記マスタサブシステムからの上記制御信号を入力し、
その同期化信号を第２のシンクロナイザおよび上記制御
同期信号分配手段に出力し、上記第２のシンクロナイザ
は、上記マスタサブシステムからの制御信号および上記
第１のシンクロナイザからの同期化信号を、上記制御同
期信号分配手段に出力するように構成することができ
る。また、ダイプレクサにより、上記マスタクロック信
号を上記第１および第２のシンクロナイザに選択的に分
配することができる。
【０００７】本発明の電子部品等試験方法は、
（ａ）少なくとも２つのマスタクロック信号を生成する
ステップ、 （ｂ）マスターサブシステムと少なくとも１つのスレー
ブサブシステムに上記マスタクロック信号を分配するス
テップ、 （ｃ）上記マスタサブシステムにより制御信号を生成す
るステップ、 （ｄ）マスタクロック信号のうち、何れか１つの信号に
より上記制御信号を同期化し、同期化制御信号を得るス
テップ、 （ｅ）上記スレーブサブシステムに同期化制御信号を分
配するステップ、 （ｆ）上記同期化制御信号にしたがって電子装置を試験
するステップ、を含み、上記（ｄ）のステップでは、 （ｉ）２つのマスタクロック信号のうち、第１の信号に
制御信号を同期させる第１の同期化制御信号を発生し、 （ｉｉ）２つのマスタクロック信号のうち、第２の信号
に上記第１の同期化制御信号を同期化させる、第２の制
御信号を発生する、ことを特徴とする。ここで、（ｅ）
のステップでは、上記第１および第２の同期化制御信号
の何れかが、上記スレーブサブシステムに送出されるよ
うにできる。また、本発明の電子部品等試験方法には、
上記マスタサブシステムからの制御信号、上記マスタク
ロック信号のうち何れか１つ、上記第１および第２の同
期化制御信号を、前記スレーブサブシステムに分配する
ステップを含めることができる。
ステップ、 （ｂ）マスターサブシステムと少なくとも１つのスレー
ブサブシステムに上記マスタクロック信号を分配するス
テップ、 （ｃ）上記マスタサブシステムにより制御信号を生成す
るステップ、 （ｄ）マスタクロック信号のうち、何れか１つの信号に
より上記制御信号を同期化し、同期化制御信号を得るス
テップ、 （ｅ）上記スレーブサブシステムに同期化制御信号を分
配するステップ、 （ｆ）上記同期化制御信号にしたがって電子装置を試験
するステップ、を含み、上記（ｄ）のステップでは、 （ｉ）２つのマスタクロック信号のうち、第１の信号に
制御信号を同期させる第１の同期化制御信号を発生し、 （ｉｉ）２つのマスタクロック信号のうち、第２の信号
に上記第１の同期化制御信号を同期化させる、第２の制
御信号を発生する、ことを特徴とする。ここで、（ｅ）
のステップでは、上記第１および第２の同期化制御信号
の何れかが、上記スレーブサブシステムに送出されるよ
うにできる。また、本発明の電子部品等試験方法には、
上記マスタサブシステムからの制御信号、上記マスタク
ロック信号のうち何れか１つ、上記第１および第２の同
期化制御信号を、前記スレーブサブシステムに分配する
ステップを含めることができる。
【０００８】本発明では、マスタ，スレーブサブシステ
ム群は中央処理装置の管理下に置かれている。そして、
試験時においては、従来の試験装置がＨ／Ｗモジュール
間のタイミングの調整をホストコンピュータを仲介して
行ったり、特別のタイミング調整用の装置を使って行っ
ているのに対し、本発明の試験装置は中央処理装置を介
すことなく動作することができる。そして、試験の際に
は、少なくとも１（通常は、複数）のスレーブサブシス
テムを有してなるスレーブサブシステム群はマスタサブ
システムの制御・管理下に置かれ、各スレーブサブシス
テムはマスタサブシステムからの制御信号に基づいて動
作する。また、各マスタクロック発生器は独立した（す
なわち、相互依存しない）クロックを生成することもで
きるし、各マスタクロック間に従属関係を持たせるよう
にもきるが、通常、各マスタクロック同士は独立したも
のとして構成される。マスタサブシステムにおけるタイ
ミングクロックは、上記マスタクロックのうち何れかを
入力し、これに基づき生成してもよいし、ＤＵＴのクロ
ックに基づいて生成してもよく、更に、これら以外の他
のクロックに基づいて生成してもよいが、通常は一のマ
スタクロックに基づいて生成される。また、マスタサブ
システム自身が、ＤＵＴを試験するための信号を生成
し、該ＤＵＴからの応答を取り込んで測定するといった
機能を保有することもできるし、マスタサブシステム自
身はこのような機能を保有せず、スレーブサブシステム
を制御する機能のみを保有するようにもできる。
ム群は中央処理装置の管理下に置かれている。そして、
試験時においては、従来の試験装置がＨ／Ｗモジュール
間のタイミングの調整をホストコンピュータを仲介して
行ったり、特別のタイミング調整用の装置を使って行っ
ているのに対し、本発明の試験装置は中央処理装置を介
すことなく動作することができる。そして、試験の際に
は、少なくとも１（通常は、複数）のスレーブサブシス
テムを有してなるスレーブサブシステム群はマスタサブ
システムの制御・管理下に置かれ、各スレーブサブシス
テムはマスタサブシステムからの制御信号に基づいて動
作する。また、各マスタクロック発生器は独立した（す
なわち、相互依存しない）クロックを生成することもで
きるし、各マスタクロック間に従属関係を持たせるよう
にもきるが、通常、各マスタクロック同士は独立したも
のとして構成される。マスタサブシステムにおけるタイ
ミングクロックは、上記マスタクロックのうち何れかを
入力し、これに基づき生成してもよいし、ＤＵＴのクロ
ックに基づいて生成してもよく、更に、これら以外の他
のクロックに基づいて生成してもよいが、通常は一のマ
スタクロックに基づいて生成される。また、マスタサブ
システム自身が、ＤＵＴを試験するための信号を生成
し、該ＤＵＴからの応答を取り込んで測定するといった
機能を保有することもできるし、マスタサブシステム自
身はこのような機能を保有せず、スレーブサブシステム
を制御する機能のみを保有するようにもできる。
【０００９】一方、制御同期信号の分配等の非同期動作
する部分（制御信号同化手段，マスタクロック分配手
段，制御信号同期化手段）は、マスタサブシステムやス
レーブサブシステムに分散させずに独立して設けられ
る。上記制御信号同期化手段は、マスタサブシステムか
らの制御信号を各マスタクロックに同期した制御信号
（すなわち制御同期信号）を生成し、またマスタクロッ
ク発生器からのマスタクロックは、マスタクロック分配
手段により、各スレーブサブシステムに出力される。こ
のとき、あるスレーブサブシステムに、あるマスタクロ
ックに同期した制御同期信号が入力されるとき、該スレ
ーブサブシステムには該マスタクロックが分配されるよ
うに、マスタクロック分配手段が制御される。
する部分（制御信号同化手段，マスタクロック分配手
段，制御信号同期化手段）は、マスタサブシステムやス
レーブサブシステムに分散させずに独立して設けられ
る。上記制御信号同期化手段は、マスタサブシステムか
らの制御信号を各マスタクロックに同期した制御信号
（すなわち制御同期信号）を生成し、またマスタクロッ
ク発生器からのマスタクロックは、マスタクロック分配
手段により、各スレーブサブシステムに出力される。こ
のとき、あるスレーブサブシステムに、あるマスタクロ
ックに同期した制御同期信号が入力されるとき、該スレ
ーブサブシステムには該マスタクロックが分配されるよ
うに、マスタクロック分配手段が制御される。
【００１０】このようにして、各スレーブサブシステム
はマスタクロック及び該マスタクロックに同期する制御
同期信号を入力し、該マスタクロックを所定倍で分割し
て該スレーブサブシステムの動作タイミングを生成し、
マスタサブシステムの制御・管理下で信号生成，信号取
込み・解析等の動作を行う。なお、どのマスタクロック
系においても、制御同期信号の不確定性（該マスタクロ
ックと制御同期信号とのずれ）は、最大でも該マスタク
ロックの１周期内（典型的には、ナノセカンド〜サブナ
ノセカンドのオーダ）に抑えられる。また、あるマスタ
クロックに基づくタイミングで動作するスレーブサブシ
ステムと、他のマスタクロックに基づくタイミングで動
作するスレーブサブシステムとは、独立したタイミング
で動作するので、ＤＵＴの実動作環境に限り無く近い疑
似環境が提供される。
はマスタクロック及び該マスタクロックに同期する制御
同期信号を入力し、該マスタクロックを所定倍で分割し
て該スレーブサブシステムの動作タイミングを生成し、
マスタサブシステムの制御・管理下で信号生成，信号取
込み・解析等の動作を行う。なお、どのマスタクロック
系においても、制御同期信号の不確定性（該マスタクロ
ックと制御同期信号とのずれ）は、最大でも該マスタク
ロックの１周期内（典型的には、ナノセカンド〜サブナ
ノセカンドのオーダ）に抑えられる。また、あるマスタ
クロックに基づくタイミングで動作するスレーブサブシ
ステムと、他のマスタクロックに基づくタイミングで動
作するスレーブサブシステムとは、独立したタイミング
で動作するので、ＤＵＴの実動作環境に限り無く近い疑
似環境が提供される。
【００１１】
【実施例】図１は本発明の一実施例を示す部分回路図で
ある。本実施例では、マスタクロック発生器が２つの場
合（同図では、ＭＣＬＫ２ａ，２ｂで示す）を示してい
る。マスタ，スレーブの各サブシステムから成るサブシ
ステム群１は、マスタサブシステム１０，スレーブサブ
システム１１，１２，・・・により構成されている。マ
スタサブシステム１０は、タイミングジェネレータ１０
１、マスタシーケンサ１０２及びＨ／Ｗモジュール１０
３により構成されており、また、スレーブサブシステム
１１，１２，・・・も、マスタサブシステム１０と概ね
同様、タイミング・ジェネレータ１１１，１２１，・・
・、スレーブシーケンサ１１２，１２２，・・・及びＨ
／Ｗモジュール１１３，１２３，・・・により構成され
ている。ここで、マスタシーケンサ１０２に付随するマ
イクロプログラムメモリには、テストシーケンス及びス
レーブシーケンサ１１２，１２２，・・・に対する制御
シーケンス等が予めロードされており、スレーブシーケ
ンサ１１２，１２２，・・・に付随するマイクロプログ
ラムメモリには、Ｈ／Ｗモジュール１１３，１２３，・
・・に対する制御シーケンスがやはりロードされてい
る。なお、本実施例では、マスタシーケンサ１自身もＤ
ＵＴを試験するための信号やＤＵＴの応答信号を入力で
きる構成としてあるため、マスタサブシステム１０には
Ｈ／Ｗモジュール１０３が設けられるが、マスタサブシ
ステム１０からＨ／Ｗモジュール１０３を除外すること
もできる。
ある。本実施例では、マスタクロック発生器が２つの場
合（同図では、ＭＣＬＫ２ａ，２ｂで示す）を示してい
る。マスタ，スレーブの各サブシステムから成るサブシ
ステム群１は、マスタサブシステム１０，スレーブサブ
システム１１，１２，・・・により構成されている。マ
スタサブシステム１０は、タイミングジェネレータ１０
１、マスタシーケンサ１０２及びＨ／Ｗモジュール１０
３により構成されており、また、スレーブサブシステム
１１，１２，・・・も、マスタサブシステム１０と概ね
同様、タイミング・ジェネレータ１１１，１２１，・・
・、スレーブシーケンサ１１２，１２２，・・・及びＨ
／Ｗモジュール１１３，１２３，・・・により構成され
ている。ここで、マスタシーケンサ１０２に付随するマ
イクロプログラムメモリには、テストシーケンス及びス
レーブシーケンサ１１２，１２２，・・・に対する制御
シーケンス等が予めロードされており、スレーブシーケ
ンサ１１２，１２２，・・・に付随するマイクロプログ
ラムメモリには、Ｈ／Ｗモジュール１１３，１２３，・
・・に対する制御シーケンスがやはりロードされてい
る。なお、本実施例では、マスタシーケンサ１自身もＤ
ＵＴを試験するための信号やＤＵＴの応答信号を入力で
きる構成としてあるため、マスタサブシステム１０には
Ｈ／Ｗモジュール１０３が設けられるが、マスタサブシ
ステム１０からＨ／Ｗモジュール１０３を除外すること
もできる。
【００１２】また、前記マスタクロック発生器２ａ，２
ｂは独立したマスタクロックＭＣＬＫ１，２を生成して
おり、これらのマスタスロック発生手段２ａ，２ｂと前
記タイミングジェネレータ１１１，１２１，・・・と
は、マスタクロック分配手段４を構成しているダイプレ
クサ４１，４２，・・・を介して接続されている。前記
マスタシーケンサ１０２は前記スレーブシーケンサ１１
２，１２２に制御信号を出力できるように接続される一
方、制御信号同期化手段３に接続されている。本実施例
では、この制御信号同期化手段３はシンクロナイザ３
ａ，３ｂにより構成されている。なお、図１では、シン
クロナイザ３ａが前記マスタシーケンサ１０２からの制
御信号を入力するように構成され、シンクロナイザ３ａ
の後段にシンクロナイザ３ｂが接続されている。シンク
ロナイザ３ａ及び３ｂはマスタクロックＭＣＬＫ１，２
の何れかをダイプレクサ７ａ，７ｂを介してそれぞれ入
力し、上記マスタシーケンサ１０２からの制御信号をリ
クロックしている。なお、図１では、マスタクロック発
生器２ａからの信号はシンクロナイザ３ａに、マスタク
ロック発生器３ｂからの信号はシンクロナイザ３ｂに出
力されるような接続が行われている。そして、これらの
シンクロナイザ３ａ，３ｂは、制御同期信号分配手段５
を構成するダイプレクサ５１，５２，・・・に接続され
ている。なお、本実施例ではマスタサブシステム１は、
マスタクロック発生器２ａまたは２ｂの出力をダイプレ
クサ６を介して取り入れており、これに基づいてタイミ
ングクロックを生成している。マスタクロック発生器２
ａ，２ｂの何れの出力を入力するかは、適宜定めること
ができ、図１ではマスタクロック発生器２ａが選択され
ている。
ｂは独立したマスタクロックＭＣＬＫ１，２を生成して
おり、これらのマスタスロック発生手段２ａ，２ｂと前
記タイミングジェネレータ１１１，１２１，・・・と
は、マスタクロック分配手段４を構成しているダイプレ
クサ４１，４２，・・・を介して接続されている。前記
マスタシーケンサ１０２は前記スレーブシーケンサ１１
２，１２２に制御信号を出力できるように接続される一
方、制御信号同期化手段３に接続されている。本実施例
では、この制御信号同期化手段３はシンクロナイザ３
ａ，３ｂにより構成されている。なお、図１では、シン
クロナイザ３ａが前記マスタシーケンサ１０２からの制
御信号を入力するように構成され、シンクロナイザ３ａ
の後段にシンクロナイザ３ｂが接続されている。シンク
ロナイザ３ａ及び３ｂはマスタクロックＭＣＬＫ１，２
の何れかをダイプレクサ７ａ，７ｂを介してそれぞれ入
力し、上記マスタシーケンサ１０２からの制御信号をリ
クロックしている。なお、図１では、マスタクロック発
生器２ａからの信号はシンクロナイザ３ａに、マスタク
ロック発生器３ｂからの信号はシンクロナイザ３ｂに出
力されるような接続が行われている。そして、これらの
シンクロナイザ３ａ，３ｂは、制御同期信号分配手段５
を構成するダイプレクサ５１，５２，・・・に接続され
ている。なお、本実施例ではマスタサブシステム１は、
マスタクロック発生器２ａまたは２ｂの出力をダイプレ
クサ６を介して取り入れており、これに基づいてタイミ
ングクロックを生成している。マスタクロック発生器２
ａ，２ｂの何れの出力を入力するかは、適宜定めること
ができ、図１ではマスタクロック発生器２ａが選択され
ている。
【００１３】以下、上記構成の試験装置の作用を説明す
る。マスタサブシステム１０のタイミングジェネレータ
１０１は、ダイプレクサ６を介してマスタクロック発生
器２ａからのＭＣＬＫ１を入力し、マスタサブシステム
１０のタイミングクロックを生成している。そして、タ
イミングジェネレータ１０２は、ＭＣＬＫ１を整数分割
してタイミングクロックを生成し、これをマスタシーケ
ンサ１０２及びＨ／Ｗモジュール１０３に出力する。マ
スタシーケンサ１０２は、上記Ｈ／Ｗモジュール１０３
を制御するための制御信号を出力する一方、スレーブサ
ブシステム１１，１２，・・・のスレーブシーケンサ１
１２，１２２，・・・を制御するための制御信号を出力
する。また、マスタシーケンサ１０２は、タイミングジ
ェネレータ１１１，１２１，・・・に制御信号バスを介
してマスタクロックを何分割するか等のクロックについ
ての各種指令を出力すると共に、各タイミングジェネレ
ータ１１１，１２１，・・・のタイミング制御信号を制
御同期信号分配手段３のシンクロナイザ３ａに出力す
る。
る。マスタサブシステム１０のタイミングジェネレータ
１０１は、ダイプレクサ６を介してマスタクロック発生
器２ａからのＭＣＬＫ１を入力し、マスタサブシステム
１０のタイミングクロックを生成している。そして、タ
イミングジェネレータ１０２は、ＭＣＬＫ１を整数分割
してタイミングクロックを生成し、これをマスタシーケ
ンサ１０２及びＨ／Ｗモジュール１０３に出力する。マ
スタシーケンサ１０２は、上記Ｈ／Ｗモジュール１０３
を制御するための制御信号を出力する一方、スレーブサ
ブシステム１１，１２，・・・のスレーブシーケンサ１
１２，１２２，・・・を制御するための制御信号を出力
する。また、マスタシーケンサ１０２は、タイミングジ
ェネレータ１１１，１２１，・・・に制御信号バスを介
してマスタクロックを何分割するか等のクロックについ
ての各種指令を出力すると共に、各タイミングジェネレ
ータ１１１，１２１，・・・のタイミング制御信号を制
御同期信号分配手段３のシンクロナイザ３ａに出力す
る。
【００１４】図１では、シンクロナイザ３ａはマスタク
ロック発生器２ａを、シンクロナイザ３ｂはマスタクロ
ック発生器２ｂをそれぞれ選択しており、シンクロナイ
ザ３ａはマスタシーケンサ１０２からの制御信号を、マ
スタクロック発生器２ａのクロックに同期させて制御同
期信号としてシンクロナイザ２ｂおよびダイプレクサ５
１，５２，・・・の各一方の入力端子に出力し、シンク
ロナイザ２ｂは、上記シンクロナイザの制御同期信号を
マスタクロック発生器２ｂのクロックに同期させて制御
同期信号分配手段５のダイプレクサ５１，５２，・・・
の各他方の入力端子に出力する。上記ダイプレクサ５
１，５２，・・・はマスタシーケンサ１０２から出力さ
れる選択信号により、シンクロナイザ３ａまたは３ｂの
何れかの制御同期信号を選択し、タイミングジェネレー
タ１１１，１２１，・・・に出力する。一方、マスタク
ロック分配手段４のダイプレクサ４１，４２，・・・
は、マスタクロック発生器２ａ，２ｂを上記制御同期信
号分配手段５のダイプレクサ５１，５２，・・・の制御
同期信号の選択に応じた選択を行っている。すなわち、
図１において、ダイプレクサ５１はシンクロナイザ３ａ
（ＭＣＬＫ１を選択している）の制御同期信号を選択し
ているので、ダイプレクサ４１はマスタサブシステム１
０と同一のクロック（ＭＣＬＫ１）を選択して、タイミ
ングジェネレータ１１１に出力している。また、ダイプ
レクサ５２はシンクロナイザ３ｂの制御同期信号を選択
しているので、ダイプレクサ４２はマスタサブシステム
１０と異なるクロック（ＭＣＬＫ２）を選択して、タイ
ミングジェネレータ１２１に出力している。なお、ＭＣ
ＬＫ１、２の分配パスと制御同期信号の分配のパスは予
め時間調整されている。
ロック発生器２ａを、シンクロナイザ３ｂはマスタクロ
ック発生器２ｂをそれぞれ選択しており、シンクロナイ
ザ３ａはマスタシーケンサ１０２からの制御信号を、マ
スタクロック発生器２ａのクロックに同期させて制御同
期信号としてシンクロナイザ２ｂおよびダイプレクサ５
１，５２，・・・の各一方の入力端子に出力し、シンク
ロナイザ２ｂは、上記シンクロナイザの制御同期信号を
マスタクロック発生器２ｂのクロックに同期させて制御
同期信号分配手段５のダイプレクサ５１，５２，・・・
の各他方の入力端子に出力する。上記ダイプレクサ５
１，５２，・・・はマスタシーケンサ１０２から出力さ
れる選択信号により、シンクロナイザ３ａまたは３ｂの
何れかの制御同期信号を選択し、タイミングジェネレー
タ１１１，１２１，・・・に出力する。一方、マスタク
ロック分配手段４のダイプレクサ４１，４２，・・・
は、マスタクロック発生器２ａ，２ｂを上記制御同期信
号分配手段５のダイプレクサ５１，５２，・・・の制御
同期信号の選択に応じた選択を行っている。すなわち、
図１において、ダイプレクサ５１はシンクロナイザ３ａ
（ＭＣＬＫ１を選択している）の制御同期信号を選択し
ているので、ダイプレクサ４１はマスタサブシステム１
０と同一のクロック（ＭＣＬＫ１）を選択して、タイミ
ングジェネレータ１１１に出力している。また、ダイプ
レクサ５２はシンクロナイザ３ｂの制御同期信号を選択
しているので、ダイプレクサ４２はマスタサブシステム
１０と異なるクロック（ＭＣＬＫ２）を選択して、タイ
ミングジェネレータ１２１に出力している。なお、ＭＣ
ＬＫ１、２の分配パスと制御同期信号の分配のパスは予
め時間調整されている。
【００１５】このようにして、スレーブサブシステム１
１，１２，・・・は、タイミングジェネレータ１１１，
１２１，・・・にマスタクロック発生器２ａ，２ｂから
のＭＣＬＫ１，２の何れかを入力することができる。ま
た、上記タイミングジェネレータは、該入力クロックを
所定分割して各スレーブサブシステムにおけるタイミン
グクロックを生成することができる。これにより、スレ
ーブシーケンサ１１２，１２２，・・・は、前述したマ
スタシーケンサ１０２からの制御指令を各タイミングジ
ェネレータ１１１，１２１，・・・に同期して実行する
ことができ、ＤＵＴの実動作と同等の動作環境を実現で
きる。
１，１２，・・・は、タイミングジェネレータ１１１，
１２１，・・・にマスタクロック発生器２ａ，２ｂから
のＭＣＬＫ１，２の何れかを入力することができる。ま
た、上記タイミングジェネレータは、該入力クロックを
所定分割して各スレーブサブシステムにおけるタイミン
グクロックを生成することができる。これにより、スレ
ーブシーケンサ１１２，１２２，・・・は、前述したマ
スタシーケンサ１０２からの制御指令を各タイミングジ
ェネレータ１１１，１２１，・・・に同期して実行する
ことができ、ＤＵＴの実動作と同等の動作環境を実現で
きる。
【００１６】
【発明の効果】本発明は、上記のように構成したので、
以下の効果を奏することができる。 （１）単一クロックで動作するサブシステム群による信
号生成・測定等と同等な動作を、少なくとも２つのクロ
ック系で実現できるので、信号生成・測定の複雑な制御
とその時間管理と両立させることができる。そして、異
なるクロック系との時間関係をサブナノセカンドに保つ
ことができる。 （２）中央処理装置を介すことなく、マスタ，スレーブ
シーケンサによる複雑な制御シーケンスの同期化をマス
タクロックベースで実現できるので、実時間における複
数の信号生成・測定が可能となる。 （３）例えば、最近のいわゆるミックスト・シグナル・
ＩＣのようなディジタル／アナログ回路が混載・統合さ
れたＤＵＴにおいても、非同期環境をも含む実動作環境
に非常に近い信号条件，信号状態での模擬的試験が可能
となり、試験の再現性したがって信頼性を向上させるこ
とができる。 （４）クロックおよび制御同期信号の分配等の非同期動
作する部分を、制御信号同化手段等として、マスタサブ
システムやスレーブサブシステムに分散させずに独立し
て設けたので、サブシステムのローコスト設計と、ＤＵ
Ｔに与える信号の純度劣化防止に役立ち、安価な試験装
置での高品位な試験を実現できる。
以下の効果を奏することができる。 （１）単一クロックで動作するサブシステム群による信
号生成・測定等と同等な動作を、少なくとも２つのクロ
ック系で実現できるので、信号生成・測定の複雑な制御
とその時間管理と両立させることができる。そして、異
なるクロック系との時間関係をサブナノセカンドに保つ
ことができる。 （２）中央処理装置を介すことなく、マスタ，スレーブ
シーケンサによる複雑な制御シーケンスの同期化をマス
タクロックベースで実現できるので、実時間における複
数の信号生成・測定が可能となる。 （３）例えば、最近のいわゆるミックスト・シグナル・
ＩＣのようなディジタル／アナログ回路が混載・統合さ
れたＤＵＴにおいても、非同期環境をも含む実動作環境
に非常に近い信号条件，信号状態での模擬的試験が可能
となり、試験の再現性したがって信頼性を向上させるこ
とができる。 （４）クロックおよび制御同期信号の分配等の非同期動
作する部分を、制御信号同化手段等として、マスタサブ
システムやスレーブサブシステムに分散させずに独立し
て設けたので、サブシステムのローコスト設計と、ＤＵ
Ｔに与える信号の純度劣化防止に役立ち、安価な試験装
置での高品位な試験を実現できる。
【図１】本発明の一実施例を示す、試験装置の部分回路
図である。
図である。
１ サブシステム群 ２ａ，２ｂ マスタクロック発生器 ３ 制御信号同期化手段 ３ａ，３ｂ シンクロナイザ ４ マスタクロック分配手段 ４１，４２ ダイプレクサ ５ 制御同期信号分配手段 ５１，５２ ダイプレクサ １０ マスタサブシステム １１，１２ スレーブサブシステム １０１，１１１，１２１ タイミングジェネレータ １０２ マスタシーケンサ １１２，１２２ スレーブシーケンサ １０３，１１３，１２３ Ｈ／Ｗモジュール
Claims (6)
- 【請求項１】 マスタサブシステムと該マスタサブシス
テムの制御・管理下に置かれて動作する少なくとも１の
スレーブサブシステムとを有してなるサブシステム群
と、 少なくとも２つのマスタクロック発生器およびこれらの
マスタクロック発生器からの独立した少なくとも２つの
マスタクロック信号を同時に上記各スレーブサブシステ
ムに出力することができるマスタクロック分配手段と、 上記マスタサブシステムからの制御信号を入力し、該制
御信号を上記マスタクロック信号のうち何れかに同期さ
せる制御信号同期化手段及びこの同期化した制御信号を
上記各スレーブサブシステムに分配する制御同期信号分
配手段と、 を有してなることを特徴とする電子部品等試験装置。 - 【請求項２】 上記制御信号同期化手段は、第１および
第２のシンクロナイザを有してなり、 第１のシンクロナイザは、上記マスタクロック分配手段
からの上記マスタクロック信号および上記マスタサブシ
ステムからの上記制御信号を入力し、その同期化信号を
第２のシンクロナイザおよび上記制御同期信号分配手段
に出力し、 上記第２のシンクロナイザは、上記マスタクロック分配
手段からの上記マスタクロック信号および上記第１のシ
ンクロナイザからの同期化信号を、上記制御同期信号分
配手段に出力する、 ことを特徴とする請求項１に記載の電子部品等試験装
置。 - 【請求項３】 ダイプレクサにより、上記マスタクロッ
ク信号を上記第１および第２のシンクロナイザに選択的
に分配することを特徴とする請求項２に記載の電子部品
等試験装置。 - 【請求項４】(a) 少なくとも２つの独立したマスタク
ロック信号を生成するステップ、 (b) マスターサブシステムと少なくとも１つのスレー
ブサブシステムに上記マスタクロック信号を分配するス
テップ、 (c) 上記マスタサブシステムにより制御信号を生成す
るステップ、 (d) マスタクロック信号のうち、何れか１つの信号に
より上記制御信号を同期化し、同期化制御信号を得るス
テップ、 (e) 上記スレーブサブシステムに同期化制御信号を分
配するステップ、 (f) 上記同期化制御信号にしたがって電子装置を試験
するステップ、 を含み、 上記(d)のステップでは、 (i) ２つのマスタクロック信号のうち、第１の信号に
制御信号を同期させる第１の同期化制御信号を発生し、 (ii) ２つのマスタクロック信号のうち、第２の信号に
上記第１の同期化制御信号を同期化させる、第２の制御
信号を発生する、 ことを特徴とする電子部品等試験方法。 - 【請求項５】 上記（ｅ）のステップでは、上記第１お
よび第２の同期化制御信号の何れかを、前記スレーブサ
ブシステムに送出することを特徴とする請求項４に記載
の電子部品等試験方法。 - 【請求項６】 上記マスタサブシステムからの制御信
号、上記マスタクロック信号のうち何れか１つ、上記第
１および第２の同期化制御信号を、前記スレーブサブシ
ステムに分配するステップを含むことを特徴とする請求
項４または５に記載の電子部品等試験方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24261491A JP3163128B2 (ja) | 1991-08-28 | 1991-08-28 | 電子部品等試験装置および電子部品等試験方法 |
| DE4226719A DE4226719C2 (de) | 1991-08-28 | 1992-08-12 | Verfahren zum Prüfen der Funktion elektronischer Bauteile und Prüfvorrichtung zum Durchführen des Verfahrens |
| US07/934,368 US5341091A (en) | 1991-08-28 | 1992-08-24 | Apparatus and method for generating synchronized control signals in a system for testing electronic parts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24261491A JP3163128B2 (ja) | 1991-08-28 | 1991-08-28 | 電子部品等試験装置および電子部品等試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0552907A JPH0552907A (ja) | 1993-03-02 |
| JP3163128B2 true JP3163128B2 (ja) | 2001-05-08 |
Family
ID=17091677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24261491A Expired - Fee Related JP3163128B2 (ja) | 1991-08-28 | 1991-08-28 | 電子部品等試験装置および電子部品等試験方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5341091A (ja) |
| JP (1) | JP3163128B2 (ja) |
| DE (1) | DE4226719C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624135B2 (ja) * | 1993-07-19 | 1997-06-25 | 日本電気株式会社 | タイミング解析方法 |
| US5570383A (en) * | 1994-08-15 | 1996-10-29 | Teradyne, Inc. | Timing hazard detector accelerator |
| US5619158A (en) * | 1995-08-18 | 1997-04-08 | International Business Machines Corp. | Hierarchical clocking system using adaptive feedback |
| US5717704A (en) * | 1996-04-16 | 1998-02-10 | Ltx Corporation | Test system including a local trigger signal generator for each of a plurality of test instruments |
| US5673273A (en) * | 1996-04-30 | 1997-09-30 | Tektronix, Inc. | Clock controller for embedded test |
| JP3773617B2 (ja) * | 1997-02-28 | 2006-05-10 | 沖電気工業株式会社 | クロック信号供給装置 |
| US6154715A (en) * | 1999-01-15 | 2000-11-28 | Credence Systems Corporation | Integrated circuit tester with real time branching |
| US7131024B1 (en) * | 2003-09-24 | 2006-10-31 | Altera Corporation | Multiple transmit data rates in programmable logic device serial interface |
| US7296203B2 (en) * | 2005-10-11 | 2007-11-13 | Advantest Corporation | Test apparatus, program and recording medium |
| US7743304B2 (en) * | 2006-02-17 | 2010-06-22 | Verigy (Singapore) Pte. Ltd. | Test system and method for testing electronic devices using a pipelined testing architecture |
| US7680621B2 (en) * | 2007-08-15 | 2010-03-16 | Keithley Instruments, Inc. | Test instrument network |
| US8364290B2 (en) * | 2010-03-30 | 2013-01-29 | Kimberly-Clark Worldwide, Inc. | Asynchronous control of machine motion |
| US20180013307A1 (en) * | 2016-07-07 | 2018-01-11 | Pavan Pudipeddi | Method and system for managing wiredly and wirelessly charging rechargeable devices as well as wirelessly managing rechargeable batteries thereof using a smart adaptor subsystem |
| US10366869B2 (en) | 2017-11-20 | 2019-07-30 | Lam Research Corporation | Active feedback control of subsystems of a process module |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656632A (en) * | 1983-11-25 | 1987-04-07 | Giordano Associates, Inc. | System for automatic testing of circuits and systems |
| US4806852A (en) * | 1984-09-07 | 1989-02-21 | Megatest Corporation | Automatic test system with enhanced performance of timing generators |
| US4744084A (en) * | 1986-02-27 | 1988-05-10 | Mentor Graphics Corporation | Hardware modeling system and method for simulating portions of electrical circuits |
| DE3611872C1 (de) * | 1986-04-09 | 1987-04-30 | Rohle & Schwarz Gmbh & Co Kg | Logikanalysator |
| US4816750A (en) * | 1987-01-16 | 1989-03-28 | Teradyne, Inc. | Automatic circuit tester control system |
| US4864574A (en) * | 1988-02-04 | 1989-09-05 | Rockwell International Corporation | Injection lock clock detection apparatus |
| US5095262A (en) * | 1988-09-01 | 1992-03-10 | Photon Dynamics, Inc. | Electro-optic sampling system clock and stimulus pattern generator |
| US5162728A (en) * | 1990-09-11 | 1992-11-10 | Cray Computer Corporation | Functional at speed test system for integrated circuits on undiced wafers |
-
1991
- 1991-08-28 JP JP24261491A patent/JP3163128B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-12 DE DE4226719A patent/DE4226719C2/de not_active Expired - Fee Related
- 1992-08-24 US US07/934,368 patent/US5341091A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4226719C2 (de) | 2001-04-19 |
| JPH0552907A (ja) | 1993-03-02 |
| US5341091A (en) | 1994-08-23 |
| DE4226719A1 (de) | 1993-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3163128B2 (ja) | 電子部品等試験装置および電子部品等試験方法 | |
| US5717704A (en) | Test system including a local trigger signal generator for each of a plurality of test instruments | |
| EP0380979A2 (en) | Phased locked loop to provide precise frequency and phase tracking of two signals | |
| KR960027356A (ko) | 클럭 신호 발생 회로 및 반도체 장치 | |
| JP2006129488A (ja) | ソース同期サンプリング方法 | |
| JPH1131964A (ja) | 論理回路 | |
| WO2010089996A1 (ja) | 試験装置および試験方法 | |
| US7467316B2 (en) | System for clock synchronization for modules in an analytical device | |
| JPH05203702A (ja) | Ｌｓｉテスタ | |
| JP2842446B2 (ja) | アナログ‐ディジタル混成ｉｃ用試験装置 | |
| US7482960B2 (en) | Arrangement for the synchronous output of analog signals generated in two or more digital-to-analog converters | |
| JP3195790B2 (ja) | 電子部品試験装置 | |
| JP2745775B2 (ja) | 同期動作適合測定装置 | |
| US20170329732A1 (en) | Method for temporally synchronizing the output and/or temporally synchronizing the processing of signals | |
| JPH11125660A (ja) | 半導体試験装置用タイミング発生器 | |
| US20010004246A1 (en) | Electric device, electric device testing apparatus, and electric device testing method thereof | |
| JP3067850U (ja) | 半導体試験装置 | |
| JP3071099U (ja) | 半導体試験装置 | |
| JP2652875B2 (ja) | テスターのタイミング信号発生方式 | |
| JP2628182B2 (ja) | アナログーディジタル混成ｉｃ用試験装置 | |
| JPH03125206A (ja) | 論理集積回路 | |
| US6947414B1 (en) | Device for emitting the response of a synchronous system to an asynchronous event | |
| JPH02235124A (ja) | 信号処理回路 | |
| JPH06313793A (ja) | デバイス試験装置のデータ取込回路 | |
| JPS61234377A (ja) | アナログｌｓｉ試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080223 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090223 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |