JPH02235124A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH02235124A JPH02235124A JP1057026A JP5702689A JPH02235124A JP H02235124 A JPH02235124 A JP H02235124A JP 1057026 A JP1057026 A JP 1057026A JP 5702689 A JP5702689 A JP 5702689A JP H02235124 A JPH02235124 A JP H02235124A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset signal
- cpu
- system clock
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 10
- 238000012360 testing method Methods 0.000 abstract description 10
- 238000012544 monitoring process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシステムクロックとその同期化供給機能を有す
る信号処理回路に関する。
る信号処理回路に関する。
従来の技術
従来例を第３図に示す。集積回路１２は、一般にＣＰＵ
１７で代表される集積回路をもち、さらにこの動作のた
めのシステムクロックを生成する発振回路１５と分周回
路１６を有する。発振回路１５から分周回路１６に入力
された発振クロックは、仕様に合わせて設定された分周
比によって分周され、ＣＰＵクロツク信号線１８を通じ
てＣＰＵ１７にシステムクロックとして供給される。一
方、外部からリセット信号が入力されるとリセット回路
１４は、ＣＰＵ１７へＣＰＵリセット信号を出力する。
１７で代表される集積回路をもち、さらにこの動作のた
めのシステムクロックを生成する発振回路１５と分周回
路１６を有する。発振回路１５から分周回路１６に入力
された発振クロックは、仕様に合わせて設定された分周
比によって分周され、ＣＰＵクロツク信号線１８を通じ
てＣＰＵ１７にシステムクロックとして供給される。一
方、外部からリセット信号が入力されるとリセット回路
１４は、ＣＰＵ１７へＣＰＵリセット信号を出力する。
ＣＰＵ１７は、システムクロックが供給された状態でＣ
ＰＵリセット信号を受けることにより、イニシャライズ
が完了する。システムクロックの位相は、分周回路１６
での分周比の分だけ不確定である。このため、システム
クロックをモニタする必要があり、ＣＰＵクロック信号
線１８より内部位相出力端子２０を通じてシステムクロ
ックを出力する。
ＰＵリセット信号を受けることにより、イニシャライズ
が完了する。システムクロックの位相は、分周回路１６
での分周比の分だけ不確定である。このため、システム
クロックをモニタする必要があり、ＣＰＵクロック信号
線１８より内部位相出力端子２０を通じてシステムクロ
ックを出力する。
発明が解決しようとする課題
信号処理回路の機能向上とコスト低減のためには、これ
を実現する集積回路装置の限られた端子数で要望の仕様
を実現しなければならない。従来の装置では、前記のよ
うに外部からのリセット信号に対して一義的にシステム
クロックの位相が決まらないため、その位相のモニタ端
子が必要となり、仕様に制限が出るという課題がある。
を実現する集積回路装置の限られた端子数で要望の仕様
を実現しなければならない。従来の装置では、前記のよ
うに外部からのリセット信号に対して一義的にシステム
クロックの位相が決まらないため、その位相のモニタ端
子が必要となり、仕様に制限が出るという課題がある。
また、この回路の試験時にそのモニタした位相と試験装
置の位相を合わせる必要があり、タイミングの取り違い
による試験歩留の低下、さらに、同期を取るために試験
時間が長くなり、検査コストが上がるという課題が生ず
る。
置の位相を合わせる必要があり、タイミングの取り違い
による試験歩留の低下、さらに、同期を取るために試験
時間が長くなり、検査コストが上がるという課題が生ず
る。
課題を解決するための手段
本発明は分周回路にリセット機能を付加し、さらに、外
部からのリセット信号と発振クロツクから、ＣＰＵのリ
セット信号と分周回路のリセット信号とを同期化するシ
ステムクロック同期化回路を集積回路装置に内蔵して前
記課題を解決するものである。
部からのリセット信号と発振クロツクから、ＣＰＵのリ
セット信号と分周回路のリセット信号とを同期化するシ
ステムクロック同期化回路を集積回路装置に内蔵して前
記課題を解決するものである。
作用
本発明によると、外部からのリセット信号解除後、設定
されたタイミングで前記のシステムクロック同期化回路
から分周回路リセット信号を出力し、システムクロック
を初期化する。次にシステムクロック同期化回路は、シ
ステムクロックに同期した形でリセットが解除するＣＰ
Ｕリセット信号を発生し、ＣＰＵに入力する。これによ
って、外部からのリセット信号に対し、システムクロッ
クの位相が決まる。
されたタイミングで前記のシステムクロック同期化回路
から分周回路リセット信号を出力し、システムクロック
を初期化する。次にシステムクロック同期化回路は、シ
ステムクロックに同期した形でリセットが解除するＣＰ
Ｕリセット信号を発生し、ＣＰＵに入力する。これによ
って、外部からのリセット信号に対し、システムクロッ
クの位相が決まる。
実施例
第１図は本発明の信号処理回路の一実施例を示すブロッ
ク図である。発振回路７から出力されたクロツクは、分
周回路８において仕様に合わせて設定された分周比によ
り分周され、システムクロックとしてＣＰＵ５に供給さ
れる。外部からリセット信号を入力すると、リセット回
路３がこれを受け、システムクロック同期化回路４にリ
セット信号を出力する。システムクロック同期化回路４
において、この信号と発振回路７からのクロツクとによ
って、分周回路リセット信号とＣＰＵリセット信号を発
生し、それぞれ、分周回路８とＣＰＵ５に出力する。
ク図である。発振回路７から出力されたクロツクは、分
周回路８において仕様に合わせて設定された分周比によ
り分周され、システムクロックとしてＣＰＵ５に供給さ
れる。外部からリセット信号を入力すると、リセット回
路３がこれを受け、システムクロック同期化回路４にリ
セット信号を出力する。システムクロック同期化回路４
において、この信号と発振回路７からのクロツクとによ
って、分周回路リセット信号とＣＰＵリセット信号を発
生し、それぞれ、分周回路８とＣＰＵ５に出力する。
第２図は主な信号の一例を示したタイミングチャートで
ある。外部リセット信号Ｂが入力されると、システムク
ロック同期化回路４においてＣＰＵリセット信号Ｃと分
周回路リセット信号Ｄが発生する。図のように、分周回
路リセット信号の立上りエッヂ（分周回路リセット）と
ＣＰＵリセット信号の立上りエッチ（ＣＰＵリセット解
除）に一定の時間差Ｔをもたせることにより、常に一定
のシステムクロックの位相の状態でＣＰＵのリセット解
除を行うことができる。
ある。外部リセット信号Ｂが入力されると、システムク
ロック同期化回路４においてＣＰＵリセット信号Ｃと分
周回路リセット信号Ｄが発生する。図のように、分周回
路リセット信号の立上りエッヂ（分周回路リセット）と
ＣＰＵリセット信号の立上りエッチ（ＣＰＵリセット解
除）に一定の時間差Ｔをもたせることにより、常に一定
のシステムクロックの位相の状態でＣＰＵのリセット解
除を行うことができる。
発明の効果
本発明により、外部からのリセット信号の入力に対しシ
ステムクロックの位相が一義的に決定できるため、集積
回路装置の試験の際にシステムクロックをモニタし、同
期を合わせる必要がなくなる。このため、システムクロ
ックのモニタ端子を省くことができ、前記の課題を解決
することができる。また、同期合わせをしない分、試験
時間が短縮され、さらに、複数個の同時試験が確実に同
一タイミングで実行できるため、試験の効率化が図られ
る。
ステムクロックの位相が一義的に決定できるため、集積
回路装置の試験の際にシステムクロックをモニタし、同
期を合わせる必要がなくなる。このため、システムクロ
ックのモニタ端子を省くことができ、前記の課題を解決
することができる。また、同期合わせをしない分、試験
時間が短縮され、さらに、複数個の同時試験が確実に同
一タイミングで実行できるため、試験の効率化が図られ
る。
第１図は本発明の実施例信号処理回路のブロック図、第
２図はその実施例のタイミングチャート、第３図は従来
回路のブロック図である。 １，１２・・・・・・集積回路装置、２．１３・・・・
・・外部リセット入力端子、３，１４・・・・・・リセ
ット回路、４・・・・・・システムクロック同斯化回路
、５，１７・・・・・・ＣＰＵ、６，１９・・・・・・
発振入力端子、７，１５・・・・・・発撮回路、８，１
６・・・・・・分周回路、９，１８・・・・・・ＣＰＵ
クロック信号線、１０・・・・・・分周回路リセット信
号線、１１，２１・・・・・・ＣＰＵリセット信号線、
２０・・・・・・内部位相出力端子。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 ｚ−−−１１Ｌ都リどーＩト，＾ｊｌＩｆ４＋男 図
２図はその実施例のタイミングチャート、第３図は従来
回路のブロック図である。 １，１２・・・・・・集積回路装置、２．１３・・・・
・・外部リセット入力端子、３，１４・・・・・・リセ
ット回路、４・・・・・・システムクロック同斯化回路
、５，１７・・・・・・ＣＰＵ、６，１９・・・・・・
発振入力端子、７，１５・・・・・・発撮回路、８，１
６・・・・・・分周回路、９，１８・・・・・・ＣＰＵ
クロック信号線、１０・・・・・・分周回路リセット信
号線、１１，２１・・・・・・ＣＰＵリセット信号線、
２０・・・・・・内部位相出力端子。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 ｚ−−−１１Ｌ都リどーＩト，＾ｊｌＩｆ４＋男 図
Claims (1)
- システムクロック生成のための発振回路と分周回路とを
有し、外部からのリセット解除信号に対し一義的に前記
システムクロックの位相を決定するシステムクロック同
期化回路を有することを特徴とする信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057026A JP2615984B2 (ja) | 1989-03-09 | 1989-03-09 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057026A JP2615984B2 (ja) | 1989-03-09 | 1989-03-09 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02235124A true JPH02235124A (ja) | 1990-09-18 |
| JP2615984B2 JP2615984B2 (ja) | 1997-06-04 |
Family
ID=13043921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057026A Expired - Lifetime JP2615984B2 (ja) | 1989-03-09 | 1989-03-09 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615984B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288259A (ja) * | 1985-06-14 | 1986-12-18 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
-
1989
- 1989-03-09 JP JP1057026A patent/JP2615984B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288259A (ja) * | 1985-06-14 | 1986-12-18 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2615984B2 (ja) | 1997-06-04 |
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Legal Events
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