JPH06324757A

JPH06324757A - 電子機器

Info

Publication number: JPH06324757A
Application number: JP5132969A
Authority: JP
Inventors: Kazunori Arima; 和範有馬
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-05-11
Filing date: 1993-05-11
Publication date: 1994-11-25

Abstract

(57)【要約】【目的】ＡＳＩＣ等の多くの周辺回路がＣＰＵに接続
される場合に、プロセッサクロック用の配線を省略して
発生電波を減少し得る電子機器を提供する。【構成】ＣＰＵ１２は、入力クロックＣＬＫ２により
自身が動作する状態を示すプロセッサクロックを生成し
て、このプロセッサクロックＰＣＬＫに基づいて動作
し、ＡＳＩＣ１３〜１５は、ＣＰＵ１２の動作と関連し
て動作する。ＣＰＵ１２とＡＳＩＣ１３〜１５は、それ
ぞれ発振器１１からのクロックＣＬＫ２とリセット回路
１６からのリセット信号ＮＲＳＴとに基づいて、プロセ
ッサクロックＰＣＬＫを発生するためのＰＣＬＫ発生回
路１２ａ〜１５ａを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵ（中央処理装
置、マイクロプロセッサ）と、このＣＰＵと関連して動
作する他の周辺回路とを有する電子機器に関する。

【０００２】

【従来の技術】一般に、この種の電子機器に用いるＣＰ
Ｕとして、入力クロックからＣＰＵ自身が動作する状態
を示すプロセッサクロックを内部的に生成するものが知
られ、このプロセッサクロックの周波数は通常、入力ク
ロックの半分である。また、このようなＣＰＵを使用す
る電子機器において、その周辺回路をゲートアレイのよ
うなＡＳ（Application Specific）ＩＣで構成した場合
であってＡＳＩＣが複数接続される場合には、ＡＳＩＣ
の１つがこのプロセッサクロックに同期する同様なプロ
セッサクロックを生成し、他のＡＳＩＣに供給してい
る。

【０００３】図１１は、この種の従来の電子機器の一例
を示し、同図において発振器（ＯＳＣ）２ＡがＣＰＵ２
Ｂに対してクロックＣＬＫ２を印加すると、ＣＰＵ２Ｂ
内のプロセッサクロック生成回路（ＰＣＬＫ）２Ｈがプ
ロセッサクロックＰＣＬＫを生成する。そして、ＡＳＩ
Ｃ２ＣがこのプロセッサクロックＰＣＬＫに同期するプ
ロセッサクロックＰＣＬＫを生成して、他のＡＳＩＣ２
Ｄ、２Ｅにそれぞれ供給している。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の電子機器では、例えばＡＳＩＣ２Ｃがプロセッサク
ロックＰＣＬＫを生成して、他のＡＳＩＣ２Ｄ、２Ｅに
それぞれ供給し、また、プロセッサクロックの周波数が
入力クロックの半分であるので、多くのＡＳＩＣが接続
される場合に、プロセッサクロック用の配線が増加して
発生電波が増加し、また、発生電波が増加すると電波対
策用回路が必要になり、基板面積が増加するという問題
点があった。

【０００５】本発明は上記従来の問題点に鑑みてなされ
たもので、ＡＳＩＣ等の多くの周辺回路がＣＰＵに接続
される場合に、プロセッサクロック用の配線を省略して
発生電波を減少することができる電子機器を提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に本発明は、第１のクロックにより自身が動作する状態
を示す第２のクロックを生成してこの第２のクロックに
基づいて動作するＣＰＵと、それぞれ前記ＣＰＵの動作
と関連して動作すると共に前記ＣＰＵが生成する第２の
クロックと同期する第３のクロックを生成してこの第３
のクロックに基づいて動作する複数の周辺回路とを有す
ることを特徴とするものである。

【０００７】また、上記目的を達成する上で前記第２の
クロックが前記第３のクロックより遅くリセットされて
生成されることが望ましい。

【０００８】

【作用】本発明では、ＣＰＵの動作と関連して動作する
複数の周辺回路がそれぞれ、ＣＰＵが生成する第２のク
ロックと同期する第３のクロックを生成して、この第３
のクロックに基づいて動作するので、複数の周辺回路の
間のプロセッサクロック用の配線を省略して発生電波を
減少することができる。また、ＣＰＵが生成する第２の
クロックを、周辺回路が生成する第３のクロックより遅
くリセットして生成することにより、周辺回路がゲート
アレイの場合にゲート数を減少することができる。

【０００９】

【実施例】以下、本発明の実施例を、図面を参照して説
明する。

【００１０】（第１実施例）図１は、本発明の第１実施
例に係わる電子機器の構成を示すブロック図、図２は、
同電子機器におけるＣＰＵの内部で生成されるプロセッ
サクロックを示すタイミングチャート、図３は、同電子
機器の回路におけるリセット信号を示すタイミングチャ
ート、図４は、同電子機器におけるＡＳＩＣ内のＰＣＬ
Ｋ発生回路を示す回路図、図５は同ＰＣＬＫ発生回路の
動作を示すタイミングチャートである。

【００１１】図１において、発振器１１の出力端子が本
電子機器全体の動作を制御するＣＰＵ１２と、各ＡＳＩ
Ｃ１３〜１５にそれぞれ接続されて、発振器１１のクロ
ックＣＬＫ２が共通に印加される。また、リセット回路
（ＲＳＴ）１６の出力端子がＣＰＵ１２と、各ＡＳＩＣ
１３〜１５にそれぞれ接続されて、リセット回路１６の
リセット信号ＮＲＳＴが共通に印加される。ＣＰＵ１２
とＡＳＩＣ１３〜１５はそれぞれ、発振器１１からのク
ロックＣＬＫ２とリセット回路１６からのリセット信号
ＮＲＳＴに基づいて、クロックＣＬＫ２の半分の周波数
のプロセッサクロックＰＣＬＫを発生するためのＰＣＬ
Ｋ発生回路１２ａ〜１５ａを有する。

【００１２】次に、図２を参照してＣＰＵ１２内部で用
いられるプロセッサクロックＰＣＬＫのタイミングを説
明する。リセット信号ＮＲＳＴが時刻Ｔ２で「Ｈ」にな
り、ＣＰＵ１２に入力するクロックＣＬＫ２は時刻Ｔ
１、Ｔ３、Ｔ４、Ｔ５で「Ｈ」になる場合、プロセッサ
クロックＰＣＬＫは時刻Ｔ３まではどちらのレベルかは
不定である。そして、リセット信号ＮＲＳＴが「Ｈ」に
なった後、入力クロックＣＬＫ２が「Ｈ」になった時刻
Ｔ３からプロセッサクロックＰＣＬＫが「Ｈ」になり、
また、時刻Ｔ４で「Ｌ」、時刻Ｔ５で「Ｈ」、時刻Ｔ６
で「Ｌ」となって、これが繰り返される。

【００１３】次に、図３を参照してリセット信号ＮＲＳ
Ｔのタイミングを説明する。電圧ＶＣＣは図１に示す回
路の電源電圧であり、不図示の電源スイッチが投入され
ると０Ｖから徐々に上昇し、図の時刻Ｔ１頃においてリ
セット回路１６が作動する電圧になるとリセット信号Ｎ
ＲＳＴが「Ｌ」になる。そして、図の時刻Ｔ２頃におい
て電源電圧ＶＣＣがリセット回路１６において決められ
た電圧になるとリセット信号ＮＲＳＴが「Ｈ」になる。

【００１４】ここで、周辺回路であるＡＳＩＣ１３〜１
５は、リセット信号ＮＲＳＴからそれぞれプロセッサク
ロックＰＣＬＫを独立して生成するので、ＣＰＵ１２が
発生するプロセッサクロックＰＣＬＫと同期していなけ
ればならない。そこで、ＡＳＩＣ１３〜１５内のＰＣＬ
Ｋ発生回路１２ａ〜１５ａは、図４に示すようにＡＮＤ
回路２１とフリップフロップ回路２２とにより構成さ
れ、ＡＮＤ回路２１の一方の入力端子にはリセット回路
１６の出力端子が接続され、フリップフロップ回路２２
のクロック端子ＣＫには発振器１１の出力端子が接続さ
れている。

【００１５】また、ＡＮＤ回路２１の出力端子はフリッ
プフロップ回路２２のＤ入力端子に接続され、フリップ
フロップ回路２２のＱ反転（ＮＱ）端子がＡＮＤ回路２
１の他方の入力端子に接続されている。なお、フリップ
フロップ回路２２のＱ端子の信号がプロセッサクロック
ＰＣＬＫとして出力される。

【００１６】この動作を図５を参照して説明すると、先
ず、図３に示す場合と同様に入力クロックＣＬＫ２は時
刻Ｔ１、Ｔ３、Ｔ４、Ｔ５で「Ｈ」になり、また、リセ
ット信号ＮＲＳＴは時刻Ｔ２で「Ｈ」に遷移する。時刻
Ｔ１ではリセット信号ＮＲＳＴが「Ｌ」であるのでＡＮ
Ｄ回路２１の出力信号は「Ｌ」であり、従って、フリッ
プフロップ回路２２はＱ端子から「Ｌ」を出力し、Ｑ反
転（ＮＱ）端子から「Ｈ」を出力する。

【００１７】そして、時刻Ｔ２でリセット信号ＮＲＳＴ
が「Ｈ」になるとＡＮＤ回路２１の出力信号が「Ｈ」に
なり、その後の時刻Ｔ３で入力クロックＣＬＫ２が
「Ｈ」になると、フリップフロップ回路２２はＡＮＤ回
路２１の出力信号を受けてＱ端子出力が「Ｈ」、Ｑ反転
（ＮＱ）端子出力が「Ｌ」になる。また、その後ではリ
セット信号ＮＲＳＴが「Ｈ」であるので、フリップフロ
ップ回路２２の出力は入力クロックＣＬＫ２が「Ｈ」に
なる毎に反転し、従って、クロックＣＬＫ２の半分の周
波数のプロセッサクロックＰＣＬＫがＱ端子から出力さ
れる。即ち、図３に示す時刻Ｔ３以降のＣＰＵ１２内の
プロセッサクロックＰＣＬＫと、図５に示す時刻Ｔ３以
降のＰＣＬＫ発生回路１２ａ〜１５ａのプロセッサクロ
ックＰＣＬＫが互いに同一となるので、同期したことに
なる。

【００１８】従って、本実施例によれば、ＡＳＩＣ１３
〜１５内のＰＣＬＫ発生回路１２ａ〜１５ａがそれぞれ
プロセッサクロックＰＣＬＫを独立して生成するので、
プロセッサクロックＰＣＬＫ用の配線を省略して発生電
波を減少することができる。また、発生電波が増加しな
いので電波対策用回路が不要になり、基板面積を縮小す
ることができる。

【００１９】（第２実施例）次に、本発明の第２実施例
を、図６〜図８を参照して説明する。図６は本実施例に
係わる電子機器におけるプロセッサクロック同期回路を
示すブロック図、図７は同電子機器の構成を示すブロッ
ク図、図８は同電子機器におけるプロセッサクロック同
期を説明するためのタイミングチャートである。

【００２０】上記第１実施例では、リセット回路（ＲＳ
Ｔ）１６のリセット信号ＮＲＳＴがＣＰＵ１２とＡＳＩ
Ｃ１３〜１５の各ＰＣＬＫ発生回路１２ａ〜１５ａに共
通に印加されるが、リセット信号ＮＲＳＴは入力クロッ
クＣＬＫ２と全く同期していない。そのため、例えば入
力クロックＣＬＫ２に対してリセット信号ＮＲＳＴがク
リティカルな場合、ＣＰＵ１２とＡＳＩＣ１３〜１５と
の間（勿論ＣＰＵ１２とＡＳＩＣ１３〜１５との間も同
様）の閾値の違い等により、ＣＰＵ１２とＡＳＩＣ１３
〜１５の各プロセッサクロックＰＣＬＫの同期が互いに
ずれる虞があり、従って、ＡＳＩＣ１３〜１５の１つで
ＣＰＵ１２と同期をとることにより安全性が確保され
る。

【００２１】本実施例は、このようにＡＳＩＣ１３〜１
５の１つでＣＰＵ１２と同期をとるようにしたものであ
り、そのための同期回路は、図６に示すようなフリップ
フロップ回路１３ｂで構成することができ、また、一例
として図７に示すようにＡＳＩＣ１３内に設けられてい
る。フリップフロップ回路１３ｂのＤ入力端子には、図
７に示すリセット回路１６からのリセット信号ＮＲＳＴ
Ｉが入力すると共に、クロック端子ＣＫには、発振器１
１のクロックＣＬＫ２が入力し、Ｑ端子からリセット信
号ＮＲＳＴがＣＰＵ１２とＡＳＩＣ１３〜１５の各ＰＣ
ＬＫ発生回路１２ａ〜１５ａに共通に印加される。

【００２２】このタイミングを図８を参照して説明する
と、入力クロックＣＬＫ２と非同期のリセット信号ＮＲ
ＳＴＩが時刻Ｔ１で「Ｈ」になり、続く時刻Ｔ２で入力
クロックＣＬＫ２が「Ｈ」になるとリセット信号ＮＲＳ
Ｔが「Ｈ」になる。従って、ＡＳＩＣ１３内のフリップ
フロップ回路１３ｂにより、ＣＰＵ１２とＡＳＩＣ１３
〜１５の各プロセッサクロックＰＣＬＫを互いに同期さ
せることができる。

【００２３】なお、本実施例では、入力クロックＣＬＫ
２が「Ｈ」に遷移する時点でＣＰＵ１２と同期させるよ
うに構成したが、これに限られるものではなく、入力ク
ロックＣＬＫ２が「Ｌ」に遷移する時点で同期させるよ
うにしてもよい。また、リセット信号ＮＲＳＴが入力ク
ロックＣＬＫ２の立ち上がりに同期して変化するが、ホ
ールドタイムが不安定な場合には、リセット信号ＮＲＳ
Ｔをディレイ素子で遅延することにより、この問題を解
決することができる。

【００２４】（第３実施例）次に、本発明の第３実施例
を、図９及び図１０を参照して説明する。図９は、本実
施例に係わる電子機器におけるリセット遅延回路を示す
ブロック図、図１０は同リセット遅延回路の動作を説明
するためのタイミングチャートである。

【００２５】ここで、上記第１及び第２実施例に係わる
電子機器におけるＡＳＩＣ１３〜１５は、一般的には電
源のオン時にリセット信号が必要であるので、各ＡＳＩ
Ｃ１３〜１５にリセット信号が印加されるが、このＡＳ
ＩＣ１３〜１５がＣＰＵ１２より早めにリセットを開始
するように構成してもよい。即ち、シフトレジスタを考
えた場合、従来では全てのシフトレジスタを構成するフ
リップフロップは、ＣＰＵが動作する前にリセットを終
了するので、全てのフリップフロップにリセット信号を
印加する必要がある。

【００２６】しかしながら、ＣＰＵに対して早くリセッ
トすることができるものについては、シフトレジスタの
最初の数段をリセットするだけで、リセットを遅らせた
時間で残りのフリップフロップもリセットを終了するの
で、このような構成により周辺回路がゲートアレイの場
合には、ゲート数を減少することができる。また、この
ことは、シフトレジスタに限定されず、リセットに時間
を要する他の回路についても同様である。

【００２７】図９において、入力クロックＣＬＫ２は分
周回路２１とフリップフロップ回路２３の各クロック端
子ＣＫに入力し、また、分周回路２１のＱ反転（ＮＱ）
端子がそのＤ入力端子に接続され、分周回路２１のＱ端
子がフリップフロップ回路２２のクロック端子ＣＫに接
続されている。フリップフロップ回路２２のＤ入力端子
には、上記第２実施例に係わる電子機器におけるリセッ
ト回路１６からのリセット信号ＮＲＳＴＩが入力し、ま
た、フリップフロップ回路２２のＱ端子がフリップフロ
ップ回路２３のＤ入力端子に接続され、フリップフロッ
プ回路２３のＱ端子からＣＰＵ１２に対するリセット信
号ＮＲＳＴ２が出力される。

【００２８】図１０を参照してこのリセット遅延回路を
説明すると、分周回路２１は時刻Ｔ１、Ｔ３で立ち上が
る入力クロックＣＬＫ２を分周するので、その出力信号
ＤＣＫは時刻Ｔ１で「Ｈ」、時刻Ｔ３で「Ｌ」になる。
この分周されたクロックＤＣＫがフリップフロップ回路
２２のクロック端子ＣＫに印加されると、時刻Ｔ２で立
ち上がるリセット信号ＮＲＳＴ１が時刻Ｔ４で同期をと
られてリセット信号ＮＲＳＴ０として出力される。次の
段のフリップフロップ回路２３は図６に示す回路と同様
に、このリセット信号ＮＲＳＴ０を時刻Ｔ５で同期をと
り直し、リセット信号ＮＲＳＴ２として出力する。

【００２９】従って、図８のようにクロックＣＬＫ２の
みで同期をとった場合、即ち図１０において時刻Ｔ３で
同期する場合より「Ｔ５−Ｔ３」の時間だけ遅延するこ
とができるので、リセット信号を任意に遅延することが
でき、ＡＳＩＣ内に含まれる種々の回路のリセットを減
少することができるので、ＡＳＩＣのゲート数を減少す
ることができる。

【００３０】なお、本実施例では、クロックＣＬＫ２を
２分周したが、それより多く分周するように構成しても
よく、また、発振器１１のクロックＣＬＫ２より遅いク
ロックが電子機器内に存在する場合には、そのクロック
を用いるように構成してもよい。更に、本実施例では、
フリップフロップ回路２２により１段分遅延したが、遅
延段数を増加することにより、遅延時間を長くすること
も可能である。

【００３１】

【発明の効果】以上詳述した如く本発明の電子機器によ
れば、複数の周辺回路で、ＣＰＵの動作状態を示すクロ
ックを生成するので、複数の周辺回路の間のプロセッサ
クロック用の配線を省略して発生電波を減少することが
できる。また、ＣＰＵが生成する第２のクロックを、周
辺回路が生成する第３のクロックより遅くリセットして
生成することにより、周辺回路がゲートアレイの場合に
ゲート数を減少することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る電子機器の構成を示
すブロック図である。

【図２】同電子機器におけるＣＰＵの内部で生成される
プロセッサクロックを示すタイミングチャートである。

【図３】同電子機器の回路におけるリセット信号を示す
タイミングチャートである。

【図４】同電子機器におけるＡＳＩＣ内のＰＣＬＫ発生
回路を示す回路図である。

【図５】同ＰＣＬＫ発生回路の動作を示すタイミングチ
ャートである。

【図６】本発明の第２実施例に係わる電子機器における
プロセッサクロック同期回路を示すブロック図である。

【図７】同電子機器の構成を示すブロック図である。

【図８】同電子機器におけるプロセッサクロック同期を
説明するためのタイミングチャートである。

【図９】本発明の第３実施例に係わる電子機器における
リセット遅延回路を示すブロック図である。

【図１０】同リセット遅延回路の動作を説明するための
タイミングチャートである。

【図１１】従来の電子機器の構成を示すブロック図であ
る。

【符号の説明】

１１発振器（ＯＳＣ）１２ＣＰＵ１３〜１５ＡＳＩＣ１６リセット回路（ＲＳＴ）１２ａ〜１５ａＰＣＬＫ発生回路２１〜２３リセット遅延回路

Claims

【特許請求の範囲】

【請求項１】第１のクロックにより自身が動作する状
態を示す第２のクロックを生成してこの第２のクロック
に基づいて動作するＣＰＵと、それぞれ前記ＣＰＵの動作と関連して動作すると共に前
記ＣＰＵが生成する第２のクロックと同期する第３のク
ロックを生成してこの第３のクロックに基づいて動作す
る複数の周辺回路とを有する電子機器。
【請求項２】前記第２のクロックが前記第３のクロッ
クより遅くリセットされて生成されることを特徴とする
請求項１記載の電子機器。