JP3235087B2 - マイクロプロセッサ用のクロック発生装置 - Google Patents
マイクロプロセッサ用のクロック発生装置Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は総括的に、集積回路
技術に関し、詳細にいえば、集積回路マイクロプロセッ
サで使用されるクロック発生装置の設計に関する。詳細
にいえば、本発明はＣＭＯＳマイクロプロセッサ集積回
路で利用されるクロック発生装置に関する。さらに詳細
にいえば、本発明は差動ＳＡＷ（表面弾性波）発振器ま
たは通常の水晶発振器をクロック周波数源として利用
し、ジッタが無視できるほどであり、サイクル時間が改
善され、しかも本来主としてディジタルであるクロック
発生装置に関する。
技術に関し、詳細にいえば、集積回路マイクロプロセッ
サで使用されるクロック発生装置の設計に関する。詳細
にいえば、本発明はＣＭＯＳマイクロプロセッサ集積回
路で利用されるクロック発生装置に関する。さらに詳細
にいえば、本発明は差動ＳＡＷ（表面弾性波）発振器ま
たは通常の水晶発振器をクロック周波数源として利用
し、ジッタが無視できるほどであり、サイクル時間が改
善され、しかも本来主としてディジタルであるクロック
発生装置に関する。
【０００２】
【従来の技術】雑音の多いマイクロプロセッサＣＭＯＳ
チップのモノリシックＰＬＬ（位相ロック・ループ）設
計で得られるものよりもジッタが少ないクロック発生設
計は、集積回路設計者が求めている目標である。ＰＬＬ
は基準信号との特定の位相関係に出力信号を維持するた
めにフィードバックを使用するシステムである。ＰＬＬ
は信号の周波数もしくは位相を制御するために、電子機
器の多くの分野で使用されている。これらの用途には、
周波数同期装置、アナログおよびディジタル変調器およ
び復調器、ならびにクロック回復回路が含まれている。
チップのモノリシックＰＬＬ（位相ロック・ループ）設
計で得られるものよりもジッタが少ないクロック発生設
計は、集積回路設計者が求めている目標である。ＰＬＬ
は基準信号との特定の位相関係に出力信号を維持するた
めにフィードバックを使用するシステムである。ＰＬＬ
は信号の周波数もしくは位相を制御するために、電子機
器の多くの分野で使用されている。これらの用途には、
周波数同期装置、アナログおよびディジタル変調器およ
び復調器、ならびにクロック回復回路が含まれている。
【０００３】動的回路を利用した集積マイクロプロセッ
サ回路の設計においては、ジッタの低い回路を用いるこ
とがきわめて望ましい。ジッタは所与の信号における何
らかの振動ないし変動である。テレビジョンおよびコン
ピュータ・モニタにおいて、たとえば、ジッタはしばし
ば走査線と同じ太さの水平線で目で見ることができる。
集積回路デバイスにおいては、ジッタはしばしば電源ノ
イズおよび基板ノイズの結果である。ＰＬＬ設計を利用
した高解像度グラフィックス・ディスプレイ・デバイス
においては、ＰＬＬのジッタ性能がシステム性能を制限
する。電源ノイズ・カップリングは、特に低電源電圧の
場合、および同一デバイス状に複数のクロック同期装置
がある場合に、ＰＬＬジッタ問題の主な原因となる。
サ回路の設計においては、ジッタの低い回路を用いるこ
とがきわめて望ましい。ジッタは所与の信号における何
らかの振動ないし変動である。テレビジョンおよびコン
ピュータ・モニタにおいて、たとえば、ジッタはしばし
ば走査線と同じ太さの水平線で目で見ることができる。
集積回路デバイスにおいては、ジッタはしばしば電源ノ
イズおよび基板ノイズの結果である。ＰＬＬ設計を利用
した高解像度グラフィックス・ディスプレイ・デバイス
においては、ＰＬＬのジッタ性能がシステム性能を制限
する。電源ノイズ・カップリングは、特に低電源電圧の
場合、および同一デバイス状に複数のクロック同期装置
がある場合に、ＰＬＬジッタ問題の主な原因となる。
【０００４】マイクロプロセッサのクロック発生にＰＬ
Ｌを使用することは、集積回路の分野で周知である。高
性能マイクロプロセッサと同じチップ上にあるＰＬＬの
場合、ディジタル回路の電源スイッチング・ノイズ（す
なわち、電源電圧の１０％）が出力ジッタの主な雑音源
である。ジッタを減らすには、ＰＬＬ内のアナログ回路
の電源雑音排除を最大化しなければならない。低電力Ｐ
ＬＬの場合、第２のジッタ源はＶＣＯ（電圧制御発振
器）におけるＭＯＳデバイスの固有ノイズである。ＶＣ
Ｏは周波数が入力制御電圧に比例しているＡＣ出力信号
を発生する。このノイズは電力消費量を増やすことによ
り、減らすことができる。
Ｌを使用することは、集積回路の分野で周知である。高
性能マイクロプロセッサと同じチップ上にあるＰＬＬの
場合、ディジタル回路の電源スイッチング・ノイズ（す
なわち、電源電圧の１０％）が出力ジッタの主な雑音源
である。ジッタを減らすには、ＰＬＬ内のアナログ回路
の電源雑音排除を最大化しなければならない。低電力Ｐ
ＬＬの場合、第２のジッタ源はＶＣＯ（電圧制御発振
器）におけるＭＯＳデバイスの固有ノイズである。ＶＣ
Ｏは周波数が入力制御電圧に比例しているＡＣ出力信号
を発生する。このノイズは電力消費量を増やすことによ
り、減らすことができる。
【０００５】低電圧アナログ回路を得るには、ＭＯＳデ
バイスの飽和電圧を幅の広いデバイスを使用して低くす
る必要がある。これは電源電圧とアナログ・ノードとの
間に大きい寄生キャパシタンスをもたらし、同じ電流消
費に対する電源雑音排除を低下させる。マイクロプロセ
ッサのクロック発生にＰＬＬを使用する際の課題は、限
定されたジッタ、低電圧電源および低電流消費を組み合
わせたＰＬＬを設計することである。ＰＬＬベースのシ
ステムにおけるジッタを減らすという改善があるにも関
わらず、最新のＰＬＬベースのシステムは２００−３０
０ｐｓ（ピコ秒）の範囲でのジッタとスキューの合計を
管理するだけである。厳密にＰＬＬベースのシステムの
代替策は、このようなＰＬＬベースのシステムにＳＡＷ
（表面弾性は発振器）を追加することである。
バイスの飽和電圧を幅の広いデバイスを使用して低くす
る必要がある。これは電源電圧とアナログ・ノードとの
間に大きい寄生キャパシタンスをもたらし、同じ電流消
費に対する電源雑音排除を低下させる。マイクロプロセ
ッサのクロック発生にＰＬＬを使用する際の課題は、限
定されたジッタ、低電圧電源および低電流消費を組み合
わせたＰＬＬを設計することである。ＰＬＬベースのシ
ステムにおけるジッタを減らすという改善があるにも関
わらず、最新のＰＬＬベースのシステムは２００−３０
０ｐｓ（ピコ秒）の範囲でのジッタとスキューの合計を
管理するだけである。厳密にＰＬＬベースのシステムの
代替策は、このようなＰＬＬベースのシステムにＳＡＷ
（表面弾性は発振器）を追加することである。
【０００６】レイリー波とも呼ばれるＳＡＷは、ＳＡＷ
エネルギーを表面の近傍に閉じ込める結合圧縮せん断波
で構成されている。圧電基板上のＳＡＷには付随した静
電波もあり、これは変換器を介した電気音響結合を可能
とする。ＳＡＷ技術の２つの主要な利点は、結晶表面に
おいて波に電気音響的にアクセスし、タップできること
と、電磁波の約１００００分の一の波速である。ＳＡＷ
デバイスには現在多数の材料が使用されている。もっと
も一般的な材料は石英、リチウム、ニオブ酸塩、および
リチウムタンタル酸塩である。
エネルギーを表面の近傍に閉じ込める結合圧縮せん断波
で構成されている。圧電基板上のＳＡＷには付随した静
電波もあり、これは変換器を介した電気音響結合を可能
とする。ＳＡＷ技術の２つの主要な利点は、結晶表面に
おいて波に電気音響的にアクセスし、タップできること
と、電磁波の約１００００分の一の波速である。ＳＡＷ
デバイスには現在多数の材料が使用されている。もっと
も一般的な材料は石英、リチウム、ニオブ酸塩、および
リチウムタンタル酸塩である。
【０００７】水晶発振器は現在、基準周波数をＡＣ電源
から導いていないすべてのクロックの心臓部に入ってい
る。これらはカラー・テレビジョン・セットやパーソナ
ル・コンピュータにも使用されている。これらの用途に
おいては、少なくとも１個（または複数）の「水晶」が
周波数すなわち時間を制御しており、これが「ｑｕａｒ
ｔｚ」というラベルが多くの掛け時計や腕時計に付され
ている理由である。
から導いていないすべてのクロックの心臓部に入ってい
る。これらはカラー・テレビジョン・セットやパーソナ
ル・コンピュータにも使用されている。これらの用途に
おいては、少なくとも１個（または複数）の「水晶」が
周波数すなわち時間を制御しており、これが「ｑｕａｒ
ｔｚ」というラベルが多くの掛け時計や腕時計に付され
ている理由である。
【０００８】現在のＳＡＷ発振器のジッタ値は１０−２
０ｐｓ（ピコ秒）であり、電源ノイズは２００ｍｖであ
る。ジッタを削減すると、システム・レベルにおいて２
つの主要な利点がもたらされる。ジッタを１０分の一に
減らすと、システム性能が現在最良のＰＬＬよりも向上
する。第２に、誤差の蓄積をもたらす電源または基板の
変動の関数としてのサイクル間ジッタの長期の蓄積が少
なくなり、長期のジッタが大きな要因となる迅速なチッ
プ間入出力転送が可能となる。これらの利点は多相クロ
ック・システムでは特に高くなる。
０ｐｓ（ピコ秒）であり、電源ノイズは２００ｍｖであ
る。ジッタを削減すると、システム・レベルにおいて２
つの主要な利点がもたらされる。ジッタを１０分の一に
減らすと、システム性能が現在最良のＰＬＬよりも向上
する。第２に、誤差の蓄積をもたらす電源または基板の
変動の関数としてのサイクル間ジッタの長期の蓄積が少
なくなり、長期のジッタが大きな要因となる迅速なチッ
プ間入出力転送が可能となる。これらの利点は多相クロ
ック・システムでは特に高くなる。
【０００９】電子工業界で今日利用されている典型的な
ＳＡＷ発振器はＲＦ Ｍｏｎｏｌｉｔｈｉｃｓ， Ｉｎ
ｃ．（ＲＦＭ(R)）が製造しているＳＣ００１７Ａ ４
００ＭＨｚ Ｄｉｆｆｅｒｅｎｔｉａｌ−Ｓｉｎｅｗａ
ｖｅ Ｃｌｏｃｋである。この装置は石英ベースの発振
器であり、ＳＡＷ周波数を安定させるものである。基本
固定周波数と、きわめて低いジッタおよび電力消費量が
この装置の顕著な特徴である。ディジタル・クロックは
高速ＣＰＵおよびディジタイザとともに使用されるよう
に設計されている。基本発振はＳＡＷ技術を利用するこ
とによって可能となる。現在のＳＡＷ発振器はコストを
最小限とするため、１００ないし８００ＭＨｚの範囲で
製造されている。これは現在のマイクロプロセッサのク
ロック周波数の範囲である。
ＳＡＷ発振器はＲＦ Ｍｏｎｏｌｉｔｈｉｃｓ， Ｉｎ
ｃ．（ＲＦＭ(R)）が製造しているＳＣ００１７Ａ ４
００ＭＨｚ Ｄｉｆｆｅｒｅｎｔｉａｌ−Ｓｉｎｅｗａ
ｖｅ Ｃｌｏｃｋである。この装置は石英ベースの発振
器であり、ＳＡＷ周波数を安定させるものである。基本
固定周波数と、きわめて低いジッタおよび電力消費量が
この装置の顕著な特徴である。ディジタル・クロックは
高速ＣＰＵおよびディジタイザとともに使用されるよう
に設計されている。基本発振はＳＡＷ技術を利用するこ
とによって可能となる。現在のＳＡＷ発振器はコストを
最小限とするため、１００ないし８００ＭＨｚの範囲で
製造されている。これは現在のマイクロプロセッサのク
ロック周波数の範囲である。
【００１０】
【発明が解決しようとする課題】クロック発生装置を備
えたＳＡＷ発振器を利用する際の問題点は、このような
ＳＡＷベースの装置が従来のＰＬＬシステムに置き換わ
らなければならないということである。従来のＰＬＬシ
ステムは内部発振装置によって動作する。ＳＡＷベース
の装置は変動周波数を供給するために、システムの外部
のものとなる。要するに、ＰＬＬクロック発生回路は、
ＳＡＷ発振器を念頭に置いて設計しなければならない。
えたＳＡＷ発振器を利用する際の問題点は、このような
ＳＡＷベースの装置が従来のＰＬＬシステムに置き換わ
らなければならないということである。従来のＰＬＬシ
ステムは内部発振装置によって動作する。ＳＡＷベース
の装置は変動周波数を供給するために、システムの外部
のものとなる。要するに、ＰＬＬクロック発生回路は、
ＳＡＷ発振器を念頭に置いて設計しなければならない。
【００１１】ＰＬＬシステムは通常、ＣＭＯＳマイクロ
プロセッサにおいて、マスタ基準クロックと同期して、
複数のプロセッサの追加を可能とし、かつ共通同期境界
を維持している。今日設計されているＰＬＬシステムは
通常アナログ・ベースでもある。しかしながら、このよ
うなアナログ・デバイスは正負に関わりなく大量のジッ
タをもたらす。本来主としてディジタルであるディジタ
ルＰＬＬクロック発生システムはジッタを少なくした
り、無視できるほどのものにすることが可能である。こ
のようなディジタル・システムは一般的なものではな
く、実施が困難である。外部ＳＡＷ発振器を利用する、
ジッタが最小限または無視できるＰＬＬベースのクロッ
ク発生回路を設計することが、望ましい設計目標であ
り、今日の集積電子回路の設計者によって求められてい
る。
プロセッサにおいて、マスタ基準クロックと同期して、
複数のプロセッサの追加を可能とし、かつ共通同期境界
を維持している。今日設計されているＰＬＬシステムは
通常アナログ・ベースでもある。しかしながら、このよ
うなアナログ・デバイスは正負に関わりなく大量のジッ
タをもたらす。本来主としてディジタルであるディジタ
ルＰＬＬクロック発生システムはジッタを少なくした
り、無視できるほどのものにすることが可能である。こ
のようなディジタル・システムは一般的なものではな
く、実施が困難である。外部ＳＡＷ発振器を利用する、
ジッタが最小限または無視できるＰＬＬベースのクロッ
ク発生回路を設計することが、望ましい設計目標であ
り、今日の集積電子回路の設計者によって求められてい
る。
【００１２】したがって、本発明の目的は、集積回路マ
イクロプロセッサで使用されるクロック発生装置を提供
することである。
イクロプロセッサで使用されるクロック発生装置を提供
することである。
【００１３】本発明の他の目的は、ＣＭＯＳマイクロプ
ロセッサ集積回路で利用されるクロック発生装置を提供
することである。
ロセッサ集積回路で利用されるクロック発生装置を提供
することである。
【００１４】本発明のさらに他の目的は、差動ＳＡＷ発
振器を利用して、ジッタを無視できるものとし、かつサ
イクル時間の改善をさらにもたらすことのできるクロッ
ク発生装置を提供することである。
振器を利用して、ジッタを無視できるものとし、かつサ
イクル時間の改善をさらにもたらすことのできるクロッ
ク発生装置を提供することである。
【００１５】本発明のさらにまた他の目的は、本来主と
してディジタルであり、クロック周波数源として差動Ｓ
ＡＷ発振器を利用しているクロック発生装置を提供する
ことである。
してディジタルであり、クロック周波数源として差動Ｓ
ＡＷ発振器を利用しているクロック発生装置を提供する
ことである。
【００１６】
【課題を解決するための手段】上記およびその他の目的
は以下で説明するようにして達成される。マイクロプロ
セッサ集積回路に対するクロック信号を発生するクロッ
ク発生装置および方法を検討する。クロック発生装置は
基準周波数を発生する装置と、基準周波数よりも若干速
い発振周波数を有する音波発振器と、音波発振器の出力
に応じて周波数坦持信号を発生する、音波発振器に結合
された回路構成とを含んでいる。周波数坦持信号に含ま
れるジッタは無視できる。回路構成はクロックの位相を
制御する直角位相ローテータと、クロック信号をマイク
ロプロセッサ集積回路へ効率よく分散するためのクロッ
ク分配器と、基準周波数と位相整合したフィードバック
・クロック信号をもたらすバス分割器と、バス・クロッ
ク信号とフィードバック・クロック信号の位相差を検出
する位相検出器と、位相検出器に応答するディジタル・
フィルタとを含んでいる。
は以下で説明するようにして達成される。マイクロプロ
セッサ集積回路に対するクロック信号を発生するクロッ
ク発生装置および方法を検討する。クロック発生装置は
基準周波数を発生する装置と、基準周波数よりも若干速
い発振周波数を有する音波発振器と、音波発振器の出力
に応じて周波数坦持信号を発生する、音波発振器に結合
された回路構成とを含んでいる。周波数坦持信号に含ま
れるジッタは無視できる。回路構成はクロックの位相を
制御する直角位相ローテータと、クロック信号をマイク
ロプロセッサ集積回路へ効率よく分散するためのクロッ
ク分配器と、基準周波数と位相整合したフィードバック
・クロック信号をもたらすバス分割器と、バス・クロッ
ク信号とフィードバック・クロック信号の位相差を検出
する位相検出器と、位相検出器に応答するディジタル・
フィルタとを含んでいる。
【００１７】
【発明の実施の形態】図面、特に図１を参照すると、本
発明にしたがって利用できるクロック発生器１０の略図
が示されている。クロック発生器１０はＳＡＷ発振器
（図示せず）からの入力１８を受け取る直角位相ローテ
ータ１２を含んでいる。信号１３はクロック分配ネット
ワーク１４を介して、クロック分配ネットワーク１４が
組み込まれたマイクロプロセッサ集積回路（図示せず）
へ送られる。クロック分配ネットワーク１４を介して送
られる信号はクロック分配ネットワークからバス分割器
２４へ出力として与えられる。
発明にしたがって利用できるクロック発生器１０の略図
が示されている。クロック発生器１０はＳＡＷ発振器
（図示せず）からの入力１８を受け取る直角位相ローテ
ータ１２を含んでいる。信号１３はクロック分配ネット
ワーク１４を介して、クロック分配ネットワーク１４が
組み込まれたマイクロプロセッサ集積回路（図示せず）
へ送られる。クロック分配ネットワーク１４を介して送
られる信号はクロック分配ネットワークからバス分割器
２４へ出力として与えられる。
【００１８】バス分割器２４はフィードバック・クロッ
ク信号２８を位相検出器２２に結合している。位相検出
器２２は２つの信号、すなわちフィードバック・クロッ
ク信号２８とバス・クロック信号２６を受け取る。位相
検出器２２はディジタル（すなわち、「１」および
「０」の状態に基づく）の出力電圧を発生する。たとえ
ば、バス・クロック信号２６とフィードバック・クロッ
ク信号２８の位相差を位相検出器２２が検出した場合、
出力電圧「高」すなわち「１」が位相検出器２２によっ
て発生する。位相検出器２２からの出力はディジタル・
フィルタ２０への入力に結合される。ディジタル・フィ
ルタ２０からの出力は直角位相ローテータ１２に送ら
れ、マイクロプロセッサ集積回路からのフィードバック
が組み込まれるフィードバック回路を完成する。フィー
ドバック・クロック２８はバス・クロック信号２６と位
相が合っており、このバス・クロック信号はクロック発
生器１０に対する基準クロックとして作用する。
ク信号２８を位相検出器２２に結合している。位相検出
器２２は２つの信号、すなわちフィードバック・クロッ
ク信号２８とバス・クロック信号２６を受け取る。位相
検出器２２はディジタル（すなわち、「１」および
「０」の状態に基づく）の出力電圧を発生する。たとえ
ば、バス・クロック信号２６とフィードバック・クロッ
ク信号２８の位相差を位相検出器２２が検出した場合、
出力電圧「高」すなわち「１」が位相検出器２２によっ
て発生する。位相検出器２２からの出力はディジタル・
フィルタ２０への入力に結合される。ディジタル・フィ
ルタ２０からの出力は直角位相ローテータ１２に送ら
れ、マイクロプロセッサ集積回路からのフィードバック
が組み込まれるフィードバック回路を完成する。フィー
ドバック・クロック２８はバス・クロック信号２６と位
相が合っており、このバス・クロック信号はクロック発
生器１０に対する基準クロックとして作用する。
【００１９】図１の実施の形態は信号の完全性の理由
（たとえば、伝送線の設計を単純化するために）からプ
ロセッサあたり１つのＳＡＷ発振器を必要とする。たと
えば、ＳＡＷ発振器が１つの場合、短いワイヤ長および
スタブ効果の削減が達成される。プロセッサごとに１つ
のＳＡＷ発振器を設けると、マルチプロセッサ環境に対
する同期境界が導入される。ＳＡＷ発振器は一般に、±
２００ｐｐｍという中心周波数の変動に合わせて設計さ
れる。たとえば、４００ＭＨｚのクロックの場合、±２
００ｐｐｍという中心周波数の変動は１６０ｋＨｚ、ま
たは時間でいって１ｐｃ／サイクルの平均差をもたら
す。
（たとえば、伝送線の設計を単純化するために）からプ
ロセッサあたり１つのＳＡＷ発振器を必要とする。たと
えば、ＳＡＷ発振器が１つの場合、短いワイヤ長および
スタブ効果の削減が達成される。プロセッサごとに１つ
のＳＡＷ発振器を設けると、マルチプロセッサ環境に対
する同期境界が導入される。ＳＡＷ発振器は一般に、±
２００ｐｐｍという中心周波数の変動に合わせて設計さ
れる。たとえば、４００ＭＨｚのクロックの場合、±２
００ｐｐｍという中心周波数の変動は１６０ｋＨｚ、ま
たは時間でいって１ｐｃ／サイクルの平均差をもたら
す。
【００２０】ＳＡＷ発振器はその発振周波数が基準クロ
ック（すなわち、バス・クロック２６）によって与えら
れる基準周波数よりも若干速いものであるように選択さ
れる。この境界条件は、システムを同期させるために、
位相補償を行わなければならず、かつバス・クロック
（すなわち、バス分割器２４によって乗算された）とＳ
ＡＷ発振器の精度およびこれらの小さな周波数差のた
め、このような補償がマイクロプロセッサのクロック・
サイクル時間を延ばすように作用するだけであり、しか
も時折作用するだけであるようにする。他の実施の形態
では、さまざまな整数乗数が可能であり、好ましい実施
の形態の乗数の値に限定されるものでないことに留意さ
れたい。それ故、上述の技法はサイクル短縮ジッタを、
１０ｐｓ程度であり、ジッタ値が無視できる、ＳＡＷ発
振器固有のジッタのみに制限する。図１の構成がクロッ
ク式システムであるため、サイクル・スリップ・ジッタ
ないしストレッチングが内部タイミングの問題を引き起
こすことはない。
ック（すなわち、バス・クロック２６）によって与えら
れる基準周波数よりも若干速いものであるように選択さ
れる。この境界条件は、システムを同期させるために、
位相補償を行わなければならず、かつバス・クロック
（すなわち、バス分割器２４によって乗算された）とＳ
ＡＷ発振器の精度およびこれらの小さな周波数差のた
め、このような補償がマイクロプロセッサのクロック・
サイクル時間を延ばすように作用するだけであり、しか
も時折作用するだけであるようにする。他の実施の形態
では、さまざまな整数乗数が可能であり、好ましい実施
の形態の乗数の値に限定されるものでないことに留意さ
れたい。それ故、上述の技法はサイクル短縮ジッタを、
１０ｐｓ程度であり、ジッタ値が無視できる、ＳＡＷ発
振器固有のジッタのみに制限する。図１の構成がクロッ
ク式システムであるため、サイクル・スリップ・ジッタ
ないしストレッチングが内部タイミングの問題を引き起
こすことはない。
【００２１】クロック発生器１０はディジタル・ロック
・ループであり、これはＰＬＬのディジタル実施形であ
る。通常、ＰＬＬは本来アナログであり、周波数逓倍機
能とＰＬＬ機能を備えている。ＰＬＬは内部ＰＬＬ周波
数を調整して、バス・クロック（すなわち、基準）周波
数と整合させ、正負のジッタを発生させる。ＰＬＬは通
常局部発振器を有している。図１の構成は外部発振器
（すなわち、ループ外部の）を利用している。図１にお
いて、ＳＡＷ発振器は基準周波数よりも若干高い周波数
をもたらす。たとえば、周波数が８０４ＭＨｚのＳＡＷ
発振器を、２００ＭＨｚの基準周波数に対して選択する
ことができ、この場合、バス分割器２４は乗算機能（す
なわち、４の乗算）を備えている。２００ＭＨｚに４を
乗じると、８００ＭＨｚになる。それ故、ＳＡＷ発振器
によって与えられる８０４ＭＨｚは８００ＭＨｚよりも
若干大きいだけである。他の値を選択することもでき
る。
・ループであり、これはＰＬＬのディジタル実施形であ
る。通常、ＰＬＬは本来アナログであり、周波数逓倍機
能とＰＬＬ機能を備えている。ＰＬＬは内部ＰＬＬ周波
数を調整して、バス・クロック（すなわち、基準）周波
数と整合させ、正負のジッタを発生させる。ＰＬＬは通
常局部発振器を有している。図１の構成は外部発振器
（すなわち、ループ外部の）を利用している。図１にお
いて、ＳＡＷ発振器は基準周波数よりも若干高い周波数
をもたらす。たとえば、周波数が８０４ＭＨｚのＳＡＷ
発振器を、２００ＭＨｚの基準周波数に対して選択する
ことができ、この場合、バス分割器２４は乗算機能（す
なわち、４の乗算）を備えている。２００ＭＨｚに４を
乗じると、８００ＭＨｚになる。それ故、ＳＡＷ発振器
によって与えられる８０４ＭＨｚは８００ＭＨｚよりも
若干大きいだけである。他の値を選択することもでき
る。
【００２２】典型的なＰＬＬジッタはサイクル時間の約
１０％である。それ故、ＳＡＷ発振器の周波数は、図１
のバス分割器２４によって与えられる乗算機能を考慮し
て基準周波数の値の１０％を超えてはならない。それ
故、基準信号（これも水晶発振器によって与えられる）
の周波数範囲と、ＳＡＷ発振器の周波数範囲は、それら
の基準周波数の分離よりも小さくなければならない。従
来のＰＬＬは局部発振器を調整し、したがって、必然的
に正負のジッタを与える。負のジッタは利用可能なプロ
セッサ時間を短くするため、望ましくない。図１に示す
構成は若干高い周波数を有する外部ＳＡＷ発振器を使用
しており、周波数の引き下げのみが必要とされるため、
正のジッタのみによる位相調整を達成する。このような
構成が適正に達成されるのは、ＳＡＷ発振器およびバス
・クロック２６の両方に必要な精度が、本発明における
ように、利用できる場合だけである。
１０％である。それ故、ＳＡＷ発振器の周波数は、図１
のバス分割器２４によって与えられる乗算機能を考慮し
て基準周波数の値の１０％を超えてはならない。それ
故、基準信号（これも水晶発振器によって与えられる）
の周波数範囲と、ＳＡＷ発振器の周波数範囲は、それら
の基準周波数の分離よりも小さくなければならない。従
来のＰＬＬは局部発振器を調整し、したがって、必然的
に正負のジッタを与える。負のジッタは利用可能なプロ
セッサ時間を短くするため、望ましくない。図１に示す
構成は若干高い周波数を有する外部ＳＡＷ発振器を使用
しており、周波数の引き下げのみが必要とされるため、
正のジッタのみによる位相調整を達成する。このような
構成が適正に達成されるのは、ＳＡＷ発振器およびバス
・クロック２６の両方に必要な精度が、本発明における
ように、利用できる場合だけである。
【００２３】図２は図１の構成よりも詳細な構成であ
る。図２のクロック発生器３０は直角位相ローテータ３
２を含んでおり、その出力はクロック分配ネットワーク
３３に送られる。直角位相ローテータ３２は３つの主要
ブロック、すなわちローテータ３１、シフト論理３５お
よび「ワン・ショット」マルチバイブレータ４５を含ん
でいる。図２の破線は直角位相ローテータ３２を構成す
る回路の領域をほぼ示している。ローテータ３１内に
は、４つのクロックがある。クロックの各々は約５０％
のデューティ・サイクルを有しており、立上りエッジは
Ｎ＝０度、Ｎ＋１＝９０度、Ｎ＋２＝１８０度、および
Ｎ＋３＝２７０度で生じる。任意の時点で、ローテータ
３１はＮ、Ｎ＋１、Ｎ＋２またはＮ＋３になる。ローテ
ータ３１がＮになっている場合、利用可能な次のシフト
はＮ＋１になり、その後Ｎ＋３まで続く。Ｎ＋３はＮへ
シフトする。これが「ローテーション」を形成する。
「ワン・ショット」マルチバイブレータ４５は電子工学
分野で周知のパルス発生器であり、ディジタル・フィル
タ３８からの信号を受け取り、「シングル・ショット」
のパルスをシフト論理３５へ転送する。シフト論理３５
および「ワン・ショット」マルチバイブレータ４５は協
働して直角位相ローテータ３２に対するローテータ制御
部として働く。
る。図２のクロック発生器３０は直角位相ローテータ３
２を含んでおり、その出力はクロック分配ネットワーク
３３に送られる。直角位相ローテータ３２は３つの主要
ブロック、すなわちローテータ３１、シフト論理３５お
よび「ワン・ショット」マルチバイブレータ４５を含ん
でいる。図２の破線は直角位相ローテータ３２を構成す
る回路の領域をほぼ示している。ローテータ３１内に
は、４つのクロックがある。クロックの各々は約５０％
のデューティ・サイクルを有しており、立上りエッジは
Ｎ＝０度、Ｎ＋１＝９０度、Ｎ＋２＝１８０度、および
Ｎ＋３＝２７０度で生じる。任意の時点で、ローテータ
３１はＮ、Ｎ＋１、Ｎ＋２またはＮ＋３になる。ローテ
ータ３１がＮになっている場合、利用可能な次のシフト
はＮ＋１になり、その後Ｎ＋３まで続く。Ｎ＋３はＮへ
シフトする。これが「ローテーション」を形成する。
「ワン・ショット」マルチバイブレータ４５は電子工学
分野で周知のパルス発生器であり、ディジタル・フィル
タ３８からの信号を受け取り、「シングル・ショット」
のパルスをシフト論理３５へ転送する。シフト論理３５
および「ワン・ショット」マルチバイブレータ４５は協
働して直角位相ローテータ３２に対するローテータ制御
部として働く。
【００２４】クロック分配ネットワーク３３からの出力
をバス分割器３６が受け取り、バス分割器３６は次い
で、ディジタル・フィルタ３８および位相検出器３４に
結合されるフィードバック・クロック信号３７を発生す
る。位相検出器３４からの出力は可変シフト・レジスタ
４０に結合される。位相検出器３４はバス・クロック６
６およびフィードバック・クロック３７から入力を受け
取り、図１の位相検出器２２と同じ機能を果たす。ディ
ジタル・フィルタ３８は可変深さシフト・レジスタ４０
と、Ｎよりも大きい値を検出する「Ｎ」超検出器４２と
を含んでいる。「Ｎ」超検出器４２は比較機能を果た
す。２つの数の比較は一方の数が他方の数よりも大きい
か、小さいか、等しいかを決定する操作である。「Ｎ」
超検出器４２は論理比較器であり、入力値が値Ｎよりも
大きい場合に出力変化をもたらす。それ故、「Ｎ」超検
出器４２はフィルタとして作用する。フリップフロップ
４７は「Ｎ」超検出器４２およびフィードバック・クロ
ック３７から入力を受け取る。フリップフロップ４７は
Ｄ（データ）およびＣ（クロック）入力をＱ（状態）出
力とともに備えているＤフリップフロップである。Ｄフ
リップフロップは一般に集積回路チップ上で占めるスペ
ースが小さいため、クロック発生回路に使用するのに理
想的なものである。
をバス分割器３６が受け取り、バス分割器３６は次い
で、ディジタル・フィルタ３８および位相検出器３４に
結合されるフィードバック・クロック信号３７を発生す
る。位相検出器３４からの出力は可変シフト・レジスタ
４０に結合される。位相検出器３４はバス・クロック６
６およびフィードバック・クロック３７から入力を受け
取り、図１の位相検出器２２と同じ機能を果たす。ディ
ジタル・フィルタ３８は可変深さシフト・レジスタ４０
と、Ｎよりも大きい値を検出する「Ｎ」超検出器４２と
を含んでいる。「Ｎ」超検出器４２は比較機能を果た
す。２つの数の比較は一方の数が他方の数よりも大きい
か、小さいか、等しいかを決定する操作である。「Ｎ」
超検出器４２は論理比較器であり、入力値が値Ｎよりも
大きい場合に出力変化をもたらす。それ故、「Ｎ」超検
出器４２はフィルタとして作用する。フリップフロップ
４７は「Ｎ」超検出器４２およびフィードバック・クロ
ック３７から入力を受け取る。フリップフロップ４７は
Ｄ（データ）およびＣ（クロック）入力をＱ（状態）出
力とともに備えているＤフリップフロップである。Ｄフ
リップフロップは一般に集積回路チップ上で占めるスペ
ースが小さいため、クロック発生回路に使用するのに理
想的なものである。
【００２５】フリップフロップ４７からの出力は可変深
さシフト・レジスタ４０のリセット・ピンへ入力として
戻されると同時に、「ワン・ショット」マルチバイブレ
ータ４５を介して、直角位相ローテータ３２を援助する
シフト論理３５と結合されている。シフト論理３５から
の出力をローテータ３１および４つのクロックの１つ
（すなわち、０度、９０度、１８０度または２７０度）
が受け取って、フィードバック・ループを完成する。可
変深さシフト・レジスタ４０は「隠れビット」制御用の
ライン４１を含んでいる。クロック発生器３０のループ
応答時間は、これらの隠れビット（すなわち、予約ビッ
ト）によって設定でき、ドリフト仕様が大幅に異なる状
況で回路を利用しなければならない場合のループ応答時
間の調整が可能となる。
さシフト・レジスタ４０のリセット・ピンへ入力として
戻されると同時に、「ワン・ショット」マルチバイブレ
ータ４５を介して、直角位相ローテータ３２を援助する
シフト論理３５と結合されている。シフト論理３５から
の出力をローテータ３１および４つのクロックの１つ
（すなわち、０度、９０度、１８０度または２７０度）
が受け取って、フィードバック・ループを完成する。可
変深さシフト・レジスタ４０は「隠れビット」制御用の
ライン４１を含んでいる。クロック発生器３０のループ
応答時間は、これらの隠れビット（すなわち、予約ビッ
ト）によって設定でき、ドリフト仕様が大幅に異なる状
況で回路を利用しなければならない場合のループ応答時
間の調整が可能となる。
【００２６】位相検出器３４は特にフィードバック・ク
ロック３７がバス・クロック６６よりも位相が早い場合
にディジタル「１」をもたらし、これはフィードバック
・クロック３７が長時間にわたってバス・クロック６６
よりも速い状況に対応している。可変深さシフト・レジ
スタ４０は位相検出器２４がディジタルの「１」をもた
らす場合はいつでも、クロック・パルスをカウントす
る。「Ｎ」超検出器４２は十分大きいカウントを超えた
場合に、フリップフロップ４７（すなわち、ラッチ）を
セットするように作用する。それ故、位相調節を行うに
は、多くの位相検出が必要であり、位相検出器３４およ
びその電源からの雑音のフィルタリングが行われる。フ
リップフロップ４７がディジタル「１」になると、「ワ
ン・ショット」マルチバイブレータ４５がシフト・レジ
スタ３５を活動化して、ローテータ３１をＮからＮ＋１
へ、またはＮ＋１からＮ＋２へ、またはＮ＋２からＮ＋
３へ、またはＮ＋３からＮへ進める。このようにしてロ
ーテータを進めると、出力５０が９０度の位相だけ遅
れ、フィードバック・クロック３７を遅くする。
ロック３７がバス・クロック６６よりも位相が早い場合
にディジタル「１」をもたらし、これはフィードバック
・クロック３７が長時間にわたってバス・クロック６６
よりも速い状況に対応している。可変深さシフト・レジ
スタ４０は位相検出器２４がディジタルの「１」をもた
らす場合はいつでも、クロック・パルスをカウントす
る。「Ｎ」超検出器４２は十分大きいカウントを超えた
場合に、フリップフロップ４７（すなわち、ラッチ）を
セットするように作用する。それ故、位相調節を行うに
は、多くの位相検出が必要であり、位相検出器３４およ
びその電源からの雑音のフィルタリングが行われる。フ
リップフロップ４７がディジタル「１」になると、「ワ
ン・ショット」マルチバイブレータ４５がシフト・レジ
スタ３５を活動化して、ローテータ３１をＮからＮ＋１
へ、またはＮ＋１からＮ＋２へ、またはＮ＋２からＮ＋
３へ、またはＮ＋３からＮへ進める。このようにしてロ
ーテータを進めると、出力５０が９０度の位相だけ遅
れ、フィードバック・クロック３７を遅くする。
【００２７】直角位相ローテータ３２はＳＡＷ発振器か
らの信号に応答する。ＳＡＷ発振器は８０４ＭＨｚの差
動正弦波を生じる。ＳＡＷ発振器は水晶ＳＡＷ周波数安
定性および基本固定周波数を備えている任意のタイプの
ＳＡＷ発振器でよい。このタイプのＳＡＷ発振器はジッ
タおよび電力消費量がきわめて低く、頑強であり、小型
の表面実装ケースを備えている。このようなＳＡＷ発振
器は、表面弾性波（ＳＡＷ）技術によって基本発振が可
能となる高速なＣＰＵおよびディジタイザで使用するよ
うに設計されている。
らの信号に応答する。ＳＡＷ発振器は８０４ＭＨｚの差
動正弦波を生じる。ＳＡＷ発振器は水晶ＳＡＷ周波数安
定性および基本固定周波数を備えている任意のタイプの
ＳＡＷ発振器でよい。このタイプのＳＡＷ発振器はジッ
タおよび電力消費量がきわめて低く、頑強であり、小型
の表面実装ケースを備えている。このようなＳＡＷ発振
器は、表面弾性波（ＳＡＷ）技術によって基本発振が可
能となる高速なＣＰＵおよびディジタイザで使用するよ
うに設計されている。
【００２８】図３は２種類の位相イベントのタイミング
図であり、直角位相ローテータ３２の動作によってもた
らされる位相関係を示している。既知の位相関係を維持
するために、Ｄクロック７０およびＩクロック７２の次
の立上りエッジを９０度、すなわち４００ＭＨｚにおい
て６２５ｐｓ遅らせる必要がある。図３はこの遅れを図
示したものである。Ｄクロック７０およびＩクロック７
２は直角位相ローテータ３２などの４クロック・ローテ
ータによって発生する。シフトが９０度のＤクロックを
図３の７４で、シフトが９０度のＩクロックを７６で示
す。
図であり、直角位相ローテータ３２の動作によってもた
らされる位相関係を示している。既知の位相関係を維持
するために、Ｄクロック７０およびＩクロック７２の次
の立上りエッジを９０度、すなわち４００ＭＨｚにおい
て６２５ｐｓ遅らせる必要がある。図３はこの遅れを図
示したものである。Ｄクロック７０およびＩクロック７
２は直角位相ローテータ３２などの４クロック・ローテ
ータによって発生する。シフトが９０度のＤクロックを
図３の７４で、シフトが９０度のＩクロックを７６で示
す。
【００２９】位相検出器３４は図３に示す位相関係を担
っている。上述したように、フィードバック・クロック
３７よりも若干遅い図２のバス・クロック６６は、クロ
ック発生器３０で使用するために慎重に選択される。こ
のような周波数値を有するクロック６６を選択すると、
単方向の位相補正を確実とする。時間がたつと、フィー
ドバック・クロック３７の位相はバス・クロック６６の
位相に追いつき、追い越す。フィードバック・クロック
３７の位相がバス・クロック６６の位相を追い越す最初
の時期に引き続き、同期化が開始される。
っている。上述したように、フィードバック・クロック
３７よりも若干遅い図２のバス・クロック６６は、クロ
ック発生器３０で使用するために慎重に選択される。こ
のような周波数値を有するクロック６６を選択すると、
単方向の位相補正を確実とする。時間がたつと、フィー
ドバック・クロック３７の位相はバス・クロック６６の
位相に追いつき、追い越す。フィードバック・クロック
３７の位相がバス・クロック６６の位相を追い越す最初
の時期に引き続き、同期化が開始される。
【００３０】図４はこれらのイベントのタイミング図で
あり、特に３つの位相イベントを示している。図４に
は、このイベントの３つの「スナップショット」が示さ
れている。第１のタイミング図１１２は図２のバス・ク
ロック６６の位相８０、図２のフィードバック・クロッ
ク３７の位相８２、ならびに進み位相８４および遅れ位
相８６を示している。第２のタイミング図１１４および
第３のタイミング図１１６は、第１のタイミング図１１
２よりもあとの、それぞれの位相８０、８２、８４およ
び８６のイベントを示している。図４のタイミング図に
示すように、時間がたつと、フィードバック・クロック
３７の位相８２はバス・クロック６６の位相８０に追い
つき、追い越す。図４に示すシーケンスはバス・クロッ
ク６６の位相に対してフィードバック・クロック３７の
位相をそろえておくために繰り返される。
あり、特に３つの位相イベントを示している。図４に
は、このイベントの３つの「スナップショット」が示さ
れている。第１のタイミング図１１２は図２のバス・ク
ロック６６の位相８０、図２のフィードバック・クロッ
ク３７の位相８２、ならびに進み位相８４および遅れ位
相８６を示している。第２のタイミング図１１４および
第３のタイミング図１１６は、第１のタイミング図１１
２よりもあとの、それぞれの位相８０、８２、８４およ
び８６のイベントを示している。図４のタイミング図に
示すように、時間がたつと、フィードバック・クロック
３７の位相８２はバス・クロック６６の位相８０に追い
つき、追い越す。図４に示すシーケンスはバス・クロッ
ク６６の位相に対してフィードバック・クロック３７の
位相をそろえておくために繰り返される。
【００３１】図４の特定の場合に、定義されている位相
関係は１／４サイクルの細分性、すなわち４００ＭＨｚ
で約２５００／４＝６２５ｐｓである。バス・クロック
６６に関してフィードバック・クロック３７によって生
じる長期のジッタは６２５ｐｓである。図４を調べる
と、不確定性の範囲が位相のジャンプによって画定され
ることが明らかとなる。特に、タイミング図１１４およ
び１１６を考えてみる。タイミング図１１６において、
フィードバック・クロック３７の位相８２は６２５ｐｓ
だけ前方へ押される。フィードバック・クロック３７お
よびバス・クロック６６がマイクロプロセッサの周波数
の０．１で動作しているものと想定すると、マイクロプ
ロセッサ・サイクルの位相シフトが１ｐｓ／サイクル、
すなわち１０サイクルで１０ｐｓである場合、１０マイ
クロプロセッサ・サイクルがフィードバック・クロック
３７の位相８２の次の立上りエッジによって生じる。
関係は１／４サイクルの細分性、すなわち４００ＭＨｚ
で約２５００／４＝６２５ｐｓである。バス・クロック
６６に関してフィードバック・クロック３７によって生
じる長期のジッタは６２５ｐｓである。図４を調べる
と、不確定性の範囲が位相のジャンプによって画定され
ることが明らかとなる。特に、タイミング図１１４およ
び１１６を考えてみる。タイミング図１１６において、
フィードバック・クロック３７の位相８２は６２５ｐｓ
だけ前方へ押される。フィードバック・クロック３７お
よびバス・クロック６６がマイクロプロセッサの周波数
の０．１で動作しているものと想定すると、マイクロプ
ロセッサ・サイクルの位相シフトが１ｐｓ／サイクル、
すなわち１０サイクルで１０ｐｓである場合、１０マイ
クロプロセッサ・サイクルがフィードバック・クロック
３７の位相８２の次の立上りエッジによって生じる。
【００３２】本明細書で提示した本発明の好ましい実施
の形態は２００−３００ｐｓ（すなわち、本ＰＬＬ装置
におけるように）から約１０−２０ｐｓまでの高周波数
クロック発生路においてジッタの減少をもたらす。ＳＡ
Ｗ発振器を有する８００ＭＨｚシステムに対して８０４
ＭＨｚを選択すると、サイクル時間が６ｐｓ、すなわち
０．５％少なくなる。本明細書に記載した直角位相ロー
テータの手法、および図２の位相検出器３４を使用する
と、位相ロック・ループがもたらされる。
の形態は２００−３００ｐｓ（すなわち、本ＰＬＬ装置
におけるように）から約１０−２０ｐｓまでの高周波数
クロック発生路においてジッタの減少をもたらす。ＳＡ
Ｗ発振器を有する８００ＭＨｚシステムに対して８０４
ＭＨｚを選択すると、サイクル時間が６ｐｓ、すなわち
０．５％少なくなる。本明細書に記載した直角位相ロー
テータの手法、および図２の位相検出器３４を使用する
と、位相ロック・ループがもたらされる。
【００３３】上述の構成はＰＬＬを利用しているマルチ
プロセッサ環境において有用である。また、この構成に
付随した負の高周波ジッタのみがＳＡＷジッタ（これは
無視できる）から生じるため、付加的な量子化誤差ない
しアナログＰＬＬホワイト・ノイズまたはループ動的ジ
ッタが高周波のマイクロプロセッサ・クロックに付加さ
れることはない。ただし、正のジッタすなわちエッジ遅
れは付加されるが、公称予測スリップ率またはそれより
悪い予測スリップ率よりも高いＳＡＷ中心周波数を選択
することによって、マイクロプロセッサのスループット
はこの遅れに対して補償される。本明細書記載の構成は
従来のオンチップＰＬＬ設計よりも高いマイクロプロセ
ッサ性能ももたらす。さらに、この構成を利用するディ
ジタルないし差動回路設計の場合、敏感なアナログ・ノ
ードは必要とされない。
プロセッサ環境において有用である。また、この構成に
付随した負の高周波ジッタのみがＳＡＷジッタ（これは
無視できる）から生じるため、付加的な量子化誤差ない
しアナログＰＬＬホワイト・ノイズまたはループ動的ジ
ッタが高周波のマイクロプロセッサ・クロックに付加さ
れることはない。ただし、正のジッタすなわちエッジ遅
れは付加されるが、公称予測スリップ率またはそれより
悪い予測スリップ率よりも高いＳＡＷ中心周波数を選択
することによって、マイクロプロセッサのスループット
はこの遅れに対して補償される。本明細書記載の構成は
従来のオンチップＰＬＬ設計よりも高いマイクロプロセ
ッサ性能ももたらす。さらに、この構成を利用するディ
ジタルないし差動回路設計の場合、敏感なアナログ・ノ
ードは必要とされない。
【００３４】本発明を好ましい実施の形態を参照して詳
細に図示説明してきたが、当分野の技術者には、形態お
よび細部における各種の変更を、本発明の精神および範
囲から逸脱することなく行えることが理解されよう。
細に図示説明してきたが、当分野の技術者には、形態お
よび細部における各種の変更を、本発明の精神および範
囲から逸脱することなく行えることが理解されよう。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）基準周波数を発生する手段と、前記
基準周波数よりも高い発振周波数を有する音波発振器
と、前記音波発振器の出力に応じて周波数坦持信号を発
生する、前記音波発振器に結合された手段とを備えてい
るマイクロプロセッサ集積回路用に複数のクロック信号
を発生する装置。 （２）前記音波発振器の出力に応じて周波数坦持信号を
発生する、前記音波発振器に結合された前記手段が前記
音波発振器に結合され、クロック位相を制御するローテ
ータ手段と、前記ローテータ手段に結合され、前記マイ
クロプロセッサ集積回路に前記複数のクロック信号を供
給するクロック分配手段と、前記クロック分配手段に結
合されて、前記基準周波数と位相整合されたフィードバ
ック・クロック信号を与えるバス分割器と、前記バス分
割器に結合され、バス・クロック信号と前記フィードバ
ック・クロック信号の位相差を検出する位相検出器と、
前記位相検出器に結合され、前記位相検出器の出力をフ
ィルタして前記ローテータ手段に供給するディジタル・
フィルタとを備えていることを特徴とする、上記（１）
に記載のクロック発生装置。 （３）前記ディジタル・フィルタが、前記フィードバッ
ク・クロック信号および前記位相検出手段の出力に応答
して、一時に一桁データを移動するシフト・レジスタ
と、前記シフト・レジスタに結合されており、所与の値
よりも大きい値を有する少なくとも１つの信号を検出す
る手段と、前記フィードバック・クロック信号および前
記検出する手段の出力に応答してセットされ、前記シフ
ト・レジスタをリセットする双安定素子とを備えてお
り、前記ローテータ手段が、前記シフト・レジスタをリ
セットする前記リセット手段に結合され、かつ前記双安
定素子に結合されておりパルス信号を発生するパルス信
号発生手段であって、前記ディジタル・フィルタに応答
するパルス信号発生手段と、クロック位相を制御するに
あたり前記ローテータ手段を援助するシフト論理手段で
あって、パルス信号を発生する前記手段に応答する、パ
ルス信号を発生する前記手段に結合されたクロック位相
を制御するにあたり前記ローテータ手段を援助するシフ
ト論理手段と、クロック位相を制御するにあたり前記ロ
ーテータ手段を援助するシフト論理手段に結合され、ク
ロック位相を制御するにあたり前記ローテータ手段を援
助するシフト論理手段に応答する、少なくとも４つのク
ロック位相の周波数を制御するローテータ手段とをさら
に備えていることを特徴とする、上記（２）に記載のク
ロック装置。
基準周波数よりも高い発振周波数を有する音波発振器
と、前記音波発振器の出力に応じて周波数坦持信号を発
生する、前記音波発振器に結合された手段とを備えてい
るマイクロプロセッサ集積回路用に複数のクロック信号
を発生する装置。 （２）前記音波発振器の出力に応じて周波数坦持信号を
発生する、前記音波発振器に結合された前記手段が前記
音波発振器に結合され、クロック位相を制御するローテ
ータ手段と、前記ローテータ手段に結合され、前記マイ
クロプロセッサ集積回路に前記複数のクロック信号を供
給するクロック分配手段と、前記クロック分配手段に結
合されて、前記基準周波数と位相整合されたフィードバ
ック・クロック信号を与えるバス分割器と、前記バス分
割器に結合され、バス・クロック信号と前記フィードバ
ック・クロック信号の位相差を検出する位相検出器と、
前記位相検出器に結合され、前記位相検出器の出力をフ
ィルタして前記ローテータ手段に供給するディジタル・
フィルタとを備えていることを特徴とする、上記（１）
に記載のクロック発生装置。 （３）前記ディジタル・フィルタが、前記フィードバッ
ク・クロック信号および前記位相検出手段の出力に応答
して、一時に一桁データを移動するシフト・レジスタ
と、前記シフト・レジスタに結合されており、所与の値
よりも大きい値を有する少なくとも１つの信号を検出す
る手段と、前記フィードバック・クロック信号および前
記検出する手段の出力に応答してセットされ、前記シフ
ト・レジスタをリセットする双安定素子とを備えてお
り、前記ローテータ手段が、前記シフト・レジスタをリ
セットする前記リセット手段に結合され、かつ前記双安
定素子に結合されておりパルス信号を発生するパルス信
号発生手段であって、前記ディジタル・フィルタに応答
するパルス信号発生手段と、クロック位相を制御するに
あたり前記ローテータ手段を援助するシフト論理手段で
あって、パルス信号を発生する前記手段に応答する、パ
ルス信号を発生する前記手段に結合されたクロック位相
を制御するにあたり前記ローテータ手段を援助するシフ
ト論理手段と、クロック位相を制御するにあたり前記ロ
ーテータ手段を援助するシフト論理手段に結合され、ク
ロック位相を制御するにあたり前記ローテータ手段を援
助するシフト論理手段に応答する、少なくとも４つのク
ロック位相の周波数を制御するローテータ手段とをさら
に備えていることを特徴とする、上記（２）に記載のク
ロック装置。
【図１】ＳＡＷ装置を利用したクロック発生器の略図で
ある。
ある。
【図２】ＳＡＷ装置を利用したクロック発生器の詳細な
略図である。
略図である。
【図３】２種類の位相イベントのタイミング図である。
【図４】３種類の位相イベントのタイミング図である。
１０ クロック発生器 １２ 直角位相ローテータ １４ クロック分配ネットワーク ２０ ディジタル・フィルタ ２２ 位相検出器 ２４ バス分割器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ピィー・マスレイド アメリカ合衆国78758 テキサス州オー スチン ドウンズバリィ・ドライブ 1400 (72)発明者 ジョン・エス・ミューヒ アメリカ合衆国78731 テキサス州オー スチン スピンネーカー・コーブ 4203 (56)参考文献 特開 昭53−33038（ＪＰ，Ａ) 特開 平５−199089（ＪＰ，Ａ) 特開 平８−191237（ＪＰ，Ａ) 特開 平８−251149（ＪＰ，Ａ) 特開 平７−84665（ＪＰ，Ａ) 特開 平６−216730（ＪＰ，Ａ) 実開 平３−116424（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 G06F 1/04
Claims (2)
- 【請求項１】基準周波数を発生する手段と、 前記基準周波数よりも高い発振周波数を有する音波発振
器と、前記音波発振器に結合され、クロック位相を制御するロ
ーテータ手段と 、前記ローテータ手段に結合され、前記マイクロプロセッ
サ集積回路に前記複数のクロック信号を供給するクロッ
ク分配手段と、 前記クロック分配手段に結合されて、前記基準周波数と
位相整合された第1のクロッ ク信号のフィードバック・
クロック信号を与えるバス分割器と、前記バス分割器に結合され、前記基準周波数を発生する
手段からのバス・クロック信号と前記フィードバック・
クロック信号の位相差を検出する位相検出器と、 前記位相検出器に結合され、前記位相検出器の出力をフ
ィルタして前記ローテータ手段に供給するディジタル・
フィルタとを備え、 ここで、前記フィードバック・クロック信号の位相は前
記バス・クロック信号の位相よりも早く、且つ、該位相
の差は時間と伴に増加し、該時間が所定の時間を超える
と、前記ディジタル・フィルタが前記ローテータ手段に
信号を供給し、該信号に応答して、前記ローテータ手段
が所定の位相分遅い第2のクロック信号を供給する、 ことを特徴とする、マイクロプロセッサ集積回路用に複
数のクロック信号を発生する装置。 - 【請求項２】前記ディジタル・フィルタが、 前記フィードバック・クロック信号および前記位相検出
手段の出力に応答して、一時に一桁データを移動するシ
フト・レジスタと、 前記シフト・レジスタに結合されており、所与の値より
も大きい値を有する少なくとも１つの信号を検出する手
段と、 前記フィードバック・クロック信号および前記検出する
手段の出力に応答してセットされ、前記シフト・レジス
タをリセットする双安定素子とを備えており、前記ロー
テータ手段が、 前記シフト・レジスタをリセットする前記リセット手段
に結合され、かつ前記双安定素子に結合されておりパル
ス信号を発生するパルス信号発生手段であって、前記デ
ィジタル・フィルタに応答するパルス信号発生手段と、 クロック位相を制御するにあたり前記ローテータ手段を
援助するシフト論理手段であって、パルス信号を発生す
る前記手段に応答する、パルス信号を発生する前記手段
に結合されたクロック位相を制御するにあたり前記ロー
テータ手段を援助するシフト論理手段と、 クロック位相を制御するにあたり前記ローテータ手段を
援助するシフト論理手段に結合され、クロック位相を制
御するにあたり前記ローテータ手段を援助するシフト論
理手段に応答する、少なくとも４つのクロック位相の周
波数を制御するローテータ手段とをさらに備えているこ
とを特徴とする、請求項１に記載のクロック装置。
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-
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-
1997
- 1997-09-30 GB GB9720705A patent/GB2318936B/en not_active Expired - Fee Related
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