JP2000513894A - クロック信号周波数逓倍器 - Google Patents

Abstract

(57)【要約】 本発明は、クロック信号周波数逓倍回路に関する。この回路は、集積回路（IC）のクロック信号の速度を係数Nで逓倍してN倍のクロック信号を生成する。回路は、先ずクロック信号を受け取る。次いで、回路は、このクロック信号を複写して複数N個の成分信号を生成する。J番目の成分信号は、(J-1)番目の成分信号に比べて１/Nサイクル遅延する。ここで、Jは１以上N以下の値となる。(J=1)番目の成分信号が、クロック信号である。N個の成分信号は、移相された成分として参照される。最後に、回路は、移相された成分を論理的に結合し、元のN倍のクロック信号を生成する。

Description

【発明の詳細な説明】 クロック信号周波数逓倍器 １．発明の背景 本発明は、広くは集積回路に関する。その中でも特に、消費電力と占有面積の 点で効率のよいクロック信号周波数逓倍器に関する。 ２．発明の概要 本発明は、クロック信号周波数逓倍回路に関する。この回路は、集積回路（IC ）のクロック信号の速度に係数Nを乗じて、N倍のクロック信号を生成するもので ある。先ず、回路はクロック信号を受け取る。次に、回路は、このクロック信号 を複写して、複数N個の成分信号を得る。各成分信号について、J番目の信号は(J -1)番目の信号に比べて１／Ｎサイクル遅延している。ここで、Jは１以上N以下 の値である。（J=1）番目の成分信号が、最初に受け取ったクロック信号である 。このN個の成分信号は、以下、移相成分とする。最後に、回路は、移相成分を 論理的に結合して、もとのN倍のクロック信号を生成する。適当な電気回路を使 えば、周波数を何倍にするかをソフトウェアで選択的に設定することもできる（ 例えば、２倍、３倍..）。 本発明のクロック周波数逓倍器の具体例は、２つのエッジ検出器、RSラッチ、 複数の成分信号を扱う電圧制御遅延線（VCDL）回路、位相・周波数検出器、ロー パスフィルタ、そして、複数のタップを論理的に結合して高周波クロック回路を 生成する回路からなる。 第１のエッジ検出器は、クロックイン信号を受け取る。クロックイン信号は、 逓倍処理の対象となるクロック信号のことである。エッジ検出器からの出力信号 は、RSラッチをセットする。RSラッチからの出力信号（以下、ラッチされた出力 信号とする）を、VCDLが遅延させる。VCDLは、ラッチされた出力信号を半サイク ル分遅延させるように制御される。半サイクルの遅延とは、出力信号が１８０度 移相されるということである。半サイクル遅延させられた出力信号は、第２のエ ッジ検出器に送られる。第２のエッジ検出器からの出力信号は、RSラッチをリセ ットする。ラッチされた出力信号と半サイクル遅延させられた出力信号とは、位 相エラー信号を生成する位相・周波数検出器に送られる。位相エラー信号はロー パスフィルタによって積分され、その結果として生成される積分後位相エラー信 号が、VCDLによる遅延を制御する。最後に、複数のVCDL成分信号が論理的に結合 され、高速クロック信号となる。 図面の簡単な説明 図１は、クロック信号周波数逓倍器の具体例の回路図である。 図２は、図１のクロック信号周波数逓倍器が扱う各種信号のタイミング図であ る。 図３は、位相・周波数検出器の具体例の回路図である。 図４は、図３の位相・周波数検出器が扱う各種信号のタイミング図である。 図５は、ローパスフィルタの具体例の図である。 図６は、XORゲートの具体例の回路図である。 好適な実施例の詳細な説明 第１のエッジ検出器とRSラッチ 図１に示すように、クロック信号周波数逓倍器１００は、クロックイン信号１ ０５を受け取る構成となっている。クロックイン信号１０５は、コンピュータシ ステムクロック、コンピュータバスクロック、あるいは、水晶発振器などが発す る何らかの周期的論理信号とする。クロックイン信号１０５は、先ず、通常のエ ッジ検出器１１０に送り込まれる。 図２に示すように、エッジ検出器１１０がクロックイン信号１０５を受け取る たびに、エッジ検出器からはTRUEの出力信号１１５が出力される。図１を見ると 、エッジ検出器１１０からの出力信号１１５は、通常のRSラッチ１２０にセット 信号として送られる。再び図２を参照すると、エッジ検出器１１０からの出力信 号１１５がTRUEであれば、RSラッチ１２０からの出力信号（以下、ラッチされた 出力信号１２５とする）も必ずTRUEとなる。 電圧制御遅延線 再び図１を見ると、ラッチされた出力信号１２５は、通常の電圧制御遅延線（ 以下、VCDL １３０とする）によって遅延させられる。VCDL １３０は、これ以 外に、バッファもしくはインバーターによって分けられた一組の遅延素子で構成 することもできる。こうしたVCDL １３０には、遅延線タップの立上がり時間お よび立下り時間を改善する効果もある。VCDL中間バッファの遅延と、VCDL最終バ ッファの遅延に第２エッジ検出器１１２の遅延とRSラッチ１２０のリセット時間 の遅延とを加えたものとを一致させることによって、より正確な高速クロック信 号２２５が得られる。 VCDL １３０は以下に記す方式で制御され、その結果、ラッチされた出力信号 １２５は半サイクル分遅延させられる。これはつまり、信号が１８０度移相され るのと同じである。半サイクル遅延させられた出力信号１３５は、第２のエッジ 検出器１１２に送られる。第２のエッジ検出器１１２からの出力信号１１７は、 リセット信号として、RSラッチ１２０に送られる。 位相・周波数検出器 再び図１を参照すると、ラッチされた出力信号１２５と半サイクル遅延させら れた出力信号１３５とは、位相・周波数検出器１４０に送り込まれる。この位相 ・周波数検出器１４０は、ラッチされた出力信号１２５と半サイクル遅延させら れた出力信号１３５との位相差および周波数差を検出する。 位相・周波数検出器１４０の一具体例を図３に示す。この図３では、位相・周 波数検出器１４０は、２つの通常の負論理(negative-truth)スイッチ１４５、１ ５０を含む構成である。この具体例において、負論理(negative-truth)スイッチ １４５、１５０は、ｐ−チャネルトランジスタである。第１の負論理(negative- truth)スイッチ１４５は、ラッチされた出力信号１３５のステートによって制御 される。第２の負論理(negative-truth)スイッチ１５０は、半サイクル遅延させ られた出力信号１２５のステートによって制御される。２つの負論理(negative- truth)スイッチ１４５および１５０は、電流源１５５と位相エラー信号１６０の 間に直列に接続される。 位相・周波数検出器１４０はさらに、２つの通常の正論理（affirmative-trut h）スイッチ１６５、１７０を含む。この具体例において、正論理(affirmative- truth)スイッチ１６５、１７０はｎ−チャネルトランジスタである。第１の正論 理(affirmative-truth)スイッチ１６５は、ラッチされた出力信号１２５のステ ートによって制御される。第２の正論理（affirmative-truth）スイッチ１７０ は、半サイクル遅延させられた出力信号１３５のステートによって制御される。 ２つの正論理(affirmative-truth)スイッチ１６５、１７０は、位相エラー信号 １６０とカレントシンク１７５の間に直列に接続される。 図４に示すように、ラッチされた出力信号１２５と半サイクル遅延させられた出 力信号１３５とが互いに排他的でない場合は、位相・周波数検出器１４０が必ず 位相エラー信号１６０を生成する。このように、一方の信号がTRUEであり、他方 の信号がFALSEである場合は、位相エラー信号１６０は０となる。しかし、ラッ チされた出力信号１２５と半サイクル遅延させられた出力信号１３５とが共にTR UEである場合は、位相エラー信号１６０はTRUEとなる。同じように、ラッチされ た出力信号１２５と半サイクル遅延させられた出力信号１３５とが共にFALSEで ある場合も、位相エラー信号１６０はTRUEとなる。 ローパスフィルタ 再び図１に戻ると、位相エラー信号１６０はローパスフィルタ１８０に送られ る。このローパスフィルタ１８０は、位相エラー信号１６０を積分する。本具体 例において、ローパスフィルタ１８０は通常のコンデンサである。それ以外の具 体例としては、ローパスフィルタ１８０は、図５に示すような回路である。 図５によれば、ローパスフィルタ１８０は第１のコンデンサ１８５と第２のコン デンサ１９０とを含む。第１のコンデンサ１８５は、電圧源１９５と位相エラー 信号１６０との間に接続される。第２のコンデンサ１９０は、位相エラー信号１ ６０とグラウンド２００の間に接続される。第１のコンデンサ１８５と第２のコ ンデンサ１９０との値を適切に選択することによって、VCDL １３０の遅延を最 適値に近い値に初期設定することが可能である。VCDL １３０の遅延の初期設定 しておけば、クロックロック時間を短縮することも可能である。 特定のVCDL １３０については、与えられた電圧信号に応じて遅延が決まる。し たがって、電圧信号が分かっていれば、第１のコンデンサ１８５と第２のコンデ ンサ１９０に対する静電容量値は以下の式によって決めることができる： V=Vsource＊C1/(C1+C2) 上の式において、 V=所望のVCDL １３０制御電圧。 Vsource=電圧源１９５の電圧。 C1=第１のコンデンサ１８５の静電容量、そして、 C2=第２のコンデンサ１９０の静電容量。 電圧制御遅延線の能動的制御 積分後位相エラー信号２０５は、アナログ電圧信号であり、通常のVCDL １３０ に送られる。積分後位相エラー信号２０５は、VCDL １３０を介して遅延を制御 する。このように、積分後位相エラー信号２０５は、VCDL １３０によるラッチ された出力信号１２５の遅延が確実に１８０度になるようにする。 高周波クロック信号の生成 VCDLは、ラッチされた出力信号１２５を複写して、複数の成分信号２１０を生 成する。最初の成分信号２１５は、ラッチされた出力信号１２５から１/Nサイク ル遅延する。ここで、Nは成分信号の数を表す。第２の成分信号２２０は、ラッ チされた出力信号１２５から、２/Nサイクル遅延する。このように、各成分信号 について、J番目の信号は(J-1)番目の成分信号よりも１/Nサイクル分遅延する。 図２に示すように、複数の成分信号２１０は、論理的に結合され、高速クロック 信号２２５となる。実施例において、複数の成分信号２１０は、排他的論理和（ XOR）処理によって結合される。このXOR演算は、通常のXORゲートを用いて実行 できる。それ以外にも、XOR演算は図６に示す回路によって実施することも可能 である。この回路では、２つの入力信号２１５と２２０の各々から高速クロック 信号２２５までの遅延が、ほぼ同じになっている。さらに、その回路の立上がり 時間は、その立下り時間とほとんど同じである。立上がり時間と立下り時間とを 等しくすることで、高速クロック信号２２５に対して、より厳密な制御を行うこ とができる。 発明の効果 集積回路の分野では、ある周波数からより高い周波数へとクロック信号を逓倍 できると便利がよい場合が多い。例えば、設計者は、高価な１００ＭＨｚクリス タルを利用する代わりに、２５MHzクリスタルを用いて、その周波数を４倍する という方法をとることができる。クロック信号を逓倍する際には、電源ノイズ（ power supply noise）を可能な限り除去し、かつ回路のローブスト性を最大に するとともに、ダイエリア、消費電力、クロックロック時間および位相ジッター を最小にできることが望ましい。 本発明の効果は、クロックを逓倍してもとより大きくできるということである 。クロックは整数倍されることが多いが、逓倍の係数は１．０より大きい実数の 場合もある。本発明の効果は、さらに、クロックロック時間を最大限短縮するこ と、ならびに、ダイエリアおよび消費電力を最小限に押さえるということである 。さらに別の効果として、本発明は、電源ノイズを可能な限り除去する。 本発明については、特定の具体例をもとに説明したが、上記の具体例に対し、 当業者が本発明の精神や技術範囲から離れることなく修正や変更を加えることが 可能であることは、この開示内容を通常の知識を持つ当業者が見た場合には自明 のことである。

Claims (1)

1. 【特許請求の範囲】 １．クロック信号周波数逓倍器であって、以下を含む： （a）クロックイン信号を受け取って出力信号を生成するように構成された第 １のエッジ検出器； （b）第１のエッジ検出器の出力信号をセット信号として受け取り（１）、ラ ッチされた出力信号を生成する(２)ように構成されたRSラッチ； （c）ラッチされた出力信号を受け取って、半サイクル遅延させられた出力信 号を生成するように構成された電圧制御遅延線（VCDL）回路； （d）半サイクル遅延させられた出力信号を受け取って出力信号を生成するよ うに構成された第２のエッジ検出器； （e）さらに第２のエッジ検出器からの出力信号をリセット信号として受け取 るように構成された、前記のRSラッチ； （f）ラッチされた出力信号と半サイクル遅延させられた出力信号とを受け取 り（１）、位相エラー信号を生成する（２）ように構成された位相・周波数検出 器； （g）前記の位相エラー信号を受け取って積分後位相エラー出力信号を出力す るローパスフィルタ； （h）電圧遅延調節として前記の積分後位相エラー出力信号を受け取るように 接続された前記のVCDL回路； （i）複数のタップを出力するように構成された前記のVCDL回路； そして、 （j）論理的に結合されて高速クロックを生成する前記の複数のタップ。 ２．前記位相・周波数検出器は、以下を含む： （a）電流源と出力信号との間に直列に設けられる２つのスイッチであり、以 下を含む： （１） ラッチされた出力信号のステートによって制御される負論理(n egative-truth)スイッチ； そして、 （２） 遅延させられた出力信号のステートによって制御される負論理 (negative-truth)スイッチ； （b）前記の出力信号とカレントシンクとの間に直列に設けられる２つのスイ ッチであり、以下を含む： （１） ラッチされた出力信号のステートによって制御される正論理（ affirmative-truth）スイッチ； そして、 （２） 遅延させられた出力信号のステートによって制御される正論理 （affirmative-truth）スイッチ。 ３．前記の負論理(negative-truth)スイッチがｐ-チャネルトランジスタから成 ることを特徴とする、請求項２記載の位相・周波数検出器。 ４．前記の正論理(affirmative-truth)スイッチがｎ-チャネルトランジスタから 成ることを特徴とする、請求項２記載の位相・周波数検出器。 ５．前記の遅延された出力信号はラッチされた出力信号から１／２サイクル遅延 していることを特徴とする、請求項２記載の位相・周波数検出器。 ６．位相・周波数検出器であって、以下を含む： （a）電流源と出力信号との間に直列に設けられる２つのスイッチであって、 以下を含む： （１） 第１の出力信号のステートによって制御される負論理(negativ e-truth)スイッチ； そして、 （２） 第２の出力信号のステートによって制御される負論理(negativ e-truth)スイッチ； （b）前記の出力信号とカレントシンクとの間に直列に設けられる２つのスイ ッチであって、以下を含む： （１） 第１の出力信号のステートによって制御される正論理 （affirmative-truth）スイッチ； そして、 （２） 第２の出力信号のステートによって制御される正論理（affirm ative-truth）スイッチ。 ７．前記の負論理(negative-truth)スイッチがｐ-チャネルトランジスタから成 ることを特徴とする、請求項６記載の位相・周波数検出器。 ８．前記の正論理(affirmative-truth)スイッチがｎ-チャネルトランジスタから 成ることを特徴とする、請求項６記載の位相・周波数検出器。 ９．前記の第２の出力信号が第１の出力信号から１／２サイクル遅延することを 特徴とする、請求項６記載の位相・周波数検出器。 １０．集積回路（IC）のクロック信号の速度を係数Nで逓倍し、N倍のクロック信 号を生成するする方法であって、以下の手順を含む： （a）クロック信号を受け取る； （b）クロック信号を複写して複数N個の成分信号を生成するものであって： （１）前記成分信号のJ番目のものは、(J-１)番目のものよりも、1/Nサイク ル分遅延し、 （２）Ｊは１以上N以下の値であって、 （３）(J=1)番目の成分信号は前記クロック信号であり、 （４）前記のN個の成分信号は、移相された成分として参照される； そして、 （c）前記の移相された成分を論理的に結合して、前記のN倍のクロック信号を 生成する。 １１．前記の論理結合処理がXOR結合であることを特徴とする、請求項１０記載 の方法。 １２．N=２であり前記の論理結合処理がOR結合であることを特徴とする、請求項 １０記載の方法。 １３．集積回路（IC）のクロック信号の速度を係数Nで逓倍し、N倍のクロック信 号を生成する装置であって、以下を含む： （a）前記のクロック信号受け取る手段； （b）前記のクロック信号を複写して複数N個の成分信号を生成する手段であっ て、以下を特徴とする： （１）前記の成分信号は、J番目のものが(J-1)番目のものより1/Nサイクル 遅延し、 （２）Ｊは１以上N以下の値であり、 （３）(J=1)番目の成分信号が、クロック信号であり、そして、 （４）前記のN個の成分信号は、移相された成分として参照される； そして、 （c）前記の移相された成分を論理的に結合してN倍のクロック信号を生成する 手段。