DE10115385A1 - Verfahren und Vorrichtung zur Takterhöhung einer Pulse-Output-DDS - Google Patents

Abstract

Vorgesehen ist ein Verfahren und eine Vorrichtung zur virtuellen Takterhöhung einer Pulse-Output-DDS, umfassend die Generierung einer definierten Anzahl (B) von diskreten Verzögerungspunkten über eine Delay-Line, wobei die Generierung der B diskreten Verzögerungszeitpunkte durch ein einziges variabel einstellbares Verzögerungsglied (2) mit definierter Verzögerungszeit (ж0¶) erfolgt.

Description

Die vorliegende Erfindung bezieht sich auf eine Verfahren zur Takterhöhung einer Pulse-Output-DDS (DDS-Direct Digital Syn­ thesis), wie durch den Oberbegriff des unabhängigen Patentan­ spruches 1 beschrieben, sowie eine entsprechende Vorrichtung.

In digitalen Systemen besteht oft die Notwendigkeit, den Takt vorübergehend zu erhöhen, da ein schneller Takt nur zeitwei­ lig technisch erforderlich ist. Ein Grund für die Aufteilung in einen schnellen und einen langsamen Takt ist, dass hier­ durch eine erhebliche Stromeinsparung realisiert werden kann.

So ist das Ausgangssignal einer Pulse-Output-DDS prinzipbe­ dingt mit einem sehr hohen zeitlichen Jitter (Jitter ist ein Fehler in der Zeitbasis. Er wird verursacht durch sich än­ dernde Zeitverschiebungen in den Schaltkreisen zwischen den Komponenten innerhalb des digitalen Datenpfades) behaftet, wobei das Jittersignal selbst einen streng periodischen Ver­ lauf aufweist. Der Jittereffekt kann als eine zusätzliche Phasenmodulation des DDS Ausgangssignals betrachtet werden und resultiert in einer Vielzahl von diskreten Störern im Spek­ trum des DDS-Ausgangssignals. Der erreichbare SFDR (Spurious free dynamic range) am Ausgang der Pulse-Output DDS ist des­ halb sehr gering.

Eine signifikante Verringerung des zeitlichen Jitters ist durch die Erhöhung der DDS-Taktfrequenz möglich. Im einfach­ sten Fall wird dazu die Taktfrequenz der gesamten Pulse- Output-DDS erhöht. Im Gegensatz dazu wird bei einer virtuel­ len Erhöhung der DDS-Taktfrequenz die Taktfrequenz des DDS- Phasenakkumulators gerade so groß gewählt, wie es die maxima­ le DDS-Ausgangsfrequenz erfordert, d. h. die System­ takffrequenz kann meist deutlich niedriger gewählt werden, als es der zu erreichende SFDR-Wert am DDS-Ausgang erfordert. Dies resultiert unmittelbar in vereinfachten Entwurfsbedin­ gungen für die digitalen Schaltungsteile und in einer verringerten Leistungsaufnahme des gesamten Synthesizers.

Ein Verfahren zur Takterhöhung ist die DLL (Delay-Locked- Loop). Hierbei handelt es sich um eine über eine PLL geregel­ te Verzögerungsleitung, die eine Taktperiode in B Unterab­ schnitte teilt. In diesem Falle spricht man von einer virtu­ ellen Takterhöhung um den Faktor 10, da die DLL nur einen Puls an der entsprechenden Anzapfstelle der Delay-Line lie­ fert.

Prinzipiell gilt, dass für die virtuelle Takterhöhung die Ge­ nerierung von B diskreten Verzögerungszeitpunkten notwendig ist. Eine Möglichkeit zur Erzeugung der benötigten Verzöge­ rungszeiten ist die Verwendung einer Delay-Line mit B iden­ tischen Verzögerungsgliedern und einer Verzögerungszeit T_d0 pro Verzögerungsglied. Es existiert nur eine Stellgröße, die für alle Verzögerungsglieder gleichermaßen gilt und die wegen der Prozeß- und Temperaturabhängigkeit der Verzögerungszeit T_d0 variabel einstellbar ist. Die Verzögerungszeit T_d0 jedes der B Verzögerungsglieder hat einen konstanten Wert und es gilt:

Die Verzögerungszeit T_dges der gesamten Verzögerungsleitung ist somit gleich einer Taktperiode T_C. Nach jedem Verzöge­ rungsglied ist eine Auskopplung des verzögerten Signals aus der Delay-Line möglich. Für die konkrete Realisierung einer bestimmten Verzögerungszeit (T_C/B).c' muss demzufolge der Ausgang c' der Verzögerungsleitung aktiviert werden. Die Fig. 1 zeigt eine Delay-Line mit B identischen Verzögerungslie­ dern. T_d0 ist dabei konstant. Die Signalausgabe erfolgt durch das Schließen des i-ten Schalters, wobei in Signalverzögerung von iT_d0 realisiert wird.

Aus schaltungstechnischer Sicht ergibt sich der Vorteil, dass über die Stellgröße U_cntrl nur die prozeß- und temperaturbe­ dingten Änderungen der Verzögerungszeit T_d0 eliminiert werden müssen. Dies erfolgt mit Hilfe einer DLL, wobei die eigentli­ che Regelung sehr langsam erfolgen kann, da keine sprunghaf­ ten schnellen Änderungen möglich sind. Es entstehen aber auch Nachteile bei der Verwendung einer derartigen Delay-Line.

So tritt das Ausgangssignal der Delay-Line an B Signalausgän­ gen verteilt auf. Daraus folgt unmittelbar, dass B verschie­ dene Signalwege für das Ausgangssignal der Delay-Line exi­ stieren, die zu zusätzlichen Verzögerungszeitfehlern führen können.

Alle Regelungsfehler innerhalb der DLL resultieren in zusätz­ lichen Verzögerungszeitfehlern an allen Teilausgängen der De­ lay-Line.

Die verwendeten Verzögerungsglieder innerhalb der Delay-Line weisen Matchingfehler auf. Zwischen zwei beliebigen Teilaus­ gängen tritt deshalb immer ein statischer Verzögerungszeit­ fehler auf, wobei der Fehlerwert gleich der Summe der einzel­ nen Verzögerungszeitfehler aller Verzögerungsglieder ist, die sich zwischen den betrachteten Teilausgängen befinden (integrierter Verzögerungszeitfehler). Bedingt durch das DDS- Prinzip erfolgt die Auswahl der einzelnen Delay-Line- Anzapfungen in einer zyklischen Reihenfolge. Weiterhin kann davon ausgegangen werden, dass die durch Matchingfehler ver­ ursachten Verzögerungszeitfehler zwischen zwei benachbarten Verzögerungselementen eine zufällige Verteilung aufweisen. Trotz dieser zufälligen Verteilung führen alle Matchingfeh­ ler wegen der zyklischen Aktivierung der Delay-Line- Anzapfungen zur Generierung periodischer Störsignale, die den SFDR am Ausgang der DDS signifikant verschlechtern.

Die durch die DLL-Regelung erzielte Kompensation der tempera­ tur- und prozeßbedingten Verzögerungszeitfehler ist in der praktischen Realisierung nicht restlos fehlerfrei. Es hat sich gezeigt, dass die daraus resultierenden Verzögerungs­ zeitfehler im Vergleich zu den von Matchingfehlern verursach­ ten Verzögerungszeitfehlern von sekundärer Bedeutung sind. Daraus folgt unmittelbar, dass alle Erweiterungen bzw. Verän­ derungen der virtuellen Takterhöhung die Eliminierung bzw. signifikante Reduzierung der durch Matchingfehler verursach­ ten Verzögerungszeitfehler zum Ziel haben müssen.

Die Aufgabe der vorliegenden Erfindung ist es daher, ein Ver­ fahren zur Takterhöhung einer DDS vorzusehen, welches die ge­ nannten Probleme umgeht und sich darüber hinaus möglichst einfach und wirtschaftlich realisieren lässt.

Diese Aufgabe wird durch die Merkmale des unabhängigen Pa­ tentanspruches 1 gelöst, wobei zweckmäßige Ausführungsformen durch die Merkmale der Unteransprüche beschrieben sind.

Vorgesehen ist ein Verfahren, bei dem die Generierung der diskreten Verzögerungszeitpunkte nur durch ein einziges va­ riabel einstellbares Verzögerungsglied anstelle der Delay- Line mit einer Anzahl von identischen Verzögerungsgliedern erfolgt. Um die für eine virtuelle Takterhöhung um den Faktor B notwendigen B diskreten Verzögerungszeiten zu erhalten, wird im Gegensatz zur Delay-Line die Verzögerungszeit des einzelnen Verzögerungselementes minimal bis maximal B-fach ausgenutzt.

Um eine Unterteilung der Taktperiode T_C in B äquidistante Subperioden zu realisieren, muss demzufolge die Verzögerungs­ zeit τ₀ des Verzögerungselemente auf dem konstanten Wert τ₀ = T_C/B gehalten werden. Um temperatur- und prozeßbedingte Schwankungen der Verzögerungszeit τ₀ ausgleichen zu können, ist die Verzögerungszeit über eine Stellgröße variabel ein­ stellbar.

Um eine einfache Ansteuerung des Verzögerungsgliedes gewähr­ leisten zu können, ist es dabei von Vorteil, wenn die Verzö­ gerungscharakteristik des Verzögerungselementes weitestge­ hend linear gewählt wird, wobei ebenso bevorzugt ein weiter Einstellbereich vorzusehen ist, z. B. τ_0,min : τ_0,max gleich 1 : 32.

Darüber hinaus können zusätzliche schaltungstechnische Maß­ nahmen eingeführt werden, die in einem speziellen Tuning-Mode vorhandene Verzögerungszeitfehler bestimmen und gegebenen­ falls eliminieren. Verzögerungszeitfehler entstehen bei­ spielsweise, wenn die Verzögerungscharakteristik einen nicht­ linearen Anteil besitzt, der bei der Stellgröße nicht berück­ sichtigt wird.

Die Stellgröße wird vorzugsweise über einen Phasendiskrimina­ tor gewonnen, bei dem der Takt mit dem B-fach verzögerten Puls der Delay-Line verglichen wird, wobei B = 32 sein kann.

Über die an einem Kondensator abfallende Spannung kann die Stellgröße für die Verzögerungszeit am Verzögerungsglied der­ art eingestellt werden, dass die Phasendifferenz an einem Phasendiskriminator zu Null wird.

Darüber hinaus ist eine Vorrichtung zur Umsetzung des Verfah­ rens wie vorhergehend beschrieben vorgesehen.

Weitere Eigenschaften und Vorteile ergeben sich aus der fol­ genden Beschreibung einer bevorzugten Ausführungsform des Verfahrens bzw. der Vorrichtung mit Bezug auf die beigefügten Zeichnungen; darin zeigt:

Fig. 1 eine Delay-Line mit B identischen Verzögerungsglie­ dern, Stand der Technik,

Fig. 2 die schematische Darstellung eines variabel ein­ stellbaren Verzögerungselementes zur Realisierung von diskreten Verzögerungszeitpunkten,

Fig. 3 das Prinzipschaltbild einer virtuellen Takterhöhung mit einem Verzögerungsglied.

Die Fig. 1 wurde bereits Eingangs bezüglich des Standes der Technik erläutert. Ein erneutes darauf eingehen erübrigt sich daher.

Die Fig. 2 zeigt die schematische Darstellung eines variabel einstellbaren Verzögerungselementes zur Realisierung von B diskreten Verzögerungszeitpunkten.

Die Generierung der B diskreten Verzögerungszeitpunkte er­ folgt dabei nur durch ein einziges variabel einstellbares Verzögerungsglied 2 mit der Verzögerungszeit τ₀ anstelle ei­ ner Delay-Line mit B identischen Verzögerungsgliedern.

Die zu realisierende Verzögerungszeit τ₀ = T_C/B wird am Verzö­ gerungsglied mittels der Stellgröße U_cntrl gesteuert. Der Vor­ teil gegenüber dem Stand der Technik besteht darin, dass Ver­ zögerungszeitfehler durch Matchingfehler vollständig vermie­ den werden können, da nur noch ein Verzögerungsglied verwen­ det wird.

Um eine einfache Ansteuerung des Verzögerungsgliedes gewähr­ leisten zu können, ist die Verzögerungscharakteristik τ₀ = f(U_cntrl) des Verzögerungselementes linear.

In der Fig. 3 ist das Prinzipschaltbild einer virtuellen Tak­ terhöhung mit einem einzelnen Verzögerungsglied dargestellt.

Hierbei wird die Stellgröße U_cntrl des steuerbaren Verzöge­ rungsgliedes 4,6 auf einem konstanten Wert gehalten. Dies hat den Vorteil, dass durch vorhandene Nichtlinearitäten in der Verzögerungscharakteristik keine Verzögerungszeitfehler gene­ riert werden. Zu Beginn einer Taktperiode T_C wird über ein Transmissiongate 8, das RS-FF 10, 12 und die erste Hälfte des Verzögerungsgliedes 4 ein Puls erzeugt. Dieser gelangt über die zweite Hälfte des Verzögerungsgliedes 6 und das Transmis­ siongate 14 wieder an den Setzeingang des RS-FF und wird ins­ gesamt 32 bzw. B-mal in dieser Schleife verzögert.

Nach dem 32 bzw. B-ten Durchlauf des Impulses durch die Schleife gelangt der Puls über den jetzt geschlossenen Schal­ ter 16 zu einem Phasendetektor 18 wo ein Phasenvergleich zwi­ schen dem verzögerten Impuls und dem Referenzsignal mit der Periodendauer T_C erfolgt.

Aus der Phasendifferenz wird die Stellgröße U_cntrl für das Verzögerungsglied 4, 6 abgeleitet, wobei die Regelung durch einen Kondensator 26 gerade so erfolgt, dass die Verzö­ gerungszeit des Impulses nach dem B-fachen Durchlaufen der Verzögerungsschleife gleich einer Taktperiode T_C ist.

Die Auskopplung des Impulses aus der Verzögerungsschleife nach dem c_k-ten Durchlauf mit der Verzögerungszeit c_k.T_C/B er­ folgt mit Hilfe des Zählers 20, der den Schalter 22 steuert (Bezgsz. 24 bezeichnet ebenfalls einen Zähler).

Mit der in Fig. 3 dargestellten Schaltung ist es möglich, in­ nerhalb einer Taktperiode T_C B äquidistante diskrete Verzöge­ rungszeitpunkte zu schaffen. Da alle benötigten Verzögerungs­ zeiten mit nur einem Verzögerungsglied realisiert werden, treten keine durch Matchingfehler verursachten Verzögerungs­ zeitfehler auf.

Claims (10)

1. Verfahren zur virtuellen Takterhöhung einer Pulse- Output-DDS, umfassend die Generierung einer definierten Anzahl von diskreten Verzögerungszeitpunkten über eine Delay-Line, dadurch gekennzeichnet, dass die Gene­ rierung der diskreten Verzögerungszeitpunkte durch ein einziges variabel einstellbares Verzögerungsglied (2) mit definierter Verzögerungszeit (τ₀) erfolgt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die zu realisierende Verzögerungszeit am Verzöge­ rungsglied mittels einer definierten Stellgröße (U_cntrl) gesteuert wird.

3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Verzögerungscharakteristik des Verzögerungsgliedes (2) weitestgehend linear ge­ wählt wird.

4. Verfahren nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, dass vorhandene Verzögerungs­ zeitfehler bestimmt und eliminiert werden.

5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die definierte Stellgröße (U_cntrl) über einen Pha­ sendiskriminator (18) gewonnen wird, bei dem der Takt mit dem verzögerten Puls verglichen wird.

6. Verfahren nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, dass über die an einem Konden­ sator (26) abfallende Spannung die Stellgröße für die Verzögerungszeit am Verzögerungsglied (2) derart einge­ stellt wird, dass die Phasendifferenz am Phasendiskrimi­ nator (18) zu Null wird.

7. Vorrichtung zur virtuellen Takterhöhung einer Pulse- Output-DDS, umfassend eine Delay-Line zur Generierung einer definierten Anzahl von diskreten Verzögerungszeit­ punkten, dadurch gekennzeichnet, dass für die Verzö­ gerung ein einziges variabel einstellbares Verzögerungs­ glied (2) mit definierter Verzögerungszeit (τ₀) zur Ge­ nerierung der diskreten Verzögerungszeitpunkte vorgese­ hen ist.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass das Verzögerungsgliedes (2) eine weitestgehend li­ neare Verzögerungscharakteristik aufweist.

9. Vorrichtung nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass der Einstellbereich des Verzöge­ rungsgliedes (2) einem Verhältnis (τ_0,min : τ_0,max) der mini­ malen zur maximalen Verzögerungszeit von 1 : 32 ent­ spricht.

10. Vorrichtung nach einem der Ansprüche 7 bis 9, da­ durch gekennzeichnet, dass ein Kondensator (26) zur Einstellung der Stellgröße für die Verzögerungszeit am Verzögerungsglied (2) vorgesehen ist.